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FR3038775A1 - Prise de contact substrat pour un transistor mos dans un substrat soi, en particulier fdsoi - Google Patents

Prise de contact substrat pour un transistor mos dans un substrat soi, en particulier fdsoi Download PDF

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FR3038775A1
FR3038775A1 FR1556515A FR1556515A FR3038775A1 FR 3038775 A1 FR3038775 A1 FR 3038775A1 FR 1556515 A FR1556515 A FR 1556515A FR 1556515 A FR1556515 A FR 1556515A FR 3038775 A1 FR3038775 A1 FR 3038775A1
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FR
France
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transistor
contact
source
mos transistor
substrate
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Pending
Application number
FR1556515A
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English (en)
Inventor
Philippe Galy
Sotirios Athanasiou
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STMicroelectronics SA
Original Assignee
STMicroelectronics SA
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Filing date
Publication date
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Abstract

Pour réaliser au moins une prise de contact substrat (BC1) pour un transistor MOS (TR1) réalisé dans et sur une zone active (5) d'un substrat de type silicium sur isolant (SOI), on réalise dans ladite zone active (5) au moins un deuxième transistor MOS (TR2) exempt de jonction PN possédant au moins une prise de contact (PCD2, PCS2) sur au moins l'une de ses régions de source (S1) ou de drain (S2). Cette prise de contact source et/ou drain forme ladite au moins une prise de contact substrat (BC1).

Description

PRISE DE CONTACT SUBSTRAT POUR UN TRANSISTOR MOS DANS UN SUBSTRAT SOI, EN PARTICULIER FDSOI
Des modes de réalisation de l’invention concernent les circuits intégrés et plus particulièrement les transistors MOS à fonctionnement hybride réalisés sur des substrats de type silicium sur isolant, communément désignés par l’homme du métier sous l’acronyme anglo-saxon « SOI » (« Silicon On Insulator »), en particulier un substrat du type silicium totalement déserté sur isolant, connu par l’homme du métier sous l’acronyme anglo-saxon « FDSOI » (« Fully Depleted Silicon On Insulator »).
On connaît des transistors MOS à fonctionnement hybride, qui sont intéressants notamment pour des applications de protection contre les décharges électrostatiques (ESD). L’homme du métier pourra par exemple se référer à la demande PCT/EP2011/050740 qui décrit ce type de transistor.
Ces transistors sont réalisés sur des substrats massifs. Or des simulations électriques ont montrées ( Article de Ph. Galy et autres intitulé « BIMOS transistor in thin Silicon film and new solutions for ESD protection in FDSOI UTBB CMOS technology », EUROSOI-ULIS 2015, 26-28 janvier 2015, Bologne, Italie », qu’il y aurait des avantages d’un point de vue électrique à réaliser ces transistors à fonctionnement hybride sur un substrat de type FDSOI pour une application de protection ESD.
Cependant la très faible épaisseur du film semi-conducteur (Typiquement de l’ordre de 7 nm) ne permet pas de réaliser directement une prise de contact au niveau d’un substrat FDSOI pour ce type de transistor.
Selon un mode de réalisation, il est proposé de réaliser de façon simple, un transistor sur un substrat de type FDSOI, dans lequel on a réalisé une prise de contact substrat.
Ainsi selon un aspect il est proposé un procédé de réalisation d’au moins une prise de contact substrat pour un transistor MOS, par exemple un transistor NMOS, réalisé dans et sur une zone active d’un substrat de type silicium sur isolant (SOI), en particulier du type silicium totalement déserté sur isolant (FDSOI), comprenant une réalisation dans ladite zone active d’au moins un deuxième transistor MOS, par exemple un transistor PMOS, exempt de jonction PN possédant au moins une prise de contact sur au moins l’une de ses régions de source ou de drain, cette prise de contact source et/ou drain formant ladite au moins une prise de contact substrat.
Ainsi on utilise un transistor exempt de jonction non pas fonctionnellement en tant que transistor mais en tant qu’élément de connexion permettant d’utiliser la région de source et/ ou de drain comme prise substrat.
En effet, les inventeurs ont observé que lors de la polarisation du drain ou de la source du deuxième transistor, et malgré la résistance élevée du silicium intrinsèque, il circule un courant faible mais suffisant pour permettre une polarisation de substrat du premier transistor.
Et ceci est aisément réalisable de par une réalisation conjointe des deux transistors MOS sur la même zone active en utilisant un procédé CMOS classique, et tout particulièrement intéressant dans la technologie FDSOI car on utilise avantageusement les régions de source et de drain surélevées (la surélévation étant inhérente au procédé de fabrication) du transistor sans jonction pour prendre aisément un contact sur l’une au moins de ces zones de source ou de drain de façon à réaliser une prise de contact substrat sans risque de détérioration du film semi-conducteur du substrat FDSOI.
Le procédé peut comprendre en outre une réalisation dans la zone active d’au moins un troisième transistor MOS exempt de jonction PN, le premier transistor MOS étant encadré par le deuxième et le troisième transistor MOS, le troisième transistor MOS comprenant au moins une prise de contact sur au moins l’une de ses région de source ou de drain, cette prise de contact de source ou de drain formant une deuxième prise de contact de substrat pour le transistor NMOS, les région de grilles isolées des trois transistor MOS étant avantageusement réalisées au sein de la même ligne de matériau de grille.
Selon un autre aspect, il est proposé un dispositif électronique intégré, comprenant - un film semi-conducteur intrinsèque au dessus d’une couche isolante enterrée, elle-même située au dessus d’un substrat porteur, une région isolante délimitant une zone active au sein du film semi-conducteur, - un premier transistor MOS, situé dans et sur une première partie de la zone active (comportant typiquement des jonctions PN entre les régions de source/drain et la région de canal, une région de grille isolée au-dessus de la région de canal, une prise de contact de source, une prise de contact de drain, et une prise de contact de grille) et - au moins un élément de connexion situé dans et sur une deuxième partie de la zone active, structurellement analogue à un deuxième transistor MOS, exempt de jonctions PN entre ses régions de source/ drain et sa région de canal (possédant typiquement une région de grille isolée au-dessus de sa région de canal), au moins une prise de contact de source ou de drain formant au moins une prise de contact de substrat pour le premier transistor.
Avantageusement, les régions de grilles des deux transistors sont reliées et incorporées au sein d’une même ligne de matériau de grille.
Le deuxième transistor comporte en outre une prise de contact de source et une prise de contact de drain mutuellement électriquement reliées par une liaison électriquement conductrice.
Selon un mode de réalisation, le dispositif peut comprendre un deuxième élément de connexion, structurellement analogue au premier élément de connexion et donc à un troisième transistor MOS exempt de jonction PN entre ses régions de source/drain et sa région de canal, situé dans et sur une troisième partie de la zone active, la première partie de la zone active étant située entre les deuxième et troisième parties, au moins une prise de contact de source ou de drain du troisième transistor MOS formant une deuxième prise de contact substrat pour le premier transistor MOS.
Avantageusement, les régions de grilles des trois transistors sont reliées et incorporées au sein d’une même ligne de matériau de grille.
Le troisième transistor comprend en outre une prise de contact de source et une prise de contact de drain mutuellement électriquement reliées par une liaison électriquement conductrice.
Le dispositif comporte également, au sein du substrat porteur, un unique caisson semi-conducteur situé sous ladite zone active et une prise de caisson destinée à polariser ledit caisson.
Avantageusement le film de silicium est de type P intrinsèque, le premier transistor est un transistor NMOS, et le ou les autres transistors sont des transistors PMOS. D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de modes de mise en œuvre, nullement limitatifs, et des dessins annexés sur lesquels : - Les figures 1 à 8 représentent schématiquement des modes de mise en œuvre et de réalisation selon l’invention.
La figure 1 illustre une vue de dessus d’un dispositif intégré DIS selon un mode de réalisation de l’invention, pour lequel les figures 2 et 3 sont des vues en coupe selon les lignes II-II et III-III de la figure 1.
Le dispositif DIS comprend un substrat de type FDSOI, qui comporte un film semi-conducteur 1 au dessus d’une couche isolante enterrée 2 (« BOX », Burried OXied selon la dénomination anglo-saxonne), elle-même située au dessus d’un substrat porteur comprenant un caisson semi-conducteur 3.
Le caisson 3 est ici de type P et comprend une zone supérieure (en contact avec le BOX) de type P+ qui permet de polariser le dispositif par la face arrière.
Une région isolante 4 de type tranchée peu profonde (« STI », Shallow Trench Isolation selon l’appellation anglo-saxonne) délimite une zone active 5 dans le film semi-conducteur 1.
Le film semi-conducteur 1 comprend un matériau semi-conducteur totalement déserté qui en pratique est un matériau, intrinsèque, par exemple du silicium intrinsèque de type P, c'est-à-dire très faiblement dopé (1015 atomes.cm'3).
On a réalisé dans une première partie PI du dispositif un premier transistor MOS TRI, par exemple un transistor NMOS.
Ce premier transistor TRI comprend des régions semi-conductrices de source SI et de drain Dl, dopée de type N+, une région de canal 80 et une région de grille isolée Gl.
La référence B1 désigne le substrat (« Bulk ») du transistor TRI.
Selon une réalisation classique dans les substrats de type FDSOI, les régions de drain Dl et de source SI sont réalisées de façon surélevées par reprise d’épitaxie, mais cette surélévation n’a pas été représentée sur les figures à des fins de simplification.
Des zones de siliciuration PCG1, PCD1, et PCS1, sont dans cet exemple réalisées respectivement sur les régions de grille Gl, de drain Dl et de source SI, et forment respectivement des prises de contact de grille, drain et sources.
Dans une deuxième partie P2 du film semi-conducteur 1, on a réalisé un deuxième transistor MOS TR2, par exemple un transistor de type PMOS.
Il comporte des régions semi-conductrices de drain D2 et de source S2 dopée de type P+, une région de canal, et une région de grille isolée G2.
La référence B2 désigne le substrat du transistor TR2. Les substrats B1 et B2 sont donc électriquement reliés car formés au sein de la même zone active 5.
Des zones de siliciuration PCD2 et PCS2, sont réalisées respectivement sur les régions de drain D2 et de source S2 et forment respectivement des prises de contact de drain et de source.
Les régions de grille G1 et G2 des deux transistors TRI et TR2 sont réalisées dans une même ligne de matériau de grille. Elles sont donc ici électriquement connectées et la prise PCG1 est commune aux grilles G1 et G2.
Le film semi-conducteur 1 étant de type P intrinsèque, le deuxième transistor TR2 est exempt de jonction PN. Par conséquent, la polarisation de l’une de ses régions de source S2 ou de drain D2 permet de polariser le substrat B2 et donc le substrat B1 du premier transistor TRI.
Dans cet exemple, une liaison électrique 9 formée par des vias et une métallisation relie les régions de source S2 et de drain D2 du transistor TR2.
Le dispositif DIS comprend donc un transistor TRI sur un substrat de type FDSOI comprenant une prise de substrat (ici PCS1 et PCD1) réalisée par l’intermédiaire du deuxième transistor TR2. Le deuxième transistor TR2 n’est donc pas utilisé comme tel, mais sert simplement d’élément de connexion pour la polarisation du substrat Bl.
Le dispositif DIS comprend en outre une prise de contact BG permettant de polariser les caissons 3. Etant donné que les caissons 3 des deux transistors TRI et TR2 sont communs, le contact BG permet de polariser à la fois la face arrière du premier transistor TRI et celle du deuxième transistor TR2.
Une représentation schématique du dispositif DIS d’un point de vue électrique est illustrée à la figure 4.
Il y est représenté le transistor TRI, comprenant ses régions de drain Dl, de source SI et de grille Gl, les prises de contact PCG1, PCD1, PCS1, et le deuxième transistor TR2 avec ses régions de drain D2, de source S2 et de grille G2, et les prises de contact PCG1, PCD2, PCS2 les deux dernières formant une prise de contact substrat BC1.
Deux condensateurs Cl et C2 représentent schématiquement les condensateurs formés sous chacun des transistors TRI et TR2 par le film semi-conducteur 1, la couche isolante 2, et le caisson 3. Etant donné que dans ce mode de réalisation les caissons des deux transistors TRI et TR2 sont reliés, les condensateurs Cl et C2 sont représentés comme connectés au même contact de grille arrière BG.
De la même manière, étant donné que les grilles G1 et G2 sont réalisées dans la même ligne de matériau de grille, elles sont représentées comme connectées à la même prise de contact de grille PCG1.
Il aurait été possible de réaliser deux grilles indépendantes pour par exemple polariser la grille du deuxième transistor TR2 indépendamment de celle du premier transistor TRI. Il serait ainsi possible, en jouant sur la valeur de tension de polarisation de la grille G2 du deuxième transistor TR2, de moduler la résistance d’accès du premier transistor TRI sans en impacter le fonctionnement.
Cependant la réalisation des deux grilles G1 et G2 dans une même ligne de matériau de grille est avantageuse du point de vue du procédé de réalisation.
Les régions de source et de drain du deuxième transistor TR2 sont ici reliées à la même prise de substrat BC1 par la métallisation 9. Bien que cette connexion ne soit pas indispensable, elle permet de polariser à la fois la région de source S2 et la région de drain D2 et donc d’obtenir un courant de polarisation du substrat B1 plus important.
Fonctionnellement, le dispositif peut être considéré (figure 5) comme un unique transistor TR, ayant une prise de contact de grille avant PCG1, une prise de contact de grille arrière BG, une prise de contact drain PCD1, une prise de contact source PCS1 et une prise de contact substrat BC1.
Un tel dispositif permet d’obtenir un gain en courant très important (de l’ordre de 105).
En fonction de la manière dont on va polariser le transistor TR, on peut obtenir des modes de fonctionnement différents, notamment un fonctionnement en transistor MOS, en transistor bipolaire, ou un fonctionnement hybride tel que celui décrit dans la demande PCT/EP2011/050740.
La figure 6 illustre un dispositif selon un mode de réalisation de l’invention analogue à celui décrit à la figure 3 qui comporte en outre une troisième partie P3 contenant un troisième transistor PMOS TR3, ayant une structure analogue au deuxième transistor TR2, et se comportant comme un deuxième élément de connexion pour la polarisation du substrat B1 du transistor TRI.
Le deuxième et le troisième transistors TR2 et TR3 sont situés chacun de part et d’autre du premier transistor TRI.
Le fait de rajouter ce troisième transistor TR3 permet de polariser de manière plus efficace le substrat B1 du transistor TRI, et d’obtenir un mode de fonctionnement supplémentaire du transistor, qui sera décrit ci-après.
Le transistor TR3 étant dépourvu de jonction PN entre ses régions de source/ drain et sa région de canal, la polarisation de l’une de ses régions de source S3 ou de drain D3 permet de polariser son substrat et donc le substrat du premier transistor TRI.
De plus, les caissons du premier transistor TRI et du troisième transistor TR3 étant identiques et électriquement connectés, le contact BG permet de polariser à la fois la face arrière du premier transistor TRI, celle du deuxième transistor TR2 et aussi celle du troisième transistor TR3.
Une représentation schématique de ce mode de réalisation d’un point de vue électrique est illustrée à la figure 7.
Il y est représenté un dispositif analogue à celui illustré par la figure 4, auquel est ajouté le troisième transistor TR3, comprenant ses régions de drain D3, de source S3, de substrat B3 et de grille G3, et les prises de contact PCD2, PCS2 formant une deuxième prise de contact substrat BC2 pour le transistor TRI.
Le condensateur C3 représente schématiquement le condensateur formé sous le transistor TR3 par le film semi-conducteur 1, la couche isolante 2 et le caisson 3. Dans ce mode de réalisation, les trois caissons des transistors TRI, TR2 et TR3 étant reliés, ils sont représentés comme connectés au même contact BG.
De la même manière, la grille G3 étant réalisée dans la même ligne de matériau de grille que les grilles G1 et G2 des transistors TRI et TR2, elle est représentée comme connectée à la prise de contact de grille PCG1.
Les régions de source S2 et de drain D2 du deuxième transistor sont ici reliées à la même prise de substrat BC1 par la métallisation 91, et les régions de source et de drain du troisième transistor sont ici reliées à la même prise de contact BC2 par la métallisation 90.
La résistance R symbolise la résistance du substrat B1 du premier transistor TRI.
Fonctionnellement, le dispositif peut être considéré (Figure 8) comme un transistor MOS T à 4 grilles, également connu par l’homme du métier sous l’appellation « G4-FET », et comprenant six prises de contact.
Dans ce mode de fonctionnement, les deux prises de contact BC1 et BC2 sont utilisées comme les électrodes du transistor T. Par exemple, la prise de contact BC1 correspond à la source et la prise de contact BC2 correspond au drain.
La source SI et le drain DI du premier transistor TRI sont utilisées comme deux grilles d’un transistor JFET à canal P. Elles peuvent donc ici être polarisées afin de moduler le courant circulant entre la source BC1 et le drain BC2 du transistor T.
La grille G1 et la grille arrière du transistor TRI, reliées respectivement aux prises de contact PCG1 et BG, peuvent également être polarisées afin de moduler le courant, et également la valeur de résistance R du substrat Bl. Ces deux grilles forment les deux autres grilles du transistor T à quatre grilles.
Il convient de noter que les modes de réalisation représentés ici ne sont nullement limitatifs.
Notamment, bien que l’on ait représenté dans cet exemple une même prise de caisson BG, il aurait été possible moyennant une isolation des caissons sous-jacents de polariser de façon indépendante chacun des caissons par la face arrière.
De plus, bien que l’on ait réalisé ici un premier transistor NMOS TRI associé à un deuxième transistor PMOS TR2 sans jonction, il aurait été possible que le premier transistor TRI soit un transistor PMOS et que le deuxième transistor TR2 soit un transistor NMOS sans jonction. Dans ce cas là, le film semi-conducteur 1 aurait été de type N intrinsèque, obtenu à partir d’un substrat de type P intrinsèque par un dopage approprié.

Claims (10)

  1. REVENDICATIONS
    1. Procédé de réalisation d’au moins une prise de contact substrat (BC1) pour un transistor MOS (TRI) réalisé dans et sur une zone active (5) d’un substrat de type silicium sur isolant (SOI), comprenant une réalisation dans ladite zone active (5) d’au moins un deuxième transistor MOS (TR2) exempt de jonction PN possédant au moins une prise de contact (PCD2, PCS2) sur au moins l’une de ses régions de source (SI) ou de drain (S2), cette prise de contact source et/ou drain formant ladite au moins une prise de contact substrat (BC1).
  2. 2. Procédé selon la revendication 1, comprenant en outre une réalisation dans la zone active (5) d’au moins un troisième transistor MOS (TR3) exempt de jonction PN, le premier transistor MOS (TRI) étant encadré par le deuxième et le troisième transistor MOS (TR2, TR3), le troisième transistor MOS (TR3) possédant au moins une prise de contact (PCD3, PCS3) sur au moins l’une de ses régions de source (S3) ou de drain (D3), cette prise de contact de source ou de drain formant une deuxième prise de contact substrat (BC2) pour le transistor NMOS (TRI).
  3. 3. Dispositif électronique (DIS) intégré, comprenant un film semi-conducteur intrinsèque (1) au dessus d’une couche isolante enterrée (2), elle-même située au dessus d’un substrat porteur, une région isolante (4) délimitant une zone active (5) au sein du film semi-conducteur intrinsèque (1), un premier transistor MOS (TRI), situé dans et sur une première partie (PI) de la zone active (5), , et au moins un premier élément de connexion situé dans et sur une deuxième partie (P2) de la zone active (5), le premier élément de connexion étant structurellement analogue à un deuxième transistor MOS (TR2) exempt de jonctions PN entre ses régions de source/drain (S2, D2) et sa région de canal (81), au moins une prise de contact de source ou de drain du deuxième transistor MOS formant au moins une prise de contact substrat (BC1) pour le premier transistor (TRI).
  4. 4. Dispositif électronique selon la revendication 3, dans lequel les régions de grilles (Gl, G2) des deux transistors (TRI, TR2) sont reliées et incorporées au sein d’une même ligne de matériau de grille (G).
  5. 5. Dispositif selon l’une des revendications 3 ou 4, dans lequel le deuxième transistor (TR2) comporte une prise de contact de source et une prise de contact de drain mutuellement électriquement reliées par une liaison électriquement conductrice (9, 91).
  6. 6. Dispositif électronique selon l’une des revendications 3 à 5, comprenant un deuxième élément de connexion (TR3) structurellement analogue à un troisième transistor MOS exempt de jonction PN entre ses régions de source/drain et sa région de canal, situé dans et sur une troisième partie de la zone active (5), la première partie de la zone active étant située entre les deuxième et troisième parties (P2, P3), au moins une prise de contact de source ou de drain du troisième transistor MOS (TR3) formant une deuxième prise de contact substrat pour le premier transistor MOS (TRI).
  7. 7. Dispositif électronique selon la revendication 6, dans lequel les régions de grilles (Gl, G2, G3) des trois transistors sont reliées et incorporées au sein d’une même ligne de matériau de grille (G).
  8. 8. Dispositif selon l’une des revendications 6 ou 7, dans lequel le troisième transistor (TR3) comporte une prise de contact de source et une prise de contact de drain mutuellement électriquement reliées par une liaison électriquement conductrice (90).
  9. 9. Dispositif électronique selon l’une des revendications 3 à 8, comprenant, au sein du substrat porteur, un unique caisson semi-conducteur (3) situé sous ladite zone active (5) et une prise de caisson (BG) destinée à polariser ledit caisson (3).
  10. 10. Dispositif électronique selon l’une des revendications 3 à 9, dans lequel le film de silicium (1) est de type P intrinsèque, le premier transistor (TRI) est un transistor NMOS, et le ou les autres transistors (TR2, TR3) sont des transistors PMOS.
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