JP2002033484A - 半導体装置 - Google Patents
半導体装置Info
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6708—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device for preventing the kink effect or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
- H10D30/6711—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device for preventing the kink effect or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect by using electrodes contacting the supplementary regions or layers
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/721—Insulated-gate field-effect transistors [IGFET] having a gate-to-body connection, i.e. bulk dynamic threshold voltage IGFET
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- Thin Film Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Light Receiving Elements (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 ＳＯＩ−ＤＴＭＯＳＦＥＴにおいて、シリコ
ン層内にゲート−ボディコンタクト領域を形成すること
に伴うエリアペナルティの発生を回避あるいは抑制し得
る半導体装置を得る。 【解決手段】 ＳＯＩ基板１の素子分離領域において、
シリコン層４内にはＳＴＩ１０が形成されている。素子
分離領域の端部において、シリコン層４の上面内には、
ＳＴＩ１０の一部上面内に埋め込まれる格好で、ｐ+型
の不純物拡散領域１１が選択的に形成されている。ＳＯ
Ｉ基板１の素子形成領域において、シリコン層４内に
は、不純物拡散領域１１の側面に接触するボディ領域１
５が形成されている。タングステンプラグ１４は、バリ
ア膜１３を介して不純物拡散領域１１に接触しており、
また、バリア膜１３を介してゲート電極９の上面の一部
及び側面に接触している。
ン層内にゲート−ボディコンタクト領域を形成すること
に伴うエリアペナルティの発生を回避あるいは抑制し得
る半導体装置を得る。 【解決手段】 ＳＯＩ基板１の素子分離領域において、
シリコン層４内にはＳＴＩ１０が形成されている。素子
分離領域の端部において、シリコン層４の上面内には、
ＳＴＩ１０の一部上面内に埋め込まれる格好で、ｐ+型
の不純物拡散領域１１が選択的に形成されている。ＳＯ
Ｉ基板１の素子形成領域において、シリコン層４内に
は、不純物拡散領域１１の側面に接触するボディ領域１
５が形成されている。タングステンプラグ１４は、バリ
ア膜１３を介して不純物拡散領域１１に接触しており、
また、バリア膜１３を介してゲート電極９の上面の一部
及び側面に接触している。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置の構
造に関するものであり、特に、ＳＯＩ（SiliconOn Insu
lator）基板上に形成されたＤＴＭＯＳＦＥＴ（Dynamic
Threshold Metal Oxide Silicon Field Effect Transi
stor）の構造に関する。
造に関するものであり、特に、ＳＯＩ（SiliconOn Insu
lator）基板上に形成されたＤＴＭＯＳＦＥＴ（Dynamic
Threshold Metal Oxide Silicon Field Effect Transi
stor）の構造に関する。
【０００２】
【従来の技術】ノートブック型コンピュータや携帯端末
等の携帯機器に用いられる半導体装置は、携帯機器に搭
載してあるバッテリによって動作する。従って、バッテ
リの１回あたりの充電で携帯機器を使用できる時間は、
半導体装置の消費電力が小さい方が長くなる。そのた
め、携帯機器に搭載される半導体装置は、消費電力が小
さいことが望ましい。
等の携帯機器に用いられる半導体装置は、携帯機器に搭
載してあるバッテリによって動作する。従って、バッテ
リの１回あたりの充電で携帯機器を使用できる時間は、
半導体装置の消費電力が小さい方が長くなる。そのた
め、携帯機器に搭載される半導体装置は、消費電力が小
さいことが望ましい。
【０００３】半導体装置の消費電力を低減するために
は、電源電圧を下げることが有効である。なぜなら、例
えばＣＭＯＳディジタル回路においては、その消費電力
は電源電圧の２乗に比例するからである。ところで、電
源電圧がしきい値電圧の３倍以下になるとドレイン電流
が減少するため、回路の動作速度は大幅に低下する。従
って、電源電圧を下げるにあたっては、これと併せてし
きい値電圧も下げる必要がある。しかしながら、ＭＯＳ
ＦＥＴのオフ時（ゲート−ソース間の電圧がしきい値電
圧以下の状態を意味する）に流れるリーク電流、即ちオ
フ電流は、しきい値電圧が低くなるほど増加する。その
ため、単純にしきい値電圧を下げたのでは、オフ時の消
費電力が増大する。また、ダイナミック回路やメモリセ
ルアレイ等で使用されるＭＯＳＦＥＴでは、しきい値電
圧を下げることによって誤動作が生じる場合もある。
は、電源電圧を下げることが有効である。なぜなら、例
えばＣＭＯＳディジタル回路においては、その消費電力
は電源電圧の２乗に比例するからである。ところで、電
源電圧がしきい値電圧の３倍以下になるとドレイン電流
が減少するため、回路の動作速度は大幅に低下する。従
って、電源電圧を下げるにあたっては、これと併せてし
きい値電圧も下げる必要がある。しかしながら、ＭＯＳ
ＦＥＴのオフ時（ゲート−ソース間の電圧がしきい値電
圧以下の状態を意味する）に流れるリーク電流、即ちオ
フ電流は、しきい値電圧が低くなるほど増加する。その
ため、単純にしきい値電圧を下げたのでは、オフ時の消
費電力が増大する。また、ダイナミック回路やメモリセ
ルアレイ等で使用されるＭＯＳＦＥＴでは、しきい値電
圧を下げることによって誤動作が生じる場合もある。
【０００４】従って、回路の動作速度を低下させること
なく半導体装置の消費電力を低減するためには、しきい
値電圧を、オフ時には高く、オン時には低く設定できれ
ば都合がよく、これを実現する構造として、ＤＴＭＯＳ
ＦＥＴが提案されている（USP 5,559,368参照）。
なく半導体装置の消費電力を低減するためには、しきい
値電圧を、オフ時には高く、オン時には低く設定できれ
ば都合がよく、これを実現する構造として、ＤＴＭＯＳ
ＦＥＴが提案されている（USP 5,559,368参照）。
【０００５】図４８は、従来のＤＴＭＯＳＦＥＴの構造
を示す模式図である。ＳＯＩ基板１０１は、シリコン基
板１０２と、ＢＯＸ（Buried OXide）層１０３と、シリ
コン層１０４とがこの順に積層された積層構造を成して
いる。ＳＯＩ基板１０１は、例えばＳＩＭＯＸ（Separa
tion by IMplanted OXygen）法やＢＥＳＯＩ（Bondedan
d Etchback SOI）等の、周知の手法を用いて形成するこ
とができる。
を示す模式図である。ＳＯＩ基板１０１は、シリコン基
板１０２と、ＢＯＸ（Buried OXide）層１０３と、シリ
コン層１０４とがこの順に積層された積層構造を成して
いる。ＳＯＩ基板１０１は、例えばＳＩＭＯＸ（Separa
tion by IMplanted OXygen）法やＢＥＳＯＩ（Bondedan
d Etchback SOI）等の、周知の手法を用いて形成するこ
とができる。
【０００６】シリコン層１０４内には、ｐ型のボディ領
域（チャネル領域）１１５を挟んで対を成す、いずれも
ｎ+型のソース領域１５６及びドレイン領域１５７が形
成されている。ボディ領域１１５上には、ゲート酸化膜
１０５を介してゲート電極１０９が形成されている。ゲ
ート電極１０９は、ドープトポリシリコン層１０６と、
窒化金属層１０７と、金属層１０８とが、ゲート酸化膜
１０５上にこの順に積層された積層構造を成している。
ＤＴＭＯＳＦＥＴにおいては、ゲート電極１０９とボデ
ィ領域１１５とが電気的に接続されていることが特徴で
ある。ソース領域１５６には接地電位が印加されてお
り、ドレイン領域１５７は、バッテリ等の電源１５８に
接続されている。
域（チャネル領域）１１５を挟んで対を成す、いずれも
ｎ+型のソース領域１５６及びドレイン領域１５７が形
成されている。ボディ領域１１５上には、ゲート酸化膜
１０５を介してゲート電極１０９が形成されている。ゲ
ート電極１０９は、ドープトポリシリコン層１０６と、
窒化金属層１０７と、金属層１０８とが、ゲート酸化膜
１０５上にこの順に積層された積層構造を成している。
ＤＴＭＯＳＦＥＴにおいては、ゲート電極１０９とボデ
ィ領域１１５とが電気的に接続されていることが特徴で
ある。ソース領域１５６には接地電位が印加されてお
り、ドレイン領域１５７は、バッテリ等の電源１５８に
接続されている。
【０００７】図４９は、従来のＤＴＭＯＳＦＥＴの構造
を概略的に示す上面図であり、図５０は、図４９に示し
たラインＸ１００に沿った位置に関する断面構造を示す
断面図である。図５０を参照して、ＳＯＩ基板１０１の
素子分離領域において、シリコン層１０４内にはＳＴＩ
（Shallow Trench Isolation）１１７が形成されてい
る。ＳＴＩ１１７の底面は、ＢＯＸ層１０３の上面に接
触している。
を概略的に示す上面図であり、図５０は、図４９に示し
たラインＸ１００に沿った位置に関する断面構造を示す
断面図である。図５０を参照して、ＳＯＩ基板１０１の
素子分離領域において、シリコン層１０４内にはＳＴＩ
（Shallow Trench Isolation）１１７が形成されてい
る。ＳＴＩ１１７の底面は、ＢＯＸ層１０３の上面に接
触している。
【０００８】また、ＳＴＩ１１７によって規定されるＳ
ＯＩ基板１０１の素子形成領域において、シリコン層１
０４内には、ＳＴＩ１１７に隣接するｐ+型の不純物拡
散領域１１１と、該不純物拡散領域１１１に隣接するボ
ディ領域１１５とが形成されている。ボディ領域１１５
上には、ゲート酸化膜１０５及びゲート電極１０９が形
成されており、ゲート電極１０９上には、層間絶縁膜１
１２が形成されている。
ＯＩ基板１０１の素子形成領域において、シリコン層１
０４内には、ＳＴＩ１１７に隣接するｐ+型の不純物拡
散領域１１１と、該不純物拡散領域１１１に隣接するボ
ディ領域１１５とが形成されている。ボディ領域１１５
上には、ゲート酸化膜１０５及びゲート電極１０９が形
成されており、ゲート電極１０９上には、層間絶縁膜１
１２が形成されている。
【０００９】不純物拡散領域１１１上には、アルミニウ
ム等の金属プラグ１１４が形成されている。金属プラグ
１１４は、ゲート電極１０９にも接触している。ゲート
電極１０９とボディ領域１１５とは、金属プラグ１１４
及び不純物拡散領域１１１を介して、互いに電気的に接
続されている。
ム等の金属プラグ１１４が形成されている。金属プラグ
１１４は、ゲート電極１０９にも接触している。ゲート
電極１０９とボディ領域１１５とは、金属プラグ１１４
及び不純物拡散領域１１１を介して、互いに電気的に接
続されている。
【００１０】なお、金属プラグ１１４の下のシリコン層
１０４内に不純物拡散領域１１１を設けるのではなく、
図５１に示すように、金属プラグ１１４をＢＯＸ層１０
３の上面に達するように形成し、金属プラグ１１４とボ
ディ領域１１５とを直接的に接触させた構造のＤＴＭＯ
ＳＦＥＴも存在する。
１０４内に不純物拡散領域１１１を設けるのではなく、
図５１に示すように、金属プラグ１１４をＢＯＸ層１０
３の上面に達するように形成し、金属プラグ１１４とボ
ディ領域１１５とを直接的に接触させた構造のＤＴＭＯ
ＳＦＥＴも存在する。
【００１１】図４９を参照して、ＳＴＩ１１７は、図中
の太線を境界として、ソース領域１５６、ドレイン領域
１５７、ボディ領域１１５、及び不純物拡散領域１１１
の周囲に形成されている。即ち、図中の太線が、素子分
離領域と素子形成領域との境界を示している。
の太線を境界として、ソース領域１５６、ドレイン領域
１５７、ボディ領域１１５、及び不純物拡散領域１１１
の周囲に形成されている。即ち、図中の太線が、素子分
離領域と素子形成領域との境界を示している。
【００１２】次に、ＤＴＭＯＳＦＥＴの電気的特性につ
いて説明する。以下の説明では、ＳＯＩ基板を用いたＤ
ＴＭＯＳＦＥＴを「ＳＯＩ−ＤＴＭＯＳＦＥＴ」と称
し、ＳＯＩ基板を用いているが、ゲート電極とボディ領
域とが互いに接続されていない通常のＭＯＳＦＥＴを
「ＳＯＩ−ＭＯＳＦＥＴ」と称して、両者を区別してい
る。ＳＯＩ−ＤＴＭＯＳＦＥＴは、ＳＯＩ−ＭＯＳＦＥ
Ｔに比べて、ボディ電圧が０．６Ｖ以下の場合に優れた
特性を有する。ボディ電圧が０．６Ｖ以下であれば、ソ
ース領域１５６をエミッタ、ボディ領域１１５をベー
ス、ドレイン領域１５７をコレクタとする寄生バイポー
ラトランジスタが駆動することを回避でき、該寄生バイ
ポーラトランジスタの動作に伴う消費電力の発生を回避
できるからである。
いて説明する。以下の説明では、ＳＯＩ基板を用いたＤ
ＴＭＯＳＦＥＴを「ＳＯＩ−ＤＴＭＯＳＦＥＴ」と称
し、ＳＯＩ基板を用いているが、ゲート電極とボディ領
域とが互いに接続されていない通常のＭＯＳＦＥＴを
「ＳＯＩ−ＭＯＳＦＥＴ」と称して、両者を区別してい
る。ＳＯＩ−ＤＴＭＯＳＦＥＴは、ＳＯＩ−ＭＯＳＦＥ
Ｔに比べて、ボディ電圧が０．６Ｖ以下の場合に優れた
特性を有する。ボディ電圧が０．６Ｖ以下であれば、ソ
ース領域１５６をエミッタ、ボディ領域１１５をベー
ス、ドレイン領域１５７をコレクタとする寄生バイポー
ラトランジスタが駆動することを回避でき、該寄生バイ
ポーラトランジスタの動作に伴う消費電力の発生を回避
できるからである。
【００１３】なお、ＳＯＩ基板ではない通常のバルク基
板を用いたＭＯＳＦＥＴ（以下「バルク−ＭＯＳＦＥ
Ｔ」と称する）において、シリコン基板とゲート電極と
を互いに接続することによっても同種の効果を得ること
ができる。しかしながら、ＳＯＩ−ＤＴＭＯＳＦＥＴに
おいては、図４８に示したようにソース領域１５６及び
ドレイン領域１５７の各底面をＢＯＸ層１０３の上面に
接触させることができ、これにより、ｎ+型のソース領
域１５６及びドレイン領域１５７と、ｐ型のシリコン層
１０４とによって形成されるｐｎ接合の面積を小さくで
きる。そのため、ＳＯＩ−ＤＴＭＯＳＦＥＴでは、バル
ク−ＭＯＳＦＥＴに比べてｐｎ接合容量やベース電流を
低減することができる。
板を用いたＭＯＳＦＥＴ（以下「バルク−ＭＯＳＦＥ
Ｔ」と称する）において、シリコン基板とゲート電極と
を互いに接続することによっても同種の効果を得ること
ができる。しかしながら、ＳＯＩ−ＤＴＭＯＳＦＥＴに
おいては、図４８に示したようにソース領域１５６及び
ドレイン領域１５７の各底面をＢＯＸ層１０３の上面に
接触させることができ、これにより、ｎ+型のソース領
域１５６及びドレイン領域１５７と、ｐ型のシリコン層
１０４とによって形成されるｐｎ接合の面積を小さくで
きる。そのため、ＳＯＩ−ＤＴＭＯＳＦＥＴでは、バル
ク−ＭＯＳＦＥＴに比べてｐｎ接合容量やベース電流を
低減することができる。
【００１４】さらに、ｐｎ接合容量が小さくなると空乏
層容量も小さくなるため、図５２に示すように、ＮＭＯ
ＳであるかＰＭＯＳであるかを問わず、ＳＯＩ−ＤＴＭ
ＯＳＦＥＴはバルク−ＭＯＳＦＥＴに比べて優れたサブ
スレッショルド特性を呈する。なお、図５２に示したグ
ラフに関して、横軸はゲート電圧ＶG（Ｖ）、縦軸はド
レイン電流ＩD（Ａ）、また、図中の「Ｓ」は、サブス
レッショルド係数である。
層容量も小さくなるため、図５２に示すように、ＮＭＯ
ＳであるかＰＭＯＳであるかを問わず、ＳＯＩ−ＤＴＭ
ＯＳＦＥＴはバルク−ＭＯＳＦＥＴに比べて優れたサブ
スレッショルド特性を呈する。なお、図５２に示したグ
ラフに関して、横軸はゲート電圧ＶG（Ｖ）、縦軸はド
レイン電流ＩD（Ａ）、また、図中の「Ｓ」は、サブス
レッショルド係数である。
【００１５】図５３は、Ｎ型のＳＯＩ−ＭＯＳＦＥＴ及
びＳＯＩ−ＤＴＭＯＳＦＥＴに関して、ボディバイアス
電圧（ソースに対するボディ電圧）Ｖbsとしきい値電圧
Ｖthとの関係を示すグラフである。ＳＯＩ−ＭＯＳＦＥ
Ｔのボディ領域には、通常、ソース領域に対して逆バイ
アスとなるボディ電圧が印加される（即ち、Ｖbs＜
０）。そして、特性Ｔ１で示されるように、ボディバイ
アス電圧Ｖbsの絶対値が大きくなるほど、しきい値電圧
Ｖthも大きくなる。ＳＯＩ−ＭＯＳＦＥＴのしきい値電
圧Ｖthの最小値は、ボディバイアス電圧Ｖbsが０Ｖの時
に得られ、図５３に示した例では約０．４Ｖである。
びＳＯＩ−ＤＴＭＯＳＦＥＴに関して、ボディバイアス
電圧（ソースに対するボディ電圧）Ｖbsとしきい値電圧
Ｖthとの関係を示すグラフである。ＳＯＩ−ＭＯＳＦＥ
Ｔのボディ領域には、通常、ソース領域に対して逆バイ
アスとなるボディ電圧が印加される（即ち、Ｖbs＜
０）。そして、特性Ｔ１で示されるように、ボディバイ
アス電圧Ｖbsの絶対値が大きくなるほど、しきい値電圧
Ｖthも大きくなる。ＳＯＩ−ＭＯＳＦＥＴのしきい値電
圧Ｖthの最小値は、ボディバイアス電圧Ｖbsが０Ｖの時
に得られ、図５３に示した例では約０．４Ｖである。
【００１６】これに対してＳＯＩ−ＤＴＭＯＳＦＥＴで
は、ゲート電極とボディ領域とが互いに接続されている
ため、ＳＯＩ−ＤＴＭＯＳＦＥＴのボディ領域には、ソ
ース領域に対して順バイアスとなるボディ電圧が印加さ
れる（即ち、Ｖbs＞０）。図５３において、ＳＯＩ−Ｄ
ＴＭＯＳＦＥＴのしきい値電圧Ｖthは、特性Ｔ１と特性
Ｔ２（ＶGS＝ＶBS）との交点における電圧値（約０．３
Ｖ）として得られる。ＳＯＩ−ＭＯＳＦＥＴのしきい値
電圧Ｖthの最小値が約０．４Ｖであったことと比較する
と、ＳＯＩ−ＤＴＭＯＳＦＥＴでは、しきい値電圧Ｖth
が低下していることが分かる。
は、ゲート電極とボディ領域とが互いに接続されている
ため、ＳＯＩ−ＤＴＭＯＳＦＥＴのボディ領域には、ソ
ース領域に対して順バイアスとなるボディ電圧が印加さ
れる（即ち、Ｖbs＞０）。図５３において、ＳＯＩ−Ｄ
ＴＭＯＳＦＥＴのしきい値電圧Ｖthは、特性Ｔ１と特性
Ｔ２（ＶGS＝ＶBS）との交点における電圧値（約０．３
Ｖ）として得られる。ＳＯＩ−ＭＯＳＦＥＴのしきい値
電圧Ｖthの最小値が約０．４Ｖであったことと比較する
と、ＳＯＩ−ＤＴＭＯＳＦＥＴでは、しきい値電圧Ｖth
が低下していることが分かる。
【００１７】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のＤＴＭＯＳＦＥＴによると、図５０に示した
ように、金属プラグ１１４とボディ領域１１５とを接続
するための不純物拡散領域１１１が、ＳＯＩ基板１０１
の素子形成領域内に形成されている。あるいは図５１に
示したように、シリコン層１０４内に存在する部分の金
属プラグ１１４が、ＳＯＩ基板１０１の素子形成領域内
に形成されている。
うな従来のＤＴＭＯＳＦＥＴによると、図５０に示した
ように、金属プラグ１１４とボディ領域１１５とを接続
するための不純物拡散領域１１１が、ＳＯＩ基板１０１
の素子形成領域内に形成されている。あるいは図５１に
示したように、シリコン層１０４内に存在する部分の金
属プラグ１１４が、ＳＯＩ基板１０１の素子形成領域内
に形成されている。
【００１８】従って、不純物拡散領域１１１等のゲート
−ボディコンタクト領域を形成するためのスペースをシ
リコン層１０４内に設ける必要があるため、ゲート−ボ
ディコンタクト領域の幅（即ち、図５０，５１に示した
エリアペナルティＡＰ１００）の分だけ素子形成領域の
面積が大きくなる。その結果、チップ面積が増大すると
いう問題があった。
−ボディコンタクト領域を形成するためのスペースをシ
リコン層１０４内に設ける必要があるため、ゲート−ボ
ディコンタクト領域の幅（即ち、図５０，５１に示した
エリアペナルティＡＰ１００）の分だけ素子形成領域の
面積が大きくなる。その結果、チップ面積が増大すると
いう問題があった。
【００１９】本発明はかかる問題を解決するために成さ
れたものであり、ＳＯＩ−ＤＴＭＯＳＦＥＴにおいて、
シリコン層内にゲート−ボディコンタクト領域を形成す
ることに伴うエリアペナルティの発生を回避あるいは抑
制し得る半導体装置を得ることを目的とするものであ
る。
れたものであり、ＳＯＩ−ＤＴＭＯＳＦＥＴにおいて、
シリコン層内にゲート−ボディコンタクト領域を形成す
ることに伴うエリアペナルティの発生を回避あるいは抑
制し得る半導体装置を得ることを目的とするものであ
る。
【００２０】
【課題を解決するための手段】この発明のうち請求項１
に記載の半導体装置は、半導体基板、絶縁層、及び半導
体層がこの順に積層された積層構造を成すＳＯＩ基板
と、ＳＯＩ基板の素子分離領域において、半導体層内に
形成された素子分離絶縁膜と、素子分離絶縁膜によって
規定されるＳＯＩ基板の素子形成領域において、半導体
層内に選択的に形成されたボディ領域と、ボディ領域上
にゲート絶縁膜を介して形成されたゲート電極と、素子
分離絶縁膜及びゲート電極を覆う層間絶縁膜と、ゲート
電極の一部を露出するように、かつ素子分離絶縁膜の一
部と平面視上オーバーラップするように、層間絶縁膜内
に選択的に形成されたコンタクトホールと、コンタクト
ホール内に形成された導電体を含み、ゲート電極及びボ
ディ領域を電気的に接続する接続体とを備え、接続体の
底面の少なくとも一部は、素子分離絶縁膜と平面視上オ
ーバーラップすることを特徴とするものである。
に記載の半導体装置は、半導体基板、絶縁層、及び半導
体層がこの順に積層された積層構造を成すＳＯＩ基板
と、ＳＯＩ基板の素子分離領域において、半導体層内に
形成された素子分離絶縁膜と、素子分離絶縁膜によって
規定されるＳＯＩ基板の素子形成領域において、半導体
層内に選択的に形成されたボディ領域と、ボディ領域上
にゲート絶縁膜を介して形成されたゲート電極と、素子
分離絶縁膜及びゲート電極を覆う層間絶縁膜と、ゲート
電極の一部を露出するように、かつ素子分離絶縁膜の一
部と平面視上オーバーラップするように、層間絶縁膜内
に選択的に形成されたコンタクトホールと、コンタクト
ホール内に形成された導電体を含み、ゲート電極及びボ
ディ領域を電気的に接続する接続体とを備え、接続体の
底面の少なくとも一部は、素子分離絶縁膜と平面視上オ
ーバーラップすることを特徴とするものである。
【００２１】また、この発明のうち請求項２に記載の半
導体装置は、請求項１に記載の半導体装置であって、コ
ンタクトホールの下方において、接続体の底面の全部
が、素子分離絶縁膜とオーバーラップすることを特徴と
するものである。
導体装置は、請求項１に記載の半導体装置であって、コ
ンタクトホールの下方において、接続体の底面の全部
が、素子分離絶縁膜とオーバーラップすることを特徴と
するものである。
【００２２】また、この発明のうち請求項３に記載の半
導体装置は、請求項１に記載の半導体装置であって、コ
ンタクトホールの下方において、接続体の底面の一部
が、素子分離絶縁膜とオーバーラップすることを特徴と
するものである。
導体装置は、請求項１に記載の半導体装置であって、コ
ンタクトホールの下方において、接続体の底面の一部
が、素子分離絶縁膜とオーバーラップすることを特徴と
するものである。
【００２３】また、この発明のうち請求項４に記載の半
導体装置は、請求項３に記載の半導体装置であって、コ
ンタクトホールは、半導体層の上面よりも上方に形成さ
れていることを特徴とするものである。
導体装置は、請求項３に記載の半導体装置であって、コ
ンタクトホールは、半導体層の上面よりも上方に形成さ
れていることを特徴とするものである。
【００２４】また、この発明のうち請求項５に記載の半
導体装置は、請求項４に記載の半導体装置であって、ゲ
ート電極は、第１導電型の第１の半導体層を有し、接続
体は、第１導電型とは異なる第２導電型の第２の半導体
層を有し、半導体装置は、第１の半導体層と第２の半導
体層との間に形成された絶縁膜をさらに備えることを特
徴とするものである。
導体装置は、請求項４に記載の半導体装置であって、ゲ
ート電極は、第１導電型の第１の半導体層を有し、接続
体は、第１導電型とは異なる第２導電型の第２の半導体
層を有し、半導体装置は、第１の半導体層と第２の半導
体層との間に形成された絶縁膜をさらに備えることを特
徴とするものである。
【００２５】また、この発明のうち請求項６に記載の半
導体装置は、請求項１〜５のいずれか一つに記載の半導
体装置であって、接続体とボディ領域との界面に形成さ
れたバリア膜をさらに備えることを特徴とするものであ
る。
導体装置は、請求項１〜５のいずれか一つに記載の半導
体装置であって、接続体とボディ領域との界面に形成さ
れたバリア膜をさらに備えることを特徴とするものであ
る。
【００２６】また、この発明のうち請求項７に記載の半
導体装置は、請求項１〜６のいずれか一つに記載の半導
体装置であって、ゲート電極は、光透過性を有するゲー
ト電極であることを特徴とするものである。
導体装置は、請求項１〜６のいずれか一つに記載の半導
体装置であって、ゲート電極は、光透過性を有するゲー
ト電極であることを特徴とするものである。
【００２７】また、この発明のうち請求項８に記載の半
導体装置は、半導体基板、絶縁層、及び半導体層がこの
順に積層された積層構造を成し、素子分離領域によって
互いに分離された第１及び第２の素子形成領域を有する
ＳＯＩ基板と、素子分離領域において、半導体層内に形
成された素子分離絶縁膜と、第１の素子形成領域内に形
成され、半導体層内に選択的に形成された第１のボディ
領域と、第１のボディ領域上に第１のゲート絶縁膜を介
して形成された第１のゲート電極とを有する第１の半導
体素子と、第２の素子形成領域内に形成され、半導体層
内に選択的に形成された第２のボディ領域と、第２のボ
ディ領域上に第２のゲート絶縁膜を介して形成された第
２のゲート電極とを有する第２の半導体素子と、素子分
離絶縁膜及び第１及び第２のゲート電極を覆う層間絶縁
膜と、第１のゲート電極の一部及び第２のゲート電極の
一部を露出するように、層間絶縁膜内に選択的に形成さ
れたコンタクトホールと、コンタクトホール内に形成さ
れた導電体を含み、第１及び第２のゲート電極と、第１
及び第２のボディ領域とを電気的に接続する接続体とを
備えるものである。
導体装置は、半導体基板、絶縁層、及び半導体層がこの
順に積層された積層構造を成し、素子分離領域によって
互いに分離された第１及び第２の素子形成領域を有する
ＳＯＩ基板と、素子分離領域において、半導体層内に形
成された素子分離絶縁膜と、第１の素子形成領域内に形
成され、半導体層内に選択的に形成された第１のボディ
領域と、第１のボディ領域上に第１のゲート絶縁膜を介
して形成された第１のゲート電極とを有する第１の半導
体素子と、第２の素子形成領域内に形成され、半導体層
内に選択的に形成された第２のボディ領域と、第２のボ
ディ領域上に第２のゲート絶縁膜を介して形成された第
２のゲート電極とを有する第２の半導体素子と、素子分
離絶縁膜及び第１及び第２のゲート電極を覆う層間絶縁
膜と、第１のゲート電極の一部及び第２のゲート電極の
一部を露出するように、層間絶縁膜内に選択的に形成さ
れたコンタクトホールと、コンタクトホール内に形成さ
れた導電体を含み、第１及び第２のゲート電極と、第１
及び第２のボディ領域とを電気的に接続する接続体とを
備えるものである。
【００２８】また、この発明のうち請求項９に記載の半
導体装置は、請求項８に記載の半導体装置であって、接
続体の底面の少なくとも一部は、素子分離絶縁膜と平面
視上オーバーラップすることを特徴とするものである。
導体装置は、請求項８に記載の半導体装置であって、接
続体の底面の少なくとも一部は、素子分離絶縁膜と平面
視上オーバーラップすることを特徴とするものである。
【００２９】また、この発明のうち請求項１０に記載の
半導体装置は、半導体基板、絶縁層、及び半導体層がこ
の順に積層された積層構造を成すＳＯＩ基板と、ＳＯＩ
基板の素子分離領域において、半導体層内に形成された
素子分離絶縁膜と、素子分離絶縁膜によって規定される
ＳＯＩ基板の素子形成領域において、半導体層内に選択
的に形成されたボディ領域と、ボディ領域上にゲート絶
縁膜を介して形成されたゲート電極と、ボディ領域とゲ
ート電極との間に接続され、ボディ領域に印加されるボ
ディ電圧を０．６Ｖ以下に制限するバイアス発生手段と
を備えるものである。
半導体装置は、半導体基板、絶縁層、及び半導体層がこ
の順に積層された積層構造を成すＳＯＩ基板と、ＳＯＩ
基板の素子分離領域において、半導体層内に形成された
素子分離絶縁膜と、素子分離絶縁膜によって規定される
ＳＯＩ基板の素子形成領域において、半導体層内に選択
的に形成されたボディ領域と、ボディ領域上にゲート絶
縁膜を介して形成されたゲート電極と、ボディ領域とゲ
ート電極との間に接続され、ボディ領域に印加されるボ
ディ電圧を０．６Ｖ以下に制限するバイアス発生手段と
を備えるものである。
【００３０】また、この発明のうち請求項１１に記載の
半導体装置は、請求項１０に記載の半導体装置であっ
て、素子分離絶縁膜及びゲート電極を覆う層間絶縁膜
と、ゲート電極の一部を露出するように、かつ素子分離
絶縁膜の一部と平面視上オーバーラップするように、層
間絶縁膜内に選択的に形成されたコンタクトホールと、
コンタクトホール内に形成された導電体を含み、ボディ
領域に接続された接続体とをさらに備え、コンタクトホ
ールの下方において、接続体の底面の少なくとも一部
は、素子分離絶縁膜と平面視上オーバーラップすること
を特徴とするものである。
半導体装置は、請求項１０に記載の半導体装置であっ
て、素子分離絶縁膜及びゲート電極を覆う層間絶縁膜
と、ゲート電極の一部を露出するように、かつ素子分離
絶縁膜の一部と平面視上オーバーラップするように、層
間絶縁膜内に選択的に形成されたコンタクトホールと、
コンタクトホール内に形成された導電体を含み、ボディ
領域に接続された接続体とをさらに備え、コンタクトホ
ールの下方において、接続体の底面の少なくとも一部
は、素子分離絶縁膜と平面視上オーバーラップすること
を特徴とするものである。
【００３１】
【発明の実施の形態】実施の形態１．図１は、本発明の
実施の形態１に係るＤＴＭＯＳＦＥＴの構造を概略的に
示す上面図であり、図２は、図１に示したラインＸ１に
沿った位置に関する断面構造を示す断面図である。図２
を参照して、ＳＯＩ基板１は、シリコン基板２と、ＢＯ
Ｘ層３と、シリコン層４とがこの順に積層された積層構
造を成している。ＳＯＩ基板１の素子分離領域におい
て、シリコン層４内にはＳＴＩ１０が形成されている。
ＳＴＩ１０は、シリコン層４の上面からＢＯＸ層３の上
面に達して形成されている。但し、トレンチ分離型のＳ
ＴＩ１０の代わりに、ＬＯＣＯＳ分離型の素子分離絶縁
膜が形成されていてもよい。また、素子分離領域の端部
において、シリコン層４の上面内には、ＳＴＩ１０の一
部上面内に埋め込まれる格好で、ｐ +型の不純物拡散領
域１１が選択的に形成されている。
実施の形態１に係るＤＴＭＯＳＦＥＴの構造を概略的に
示す上面図であり、図２は、図１に示したラインＸ１に
沿った位置に関する断面構造を示す断面図である。図２
を参照して、ＳＯＩ基板１は、シリコン基板２と、ＢＯ
Ｘ層３と、シリコン層４とがこの順に積層された積層構
造を成している。ＳＯＩ基板１の素子分離領域におい
て、シリコン層４内にはＳＴＩ１０が形成されている。
ＳＴＩ１０は、シリコン層４の上面からＢＯＸ層３の上
面に達して形成されている。但し、トレンチ分離型のＳ
ＴＩ１０の代わりに、ＬＯＣＯＳ分離型の素子分離絶縁
膜が形成されていてもよい。また、素子分離領域の端部
において、シリコン層４の上面内には、ＳＴＩ１０の一
部上面内に埋め込まれる格好で、ｐ +型の不純物拡散領
域１１が選択的に形成されている。
【００３２】また、ＳＴＩ１０によって規定されるＳＯ
Ｉ基板１の素子形成領域において、シリコン層４内に
は、不純物拡散領域１１の下のＳＴＩ１０の側面、及び
不純物拡散領域１１の側面に接触するｐ型のボディ領域
１５が形成されている。ボディ領域１５上には、ゲート
酸化膜５を介してゲート電極９が形成されている。ゲー
ト電極９は、ｎ+型のドープトポリシリコン層６と、タ
ングステンナイトライド層７と、タングステン層８と
が、ゲート酸化膜５上にこの順に積層された積層構造を
成している。
Ｉ基板１の素子形成領域において、シリコン層４内に
は、不純物拡散領域１１の下のＳＴＩ１０の側面、及び
不純物拡散領域１１の側面に接触するｐ型のボディ領域
１５が形成されている。ボディ領域１５上には、ゲート
酸化膜５を介してゲート電極９が形成されている。ゲー
ト電極９は、ｎ+型のドープトポリシリコン層６と、タ
ングステンナイトライド層７と、タングステン層８と
が、ゲート酸化膜５上にこの順に積層された積層構造を
成している。
【００３３】また、酸化シリコンから成る層間絶縁膜１
２が、ゲート電極９、不純物拡散領域１１、及びＳＴＩ
１０の各露出面を覆って全面に形成されている。不純物
拡散領域１１には、所定のバイアス電圧が印加されてい
ても、印加されていなくてもよい。不純物拡散領域１１
上、及び不純物拡散領域１１と隣接する側のゲート電極
９の端部上において、層間絶縁膜１２内には、コンタク
トホールＣＨ１が形成されている。コンタクトホールＣ
Ｈ１内には、導電体が形成されている。具体的には、バ
リア膜１３を介してタングステンプラグ１４が埋め込ま
れている。バリア膜１３の材質は、ＴｉＮ，ＷＮx，Ｔ
ａＷ，ＴａＮ，Ｔａ，ＴａＣＮ，ＴａＷＮ，ＴｉＣＮ，
ＷＣＮ等である。
２が、ゲート電極９、不純物拡散領域１１、及びＳＴＩ
１０の各露出面を覆って全面に形成されている。不純物
拡散領域１１には、所定のバイアス電圧が印加されてい
ても、印加されていなくてもよい。不純物拡散領域１１
上、及び不純物拡散領域１１と隣接する側のゲート電極
９の端部上において、層間絶縁膜１２内には、コンタク
トホールＣＨ１が形成されている。コンタクトホールＣ
Ｈ１内には、導電体が形成されている。具体的には、バ
リア膜１３を介してタングステンプラグ１４が埋め込ま
れている。バリア膜１３の材質は、ＴｉＮ，ＷＮx，Ｔ
ａＷ，ＴａＮ，Ｔａ，ＴａＣＮ，ＴａＷＮ，ＴｉＣＮ，
ＷＣＮ等である。
【００３４】タングステンプラグ１４は、バリア膜１３
を介して不純物拡散領域１１に接触しており、また、バ
リア膜１３を介してゲート電極９の上面の一部及び側面
に接触している。これにより、ゲート電極９とボディ領
域１５とは、バリア膜１３、タングステンプラグ１４、
及び不純物拡散領域１１を介して、互いに電気的に接続
されている。即ち、本実施の形態１に係るＤＴＭＯＳＦ
ＥＴにおいては、バリア膜１３、タングステンプラグ１
４、及び不純物拡散領域１１が、ゲート電極９とボディ
領域１５とを互いに電気的に接続するための接続体とし
て機能する。そして、本実施の形態１では、上記接続体
の底面の全部が、ＳＴＩ１０と平面視上オーバーラップ
している。なお、ゲート電極９とボディ領域１５とを接
続する領域のコンタクトは、オーミックコンタクトであ
っても、ショットキーコンタクト（ダイオード）であっ
てもよい。
を介して不純物拡散領域１１に接触しており、また、バ
リア膜１３を介してゲート電極９の上面の一部及び側面
に接触している。これにより、ゲート電極９とボディ領
域１５とは、バリア膜１３、タングステンプラグ１４、
及び不純物拡散領域１１を介して、互いに電気的に接続
されている。即ち、本実施の形態１に係るＤＴＭＯＳＦ
ＥＴにおいては、バリア膜１３、タングステンプラグ１
４、及び不純物拡散領域１１が、ゲート電極９とボディ
領域１５とを互いに電気的に接続するための接続体とし
て機能する。そして、本実施の形態１では、上記接続体
の底面の全部が、ＳＴＩ１０と平面視上オーバーラップ
している。なお、ゲート電極９とボディ領域１５とを接
続する領域のコンタクトは、オーミックコンタクトであ
っても、ショットキーコンタクト（ダイオード）であっ
てもよい。
【００３５】図１を参照して、ＳＴＩ１０は、図中の太
線を境界として、ソース領域１６Ｓ、ドレイン領域１６
Ｄ、及びボディ領域１５の周囲に形成されている。即
ち、図中の太線が、素子分離領域と素子形成領域との境
界を示している。不純物拡散領域１１は、素子分離領域
内に形成されている。
線を境界として、ソース領域１６Ｓ、ドレイン領域１６
Ｄ、及びボディ領域１５の周囲に形成されている。即
ち、図中の太線が、素子分離領域と素子形成領域との境
界を示している。不純物拡散領域１１は、素子分離領域
内に形成されている。
【００３６】図３〜６は、図２に示したＤＴＭＯＳＦＥ
Ｔの製造方法を工程順に示す断面図である。図３を参照
して、まず、ＳＯＩ基板１の素子分離領域において、周
知のトレンチ分離技術によって、シリコン層４内にＳＴ
Ｉ１７を形成する。次に、ＳＯＩ基板１の素子形成領域
において、イオン注入法によってボロン等の不純物をシ
リコン層４内に導入することにより、ボディ領域１５を
形成する。次に、熱酸化法やＣＶＤ法等によって、ボデ
ィ領域１５上に、ゲート酸化膜５及びゲート電極９をこ
の順に形成する。次に、ゲート電極９を注入マスクに用
いて、イオン注入法によってリンやヒ素等の不純物をシ
リコン層４の上面内に浅く導入することにより、比較的
低濃度のｎ-型不純物領域（図示しない）を形成する。
Ｔの製造方法を工程順に示す断面図である。図３を参照
して、まず、ＳＯＩ基板１の素子分離領域において、周
知のトレンチ分離技術によって、シリコン層４内にＳＴ
Ｉ１７を形成する。次に、ＳＯＩ基板１の素子形成領域
において、イオン注入法によってボロン等の不純物をシ
リコン層４内に導入することにより、ボディ領域１５を
形成する。次に、熱酸化法やＣＶＤ法等によって、ボデ
ィ領域１５上に、ゲート酸化膜５及びゲート電極９をこ
の順に形成する。次に、ゲート電極９を注入マスクに用
いて、イオン注入法によってリンやヒ素等の不純物をシ
リコン層４の上面内に浅く導入することにより、比較的
低濃度のｎ-型不純物領域（図示しない）を形成する。
【００３７】次に、ＣＶＤ法及び異方性ドライエッチン
グ法によって、ゲート電極９の側面に、酸化シリコンか
ら成るサイドウォール１８を形成する。次に、ゲート電
極９及びサイドウォール１８を注入マスクに用いて、イ
オン注入法によってリンやヒ素等の不純物をシリコン層
４の上面内に深く導入することにより、比較的高濃度の
ｎ+型不純物領域（図示しない）を形成する。これによ
り、上記ｎ-型不純物領域と上記ｎ+型不純物領域とから
成るソース領域１６Ｓ及びドレイン領域１６Ｄ（図３に
は現れない）が形成される。
グ法によって、ゲート電極９の側面に、酸化シリコンか
ら成るサイドウォール１８を形成する。次に、ゲート電
極９及びサイドウォール１８を注入マスクに用いて、イ
オン注入法によってリンやヒ素等の不純物をシリコン層
４の上面内に深く導入することにより、比較的高濃度の
ｎ+型不純物領域（図示しない）を形成する。これによ
り、上記ｎ-型不純物領域と上記ｎ+型不純物領域とから
成るソース領域１６Ｓ及びドレイン領域１６Ｄ（図３に
は現れない）が形成される。
【００３８】図４を参照して、次に、ＣＶＤ法等によっ
て、図３に示した構造上に、酸化シリコンから成る層間
絶縁膜１２を全面に形成する。次に、写真製版法によっ
て、所定の開口パターンを有するフォトレジスト１９
を、層間絶縁膜１２上に形成する。
て、図３に示した構造上に、酸化シリコンから成る層間
絶縁膜１２を全面に形成する。次に、写真製版法によっ
て、所定の開口パターンを有するフォトレジスト１９
を、層間絶縁膜１２上に形成する。
【００３９】図５を参照して、次に、フォトレジスト１
９をエッチングマスクに用いて、ＳＯＩ基板１の深さ方
向にエッチングレートが高く、かつ酸化シリコンに対し
て選択性を有する異方性ドライエッチング法によって、
層間絶縁膜１２及びサイドウォール１８をエッチングす
る。これにより、ゲート電極９の端部の上面及び側面
と、シリコン層４の上面の一部とを露出する。次に、フ
ォトレジスト１９をエッチングマスクに用いて、ＳＯＩ
基板１の深さ方向にエッチングレートが高く、かつシリ
コンに対して選択性を有する異方性ドライエッチング法
によって、露出したシリコン層４の上面を所定の深さだ
けエッチングする。以上の工程により、層間絶縁膜１２
及びシリコン層４内に、ゲート電極９の一部を露出する
ように、かつＳＴＩ１０の一部と平面視上オーバーラッ
プするように、凹部２０を選択的に形成することができ
る。その後、フォトレジスト１９を除去する。
９をエッチングマスクに用いて、ＳＯＩ基板１の深さ方
向にエッチングレートが高く、かつ酸化シリコンに対し
て選択性を有する異方性ドライエッチング法によって、
層間絶縁膜１２及びサイドウォール１８をエッチングす
る。これにより、ゲート電極９の端部の上面及び側面
と、シリコン層４の上面の一部とを露出する。次に、フ
ォトレジスト１９をエッチングマスクに用いて、ＳＯＩ
基板１の深さ方向にエッチングレートが高く、かつシリ
コンに対して選択性を有する異方性ドライエッチング法
によって、露出したシリコン層４の上面を所定の深さだ
けエッチングする。以上の工程により、層間絶縁膜１２
及びシリコン層４内に、ゲート電極９の一部を露出する
ように、かつＳＴＩ１０の一部と平面視上オーバーラッ
プするように、凹部２０を選択的に形成することができ
る。その後、フォトレジスト１９を除去する。
【００４０】図６を参照して、次に、ＳｉＣｌ4，Ｓｉ
ＨＣｌ3，ＳｉＨ2Ｃｌ2，ＳｉＨ4等の原料ガス中にＢ2
Ｈ6，ＢＨ3等のガスを混合したエピタキシャル成長法に
よって、ボディ領域１５のシリコンを種結晶に用いて、
シリコンを横方向に成長させることにより、凹部２０の
底面上に不純物拡散領域１１を形成する。本実施の形態
１では、不純物拡散領域１１の上面をＳＴＩ１０の上面
と一致させる。なお、基板を種結晶としてエピタキシャ
ル層を横方向に成長させる方法は、ＥＬＯ（Epitaxial
Lateral Overgrowth）と呼ばれている。その後、バリア
膜１３及びタングステンプラグ１４をこの順に全面に形
成した後、ＣＭＰ（Chemical Mechanical Polishing）
法によってエッチバックすることにより、図２に示した
構造を得る。絶縁膜の上面内にプラグ用の溝を掘って、
その溝を導電体で充填した後、ＣＭＰ法で上記絶縁膜及
び上記導電体の上面を平坦化する一連の工程は、ダマシ
ン工程と呼ばれている。
ＨＣｌ3，ＳｉＨ2Ｃｌ2，ＳｉＨ4等の原料ガス中にＢ2
Ｈ6，ＢＨ3等のガスを混合したエピタキシャル成長法に
よって、ボディ領域１５のシリコンを種結晶に用いて、
シリコンを横方向に成長させることにより、凹部２０の
底面上に不純物拡散領域１１を形成する。本実施の形態
１では、不純物拡散領域１１の上面をＳＴＩ１０の上面
と一致させる。なお、基板を種結晶としてエピタキシャ
ル層を横方向に成長させる方法は、ＥＬＯ（Epitaxial
Lateral Overgrowth）と呼ばれている。その後、バリア
膜１３及びタングステンプラグ１４をこの順に全面に形
成した後、ＣＭＰ（Chemical Mechanical Polishing）
法によってエッチバックすることにより、図２に示した
構造を得る。絶縁膜の上面内にプラグ用の溝を掘って、
その溝を導電体で充填した後、ＣＭＰ法で上記絶縁膜及
び上記導電体の上面を平坦化する一連の工程は、ダマシ
ン工程と呼ばれている。
【００４１】なお、タングステンプラグ１４の代わり
に、マグネシウム，プラチナ，アルミニウム，コバル
ト，チタン，モリブデン，ジルコニウム，タンタル，
銅，銀，金等の金属プラグを形成してもよい。
に、マグネシウム，プラチナ，アルミニウム，コバル
ト，チタン，モリブデン，ジルコニウム，タンタル，
銅，銀，金等の金属プラグを形成してもよい。
【００４２】このように本実施の形態１に係る半導体装
置によれば、図１，２に示したように、ゲート電極９と
ボディ領域１５とを互いに接続するための接続体（バリ
ア膜１３、タングステンプラグ１４、及び不純物拡散領
域１１）のうち、ＳＯＩ基板１内に形成されている不純
物拡散領域１１が、完全にＳＯＩ基板１の素子分離領域
内に形成されている。従って、不純物拡散領域１１を素
子形成領域内に形成した場合に発生するエリアペナルテ
ィ（図５０のＡＰ１００）を完全に無くすことができる
ため、チップ面積を縮小することが可能となる。
置によれば、図１，２に示したように、ゲート電極９と
ボディ領域１５とを互いに接続するための接続体（バリ
ア膜１３、タングステンプラグ１４、及び不純物拡散領
域１１）のうち、ＳＯＩ基板１内に形成されている不純
物拡散領域１１が、完全にＳＯＩ基板１の素子分離領域
内に形成されている。従って、不純物拡散領域１１を素
子形成領域内に形成した場合に発生するエリアペナルテ
ィ（図５０のＡＰ１００）を完全に無くすことができる
ため、チップ面積を縮小することが可能となる。
【００４３】図７は、図２に対応させて、本実施の形態
１に係るＤＴＭＯＳＦＥＴの第１の変形例を示す断面図
である。タングステンプラグ１４の代わりに、ｐ+型の
ドープトポリシリコンプラグ２１を形成したものであ
る。その他の構造は図２に示した構造と同様である。
１に係るＤＴＭＯＳＦＥＴの第１の変形例を示す断面図
である。タングステンプラグ１４の代わりに、ｐ+型の
ドープトポリシリコンプラグ２１を形成したものであ
る。その他の構造は図２に示した構造と同様である。
【００４４】図８は、図２に対応させて、本実施の形態
１に係るＤＴＭＯＳＦＥＴの第２の変形例を示す断面図
である。シリコン層４の上面からＢＯＸ層３の上面に達
するＳＴＩ１０の代わりに、ＢＯＸ層３の上面に達しな
い底面を有するＳＴＩ２２を形成したものである。その
他の構造は図２に示した構造と同様である。
１に係るＤＴＭＯＳＦＥＴの第２の変形例を示す断面図
である。シリコン層４の上面からＢＯＸ層３の上面に達
するＳＴＩ１０の代わりに、ＢＯＸ層３の上面に達しな
い底面を有するＳＴＩ２２を形成したものである。その
他の構造は図２に示した構造と同様である。
【００４５】図９は、図２に対応させて、本実施の形態
１に係るＤＴＭＯＳＦＥＴの第３の変形例を示す断面図
である。タングステンプラグ１４の代わりにドープトポ
リシリコンプラグ２１を形成するとともに、ＳＴＩ１０
の代わりにＳＴＩ２２を形成したものである。その他の
構造は図２に示した構造と同様である。
１に係るＤＴＭＯＳＦＥＴの第３の変形例を示す断面図
である。タングステンプラグ１４の代わりにドープトポ
リシリコンプラグ２１を形成するとともに、ＳＴＩ１０
の代わりにＳＴＩ２２を形成したものである。その他の
構造は図２に示した構造と同様である。
【００４６】図１０は、図２に対応させて、本実施の形
態１に係るＤＴＭＯＳＦＥＴの第４の変形例を示す断面
図である。ゲート電極２４は、ドープトポリシリコン層
６と、タングステンナイトライド層７と、タングステン
層８と、バリア層２３とが、ゲート酸化膜５上にこの順
に積層された積層構造を成している。ゲート電極２４の
側面には、サイドウォール２５が形成されている。サイ
ドウォール２５の材質は、酸化シリコン，ＴＥＯＳ，酸
窒化シリコン，窒化シリコン（あるいはこれらの複合
膜）である。
態１に係るＤＴＭＯＳＦＥＴの第４の変形例を示す断面
図である。ゲート電極２４は、ドープトポリシリコン層
６と、タングステンナイトライド層７と、タングステン
層８と、バリア層２３とが、ゲート酸化膜５上にこの順
に積層された積層構造を成している。ゲート電極２４の
側面には、サイドウォール２５が形成されている。サイ
ドウォール２５の材質は、酸化シリコン，ＴＥＯＳ，酸
窒化シリコン，窒化シリコン（あるいはこれらの複合
膜）である。
【００４７】ゲート電極２４上には、窒化シリコン膜２
６が形成されている。ゲート電極２４の上方において、
酸化シリコンから成る層間絶縁膜１２は、窒化シリコン
膜２６上に形成されている。また、不純物拡散領域１１
が形成されていない部分のＳＴＩ１０の上面上には、窒
化シリコン膜２６が形成されている。該部分のＳＴＩ１
０の上方において、酸化シリコンから成る層間絶縁膜１
２は、窒化シリコン膜２６上に形成されている。その他
の構造は図２に示した構造と同様である。
６が形成されている。ゲート電極２４の上方において、
酸化シリコンから成る層間絶縁膜１２は、窒化シリコン
膜２６上に形成されている。また、不純物拡散領域１１
が形成されていない部分のＳＴＩ１０の上面上には、窒
化シリコン膜２６が形成されている。該部分のＳＴＩ１
０の上方において、酸化シリコンから成る層間絶縁膜１
２は、窒化シリコン膜２６上に形成されている。その他
の構造は図２に示した構造と同様である。
【００４８】図１１〜１４は、図１０に示したＤＴＭＯ
ＳＦＥＴの製造方法を工程順に示す断面図である。図１
１を参照して、まず、素子分離領域におけるシリコン層
４内にＳＴＩ１７を形成した後、素子形成領域における
シリコン層４内にボディ領域１５を形成する。次に、ボ
ディ領域１５上に、ゲート酸化膜５及びゲート電極２４
をこの順に形成する。
ＳＦＥＴの製造方法を工程順に示す断面図である。図１
１を参照して、まず、素子分離領域におけるシリコン層
４内にＳＴＩ１７を形成した後、素子形成領域における
シリコン層４内にボディ領域１５を形成する。次に、ボ
ディ領域１５上に、ゲート酸化膜５及びゲート電極２４
をこの順に形成する。
【００４９】次に、ゲート電極２４を注入マスクに用い
たイオン注入法によって、ｎ-型不純物領域（図示しな
い）をシリコン層４の上面内に浅く形成する。次に、Ｃ
ＶＤ法及び異方性ドライエッチング法によって、ゲート
電極２４の側面にサイドウォール２５を形成する。次
に、ゲート電極９及びサイドウォール２５を注入マスク
に用いたイオン注入法によって、ｎ+型不純物領域（図
示しない）をシリコン層４の上面内に深く形成する。こ
れにより、上記ｎ-型不純物領域と上記ｎ+型不純物領域
とから成るソース領域１６Ｓ及びドレイン領域１６Ｄ
（図１１には現れない）が形成される。次に、ＣＶＤ法
によって、窒化シリコン膜２６を全面に形成する。
たイオン注入法によって、ｎ-型不純物領域（図示しな
い）をシリコン層４の上面内に浅く形成する。次に、Ｃ
ＶＤ法及び異方性ドライエッチング法によって、ゲート
電極２４の側面にサイドウォール２５を形成する。次
に、ゲート電極９及びサイドウォール２５を注入マスク
に用いたイオン注入法によって、ｎ+型不純物領域（図
示しない）をシリコン層４の上面内に深く形成する。こ
れにより、上記ｎ-型不純物領域と上記ｎ+型不純物領域
とから成るソース領域１６Ｓ及びドレイン領域１６Ｄ
（図１１には現れない）が形成される。次に、ＣＶＤ法
によって、窒化シリコン膜２６を全面に形成する。
【００５０】図１２を参照して、次に、図１１に示した
構造上に、酸化シリコンから成る層間絶縁膜１２を全面
に形成する。次に、所定の開口パターンを有するフォト
レジスト１９を、層間絶縁膜１２上に形成する。
構造上に、酸化シリコンから成る層間絶縁膜１２を全面
に形成する。次に、所定の開口パターンを有するフォト
レジスト１９を、層間絶縁膜１２上に形成する。
【００５１】図１３を参照して、次に、フォトレジスト
１９をエッチングマスクに用いて、ＳＯＩ基板１の深さ
方向にエッチングレートが高く、かつ酸化シリコンに対
して選択性を有する異方性ドライエッチング法によっ
て、層間絶縁膜１２をエッチングする。これにより、窒
化シリコン膜２６を露出する。
１９をエッチングマスクに用いて、ＳＯＩ基板１の深さ
方向にエッチングレートが高く、かつ酸化シリコンに対
して選択性を有する異方性ドライエッチング法によっ
て、層間絶縁膜１２をエッチングする。これにより、窒
化シリコン膜２６を露出する。
【００５２】図１４を参照して、次に、露出した窒化シ
リコン膜２６をエッチングにより除去する。これによ
り、ゲート電極２４の上面の一部と、サイドウォール２
５と、ＳＴＩ１７の上面の一部とが露出する。次に、Ｓ
ＯＩ基板１の深さ方向にエッチングレートが高く、かつ
シリコンに対して選択性を有する異方性ドライエッチン
グ法によって、露出したシリコン層４の上面を所定の深
さだけエッチングする。以上の工程により、層間絶縁膜
１２及びシリコン層４内に凹部２７が選択的に形成され
る。その後、フォトレジスト１９を除去する。
リコン膜２６をエッチングにより除去する。これによ
り、ゲート電極２４の上面の一部と、サイドウォール２
５と、ＳＴＩ１７の上面の一部とが露出する。次に、Ｓ
ＯＩ基板１の深さ方向にエッチングレートが高く、かつ
シリコンに対して選択性を有する異方性ドライエッチン
グ法によって、露出したシリコン層４の上面を所定の深
さだけエッチングする。以上の工程により、層間絶縁膜
１２及びシリコン層４内に凹部２７が選択的に形成され
る。その後、フォトレジスト１９を除去する。
【００５３】次に、エピタキシャル成長法によって、凹
部２７の底面上に、上面の高さがＳＴＩ１０と一致する
不純物拡散領域１１を形成する。次に、バリア膜１３及
びタングステンプラグ１４をこの順に全面に形成した
後、エッチバックすることによって、図１０に示した構
造を得る。
部２７の底面上に、上面の高さがＳＴＩ１０と一致する
不純物拡散領域１１を形成する。次に、バリア膜１３及
びタングステンプラグ１４をこの順に全面に形成した
後、エッチバックすることによって、図１０に示した構
造を得る。
【００５４】なお、図１５に示すように、不純物拡散領
域１１を形成する代わりに、ＳＴＩ１０の上面よりも高
い位置に上面を有する不純物拡散領域２８を形成しても
よい。また、図１６に示すように、不純物拡散領域１１
を形成する代わりに、不純物拡散領域２９とシリサイド
層３０との積層構造を形成してもよい。図１６におい
て、シリサイド層３０は、エピタキシャル成長法によっ
て不純物拡散領域２９を形成した後、コバルト，プラチ
ナ，チタン，タングステン，ニッケル等の金属膜を全面
に形成し、ＲＴＡ（Rapid Thermal Annealing）を行う
ことによって、不純物拡散領域２９上に自己整合的に形
成することができる。不純物拡散領域２９とシリサイド
層３０との積層構造を採用することにより、タングステ
ンプラグ１４とのコンタクト抵抗を低減することができ
る。
域１１を形成する代わりに、ＳＴＩ１０の上面よりも高
い位置に上面を有する不純物拡散領域２８を形成しても
よい。また、図１６に示すように、不純物拡散領域１１
を形成する代わりに、不純物拡散領域２９とシリサイド
層３０との積層構造を形成してもよい。図１６におい
て、シリサイド層３０は、エピタキシャル成長法によっ
て不純物拡散領域２９を形成した後、コバルト，プラチ
ナ，チタン，タングステン，ニッケル等の金属膜を全面
に形成し、ＲＴＡ（Rapid Thermal Annealing）を行う
ことによって、不純物拡散領域２９上に自己整合的に形
成することができる。不純物拡散領域２９とシリサイド
層３０との積層構造を採用することにより、タングステ
ンプラグ１４とのコンタクト抵抗を低減することができ
る。
【００５５】また、図１７に示すように、サイドウォー
ル２５を窒化シリコンによって形成しておき、図１４に
示した工程で、窒化シリコン膜２６を除去するためのエ
ッチングのオーバーエッチングによって、サイドウォー
ル２５の上部を除去してサイドウォール３１を形成して
もよい。これにより、バリア膜１３を介してタングステ
ンプラグ１４とゲート電極２４とが互いに接触する面積
が増大し、タングステンプラグ１４とゲート電極２４と
のコンタクト抵抗が低減する。
ル２５を窒化シリコンによって形成しておき、図１４に
示した工程で、窒化シリコン膜２６を除去するためのエ
ッチングのオーバーエッチングによって、サイドウォー
ル２５の上部を除去してサイドウォール３１を形成して
もよい。これにより、バリア膜１３を介してタングステ
ンプラグ１４とゲート電極２４とが互いに接触する面積
が増大し、タングステンプラグ１４とゲート電極２４と
のコンタクト抵抗が低減する。
【００５６】図１８は、図２に対応させて、本実施の形
態１に係るＤＴＭＯＳＦＥＴの第５の変形例を示す断面
図である。層間絶縁膜３７が、図２に示した構造上の全
面に形成されている。層間絶縁膜３７内には、バリア膜
３８及びタングステンプラグ３９が選択的に形成されて
いる。タングステンプラグ３９は、バリア膜３８を介し
てタングステンプラグ１４に接触している。層間絶縁膜
３７上には金属配線４０が形成されており、金属配線４
０はタングステンプラグ３９に接触している。また、金
属配線４０上には層間絶縁膜４１が形成されている。
態１に係るＤＴＭＯＳＦＥＴの第５の変形例を示す断面
図である。層間絶縁膜３７が、図２に示した構造上の全
面に形成されている。層間絶縁膜３７内には、バリア膜
３８及びタングステンプラグ３９が選択的に形成されて
いる。タングステンプラグ３９は、バリア膜３８を介し
てタングステンプラグ１４に接触している。層間絶縁膜
３７上には金属配線４０が形成されており、金属配線４
０はタングステンプラグ３９に接触している。また、金
属配線４０上には層間絶縁膜４１が形成されている。
【００５７】ＤＴＭＯＳＦＥＴにおいては、ゲート電極
９とボディ領域１５とに共通の電圧が印加される。その
ため、図１８に示したように、ゲート電極９及びボディ
領域１５を、共通のタングステンプラグ１４，３９を介
して、共通の金属配線４０に接続することができる。こ
れにより、ゲート電極９用のプラグ及び配線と、ボディ
領域１５用のプラグ及び配線とを別々に設ける場合と比
較すると、半導体装置の小型化を図ることができる。
９とボディ領域１５とに共通の電圧が印加される。その
ため、図１８に示したように、ゲート電極９及びボディ
領域１５を、共通のタングステンプラグ１４，３９を介
して、共通の金属配線４０に接続することができる。こ
れにより、ゲート電極９用のプラグ及び配線と、ボディ
領域１５用のプラグ及び配線とを別々に設ける場合と比
較すると、半導体装置の小型化を図ることができる。
【００５８】実施の形態２．図１９は、図２に対応させ
て、本発明の実施の形態２に係るＤＴＭＯＳＦＥＴの構
造を示す断面図である。上記実施の形態１に係るＤＴＭ
ＯＳＦＥＴでは、ＳＴＩ１０の上面内に不純物拡散領域
１１を選択的に形成し、バリア膜１３を介して不純物拡
散領域１１とタングステンプラグ１４とを互いに接続す
ることにより、バリア膜１３、タングステンプラグ１
４、及び不純物拡散領域１１から成る接続体を構成し
た。
て、本発明の実施の形態２に係るＤＴＭＯＳＦＥＴの構
造を示す断面図である。上記実施の形態１に係るＤＴＭ
ＯＳＦＥＴでは、ＳＴＩ１０の上面内に不純物拡散領域
１１を選択的に形成し、バリア膜１３を介して不純物拡
散領域１１とタングステンプラグ１４とを互いに接続す
ることにより、バリア膜１３、タングステンプラグ１
４、及び不純物拡散領域１１から成る接続体を構成し
た。
【００５９】これに対して、本実施の形態２に係るＤＴ
ＭＯＳＦＥＴでは、不純物拡散領域１１を形成するので
はなく、コンタクトホールＣＨ２を、層間絶縁膜１２の
上面からＳＴＩ１０の上面内まで形成し、コンタクトホ
ールＣＨ２内を、バリア膜１３を介してタングステンプ
ラグ１４によって充填した。これにより、ゲート電極９
とボディ領域１５とは、バリア膜１３及びタングステン
プラグ１４を介して、互いに電気的に接続されている。
即ち、本実施の形態２に係るＤＴＭＯＳＦＥＴにおいて
は、バリア膜１３及びタングステンプラグ１４が、ゲー
ト電極９とボディ領域１５とを互いに電気的に接続する
ための接続体として機能する。
ＭＯＳＦＥＴでは、不純物拡散領域１１を形成するので
はなく、コンタクトホールＣＨ２を、層間絶縁膜１２の
上面からＳＴＩ１０の上面内まで形成し、コンタクトホ
ールＣＨ２内を、バリア膜１３を介してタングステンプ
ラグ１４によって充填した。これにより、ゲート電極９
とボディ領域１５とは、バリア膜１３及びタングステン
プラグ１４を介して、互いに電気的に接続されている。
即ち、本実施の形態２に係るＤＴＭＯＳＦＥＴにおいて
は、バリア膜１３及びタングステンプラグ１４が、ゲー
ト電極９とボディ領域１５とを互いに電気的に接続する
ための接続体として機能する。
【００６０】例えば図２を参照して、上記実施の形態１
に係るＤＴＭＯＳＦＥＴにおいては、不純物拡散領域１
１とボディ領域１５とが直接に接触している。そのた
め、ＤＴＭＯＳＦＥＴの製造工程における各種熱処理に
よって、不純物拡散領域１１中に含まれているボロン等
の不純物がボディ領域１５内へ熱拡散し、その結果、狭
チャネル効果が顕著になる場合があった。これに対し
て、本実施の形態２に係るＤＴＭＯＳＦＥＴによれば、
シリコン層４内に形成されている部分のタングステンプ
ラグ１４とボディ領域１５との間にはバリア膜１３が介
在するため、タングステンプラグ１４中の金属原子がボ
ディ領域１５内へ熱拡散することを抑制でき、狭チャネ
ル効果の発生を抑制することができる。
に係るＤＴＭＯＳＦＥＴにおいては、不純物拡散領域１
１とボディ領域１５とが直接に接触している。そのた
め、ＤＴＭＯＳＦＥＴの製造工程における各種熱処理に
よって、不純物拡散領域１１中に含まれているボロン等
の不純物がボディ領域１５内へ熱拡散し、その結果、狭
チャネル効果が顕著になる場合があった。これに対し
て、本実施の形態２に係るＤＴＭＯＳＦＥＴによれば、
シリコン層４内に形成されている部分のタングステンプ
ラグ１４とボディ領域１５との間にはバリア膜１３が介
在するため、タングステンプラグ１４中の金属原子がボ
ディ領域１５内へ熱拡散することを抑制でき、狭チャネ
ル効果の発生を抑制することができる。
【００６１】図２０は、図１９に対応させて、本実施の
形態２に係るＤＴＭＯＳＦＥＴの第１の変形例を示す断
面図である。タングステンプラグ１４の代わりに、ｐ+
型のドープトポリシリコンプラグ２１を形成したもので
ある。その他の構造は図２に示した構造と同様である。
この場合は、ドープトポリシリコンプラグ２１とボディ
領域１５との間に介在するバリア膜１３によって、ドー
プトポリシリコンプラグ２１内に含まれているドーパン
トがボディ領域１５内へ熱拡散することを抑制できる。
形態２に係るＤＴＭＯＳＦＥＴの第１の変形例を示す断
面図である。タングステンプラグ１４の代わりに、ｐ+
型のドープトポリシリコンプラグ２１を形成したもので
ある。その他の構造は図２に示した構造と同様である。
この場合は、ドープトポリシリコンプラグ２１とボディ
領域１５との間に介在するバリア膜１３によって、ドー
プトポリシリコンプラグ２１内に含まれているドーパン
トがボディ領域１５内へ熱拡散することを抑制できる。
【００６２】図２１は、図１９に対応させて、本実施の
形態２に係るＤＴＭＯＳＦＥＴの第２の変形例を示す断
面図である。シリコン層４の上面からＢＯＸ層３の上面
に達するＳＴＩ１０の代わりに、ＢＯＸ層３の上面に達
しない底面を有するＳＴＩ２２を形成したものである。
その他の構造は図１９に示した構造と同様である。ま
た、ＳＴＩ２２を採用するこの構造は、図２０に示した
ＤＴＭＯＳＦＥＴにも適用可能である。
形態２に係るＤＴＭＯＳＦＥＴの第２の変形例を示す断
面図である。シリコン層４の上面からＢＯＸ層３の上面
に達するＳＴＩ１０の代わりに、ＢＯＸ層３の上面に達
しない底面を有するＳＴＩ２２を形成したものである。
その他の構造は図１９に示した構造と同様である。ま
た、ＳＴＩ２２を採用するこの構造は、図２０に示した
ＤＴＭＯＳＦＥＴにも適用可能である。
【００６３】図２２は、図１９に対応させて、本実施の
形態２に係るＤＴＭＯＳＦＥＴの第３の変形例を示す断
面図である。ゲート電極２４は、ドープトポリシリコン
層６と、タングステンナイトライド層７と、タングステ
ン層８と、バリア層２３とが、ゲート酸化膜５上にこの
順に積層された積層構造を成している。ゲート電極２４
の側面には、サイドウォール２５が形成されている。
形態２に係るＤＴＭＯＳＦＥＴの第３の変形例を示す断
面図である。ゲート電極２４は、ドープトポリシリコン
層６と、タングステンナイトライド層７と、タングステ
ン層８と、バリア層２３とが、ゲート酸化膜５上にこの
順に積層された積層構造を成している。ゲート電極２４
の側面には、サイドウォール２５が形成されている。
【００６４】ゲート電極２４上には、窒化シリコン膜２
６が形成されている。ゲート電極２４の上方において、
酸化シリコンから成る層間絶縁膜１２は、窒化シリコン
膜２６上に形成されている。また、タングステンプラグ
１４が形成されていない部分のＳＴＩ１０の上面上に
は、窒化シリコン膜２６が形成されている。該部分のＳ
ＴＩ１０の上方において、酸化シリコンから成る層間絶
縁膜１２は、窒化シリコン膜２６上に形成されている。
その他の構造は図１９に示した構造と同様である。
６が形成されている。ゲート電極２４の上方において、
酸化シリコンから成る層間絶縁膜１２は、窒化シリコン
膜２６上に形成されている。また、タングステンプラグ
１４が形成されていない部分のＳＴＩ１０の上面上に
は、窒化シリコン膜２６が形成されている。該部分のＳ
ＴＩ１０の上方において、酸化シリコンから成る層間絶
縁膜１２は、窒化シリコン膜２６上に形成されている。
その他の構造は図１９に示した構造と同様である。
【００６５】実施の形態３．図２３は、本発明の実施の
形態３に係るＤＴＭＯＳＦＥＴの構造を概略的に示す上
面図であり、図２４は、図２３に示したラインＸ２に沿
った位置に関する断面構造を示す断面図である。図２４
を参照して、不純物拡散領域１１は、ＳＯＩ基板１内に
おいて、素子形成領域と素子分離領域との境界部分で両
領域に跨って形成されている。このように、本実施の形
態３に係るＤＴＭＯＳＦＥＴにおいては、不純物拡散領
域１１の一部が素子分離領域内に形成されている。即
ち、バリア膜１３、タングステンプラグ１４、及び不純
物拡散領域１１から成る接続体の底面の一部が、ＳＴＩ
１０と平面視上オーバーラップしている。素子形成領域
内に形成されている部分の不純物拡散領域１１の底面
と、ＢＯＸ層３の上面との間には、ボディ領域１５がゲ
ート電極９の下方から延在して形成されている。本実施
の形態３に係るＤＴＭＯＳＦＥＴのその他の構造は、図
２に示した上記実施の形態１に係るＤＴＭＯＳＦＥＴの
構造と同様である。
形態３に係るＤＴＭＯＳＦＥＴの構造を概略的に示す上
面図であり、図２４は、図２３に示したラインＸ２に沿
った位置に関する断面構造を示す断面図である。図２４
を参照して、不純物拡散領域１１は、ＳＯＩ基板１内に
おいて、素子形成領域と素子分離領域との境界部分で両
領域に跨って形成されている。このように、本実施の形
態３に係るＤＴＭＯＳＦＥＴにおいては、不純物拡散領
域１１の一部が素子分離領域内に形成されている。即
ち、バリア膜１３、タングステンプラグ１４、及び不純
物拡散領域１１から成る接続体の底面の一部が、ＳＴＩ
１０と平面視上オーバーラップしている。素子形成領域
内に形成されている部分の不純物拡散領域１１の底面
と、ＢＯＸ層３の上面との間には、ボディ領域１５がゲ
ート電極９の下方から延在して形成されている。本実施
の形態３に係るＤＴＭＯＳＦＥＴのその他の構造は、図
２に示した上記実施の形態１に係るＤＴＭＯＳＦＥＴの
構造と同様である。
【００６６】図２３を参照して、ＳＴＩ３２は、図中の
太線を境界として、ソース領域１６Ｓ、ドレイン領域１
６Ｄ、ボディ領域１５、及び不純物拡散領域１１の一部
の周囲に形成されている。即ち、図中の太線が、素子分
離領域と素子形成領域との境界を示している。
太線を境界として、ソース領域１６Ｓ、ドレイン領域１
６Ｄ、ボディ領域１５、及び不純物拡散領域１１の一部
の周囲に形成されている。即ち、図中の太線が、素子分
離領域と素子形成領域との境界を示している。
【００６７】図２５〜２７は、図２４に示したＤＴＭＯ
ＳＦＥＴの製造方法を工程順に示す断面図である。図２
５を参照して、まず、素子分離領域におけるシリコン層
４内にＳＴＩ３３を形成した後、素子形成領域における
シリコン層４内にボディ領域１５を形成する。次に、素
子形成領域と素子分離領域との境界との間に所定のスペ
ースを残して、ボディ領域１５上に、ゲート酸化膜５及
びゲート電極９をこの順に形成する。
ＳＦＥＴの製造方法を工程順に示す断面図である。図２
５を参照して、まず、素子分離領域におけるシリコン層
４内にＳＴＩ３３を形成した後、素子形成領域における
シリコン層４内にボディ領域１５を形成する。次に、素
子形成領域と素子分離領域との境界との間に所定のスペ
ースを残して、ボディ領域１５上に、ゲート酸化膜５及
びゲート電極９をこの順に形成する。
【００６８】次に、ゲート電極９を注入マスクに用いた
イオン注入法によって、ｎ-型不純物領域（図示しな
い）をシリコン層４の上面内に浅く形成する。次に、Ｃ
ＶＤ法及び異方性ドライエッチング法によって、ゲート
電極９の側面に、酸化シリコンから成るサイドウォール
１８を形成する。次に、ゲート電極９及びサイドウォー
ル１８を注入マスクに用いたイオン注入法によって、ｎ
+型不純物領域（図示しない）をシリコン層４の上面内
に深く形成する。これにより、上記ｎ-型不純物領域と
上記ｎ+型不純物領域とから成るソース領域１６Ｓ及び
ドレイン領域１６Ｄ（図２５には現れない）が形成され
る。
イオン注入法によって、ｎ-型不純物領域（図示しな
い）をシリコン層４の上面内に浅く形成する。次に、Ｃ
ＶＤ法及び異方性ドライエッチング法によって、ゲート
電極９の側面に、酸化シリコンから成るサイドウォール
１８を形成する。次に、ゲート電極９及びサイドウォー
ル１８を注入マスクに用いたイオン注入法によって、ｎ
+型不純物領域（図示しない）をシリコン層４の上面内
に深く形成する。これにより、上記ｎ-型不純物領域と
上記ｎ+型不純物領域とから成るソース領域１６Ｓ及び
ドレイン領域１６Ｄ（図２５には現れない）が形成され
る。
【００６９】図２６を参照して、次に、図２５に示した
構造上に、酸化シリコンから成る層間絶縁膜１２を全面
に形成する。次に、所定の開口パターンを有するフォト
レジスト１９を、層間絶縁膜１２上に形成する。
構造上に、酸化シリコンから成る層間絶縁膜１２を全面
に形成する。次に、所定の開口パターンを有するフォト
レジスト１９を、層間絶縁膜１２上に形成する。
【００７０】図２７を参照して、次に、フォトレジスト
１９をエッチングマスクに用いて、ＳＯＩ基板１の深さ
方向にエッチングレートが高い異方性ドライエッチング
法によって、層間絶縁膜１２、サイドウォール１８、Ｓ
ＴＩ３２の上面の一部、及びシリコン層４の上面の一部
をエッチングする。これにより、層間絶縁膜１２及びシ
リコン層４内に凹部３４が選択的に形成される。その
後、フォトレジスト１９を除去する。
１９をエッチングマスクに用いて、ＳＯＩ基板１の深さ
方向にエッチングレートが高い異方性ドライエッチング
法によって、層間絶縁膜１２、サイドウォール１８、Ｓ
ＴＩ３２の上面の一部、及びシリコン層４の上面の一部
をエッチングする。これにより、層間絶縁膜１２及びシ
リコン層４内に凹部３４が選択的に形成される。その
後、フォトレジスト１９を除去する。
【００７１】次に、エピタキシャル成長法によって、凹
部３４の底面上に、上面の高さがＳＴＩ３２と一致する
不純物拡散領域１１を形成する。次に、バリア膜１３及
びタングステンプラグ１４をこの順に全面に形成した
後、エッチバックすることによって、図２４に示した構
造を得る。
部３４の底面上に、上面の高さがＳＴＩ３２と一致する
不純物拡散領域１１を形成する。次に、バリア膜１３及
びタングステンプラグ１４をこの順に全面に形成した
後、エッチバックすることによって、図２４に示した構
造を得る。
【００７２】このように本実施の形態３に係るＤＴＭＯ
ＳＦＥＴによれば、図２に示した上記実施の形態１に係
るＤＴＭＯＳＦＥＴと比較すると、不純物拡散領域１１
とボディ領域１５との接触面積が広いため、不純物拡散
領域１１とボディ領域１５との間のコンタクト抵抗を低
減することができる。その結果、ゲート電極９とボディ
領域１５との間の電気的な結合を強めることができる。
ＳＦＥＴによれば、図２に示した上記実施の形態１に係
るＤＴＭＯＳＦＥＴと比較すると、不純物拡散領域１１
とボディ領域１５との接触面積が広いため、不純物拡散
領域１１とボディ領域１５との間のコンタクト抵抗を低
減することができる。その結果、ゲート電極９とボディ
領域１５との間の電気的な結合を強めることができる。
【００７３】しかも、不純物拡散領域１１の一部は素子
分離領域内に形成されているため、素子形成領域内に不
純物拡散領域１１を形成することに伴って発生するエリ
アペナルティＡＰ１を、図５０，５１に示した従来のＤ
ＴＭＯＳＦＥＴにおけるエリアペナルティＡＰ１００よ
りも抑制できる。その結果、従来のＤＴＭＯＳＦＥＴと
比較すると、チップ面積を縮小することができる。
分離領域内に形成されているため、素子形成領域内に不
純物拡散領域１１を形成することに伴って発生するエリ
アペナルティＡＰ１を、図５０，５１に示した従来のＤ
ＴＭＯＳＦＥＴにおけるエリアペナルティＡＰ１００よ
りも抑制できる。その結果、従来のＤＴＭＯＳＦＥＴと
比較すると、チップ面積を縮小することができる。
【００７４】図２８は、図２４に対応させて、本実施の
形態３に係るＤＴＭＯＳＦＥＴの第１の変形例を示す断
面図である。上記実施の形態２に係るＤＴＭＯＳＦＥＴ
と同様に、不純物拡散領域１１を形成する代わりに、層
間絶縁膜１２の上面からＳＴＩ１０の上面内まで達する
コンタクトホールを形成し、該コンタクトホール内を、
バリア膜１３及びタングステンプラグ１４によって充填
したものである。その他の構造は図２４に示した構造と
同様である。
形態３に係るＤＴＭＯＳＦＥＴの第１の変形例を示す断
面図である。上記実施の形態２に係るＤＴＭＯＳＦＥＴ
と同様に、不純物拡散領域１１を形成する代わりに、層
間絶縁膜１２の上面からＳＴＩ１０の上面内まで達する
コンタクトホールを形成し、該コンタクトホール内を、
バリア膜１３及びタングステンプラグ１４によって充填
したものである。その他の構造は図２４に示した構造と
同様である。
【００７５】図２９は、図２４に対応させて、本実施の
形態３に係るＤＴＭＯＳＦＥＴの第２の変形例を示す断
面図である。シリコン層４の上面からＢＯＸ層３の上面
に達するＳＴＩ３２の代わりに、ＢＯＸ層３の上面に達
しない底面を有するＳＴＩ３５を形成したものである。
その他の構造は図２４に示した構造と同様である。
形態３に係るＤＴＭＯＳＦＥＴの第２の変形例を示す断
面図である。シリコン層４の上面からＢＯＸ層３の上面
に達するＳＴＩ３２の代わりに、ＢＯＸ層３の上面に達
しない底面を有するＳＴＩ３５を形成したものである。
その他の構造は図２４に示した構造と同様である。
【００７６】図３０は、図２４に対応させて、本実施の
形態３に係るＤＴＭＯＳＦＥＴの第３の変形例を示す断
面図である。図２８に示したＤＴＭＯＳＦＥＴに、図２
９に示したＳＴＩ３５を採用したものである。その他の
構造は図２４に示した構造と同様である。
形態３に係るＤＴＭＯＳＦＥＴの第３の変形例を示す断
面図である。図２８に示したＤＴＭＯＳＦＥＴに、図２
９に示したＳＴＩ３５を採用したものである。その他の
構造は図２４に示した構造と同様である。
【００７７】図３１は、図２４に対応させて、本実施の
形態３に係るＤＴＭＯＳＦＥＴの第４の変形例を示す断
面図である。ゲート電極２４は、ドープトポリシリコン
層６と、タングステンナイトライド層７と、タングステ
ン層８と、バリア層２３とが、ゲート酸化膜５上にこの
順に積層された積層構造を成している。ゲート電極２４
の側面には、サイドウォール２５が形成されている。
形態３に係るＤＴＭＯＳＦＥＴの第４の変形例を示す断
面図である。ゲート電極２４は、ドープトポリシリコン
層６と、タングステンナイトライド層７と、タングステ
ン層８と、バリア層２３とが、ゲート酸化膜５上にこの
順に積層された積層構造を成している。ゲート電極２４
の側面には、サイドウォール２５が形成されている。
【００７８】ゲート電極２４上には、窒化シリコン膜２
６が形成されている。ゲート電極２４の上方において、
酸化シリコンから成る層間絶縁膜１２は、窒化シリコン
膜２６上に形成されている。また、タングステンプラグ
１４が形成されていない部分のＳＴＩ３２の上面上に
は、窒化シリコン膜２６が形成されている。該部分のＳ
ＴＩ３２の上方において、層間絶縁膜１２が、窒化シリ
コン膜２６上に形成されている。その他の構造は図２４
に示した構造と同様である。
６が形成されている。ゲート電極２４の上方において、
酸化シリコンから成る層間絶縁膜１２は、窒化シリコン
膜２６上に形成されている。また、タングステンプラグ
１４が形成されていない部分のＳＴＩ３２の上面上に
は、窒化シリコン膜２６が形成されている。該部分のＳ
ＴＩ３２の上方において、層間絶縁膜１２が、窒化シリ
コン膜２６上に形成されている。その他の構造は図２４
に示した構造と同様である。
【００７９】図３２は、図２４に対応させて、本実施の
形態３に係るＤＴＭＯＳＦＥＴの第５の変形例を示す断
面図である。不純物拡散領域１１が形成された上面を有
するＳＴＩ３２の代わりに、不純物拡散領域１１が形成
されていない上面を有するＳＴＩ３３が形成されてい
る。また、シリコン層４の上面内に形成された不純物拡
散領域１１の代わりに、シリコン層１１の上面からＢＯ
Ｘ層３の上面に達する、ｐ+型の不純物拡散領域３６が
形成されている。タングステンプラグ１４は素子形成領
域及び素子分離領域に跨って形成されており、タングス
テンプラグ１４の底面は、素子形成領域においてはバリ
ア膜１３を介して不純物拡散領域３６の上面に、素子分
離領域においてはバリア膜１３を介してＳＴＩ３３の上
面に、それぞれ接触している。また、ＳＴＩ３３に接触
する側とは反対側の不純物拡散領域３６の側面は、ボデ
ィ領域１５の側面に全面的に接触している。
形態３に係るＤＴＭＯＳＦＥＴの第５の変形例を示す断
面図である。不純物拡散領域１１が形成された上面を有
するＳＴＩ３２の代わりに、不純物拡散領域１１が形成
されていない上面を有するＳＴＩ３３が形成されてい
る。また、シリコン層４の上面内に形成された不純物拡
散領域１１の代わりに、シリコン層１１の上面からＢＯ
Ｘ層３の上面に達する、ｐ+型の不純物拡散領域３６が
形成されている。タングステンプラグ１４は素子形成領
域及び素子分離領域に跨って形成されており、タングス
テンプラグ１４の底面は、素子形成領域においてはバリ
ア膜１３を介して不純物拡散領域３６の上面に、素子分
離領域においてはバリア膜１３を介してＳＴＩ３３の上
面に、それぞれ接触している。また、ＳＴＩ３３に接触
する側とは反対側の不純物拡散領域３６の側面は、ボデ
ィ領域１５の側面に全面的に接触している。
【００８０】実施の形態４．図３３は、図２に対応させ
て、本発明の実施の形態４に係るＤＴＭＯＳＦＥＴの構
造を示す断面図である。ｐ+型の不純物拡散領域４１
は、ＳＯＩ基板１上において、素子形成領域と素子分離
領域との境界部分で両領域に跨って形成されている。即
ち、不純物拡散領域４１の一部が素子分離領域内に形成
されている。不純物拡散領域４１の底面は、素子形成領
域においてはボディ領域１５の上面に、素子分離領域に
おいてはＳＴＩ３３の上面に、それぞれ接触している。
また、不純物拡散領域４１の上面は、バリア膜１３を介
してタングステンプラグ１４に接触している。即ち、本
実施の形態４に係るＤＴＭＯＳＦＥＴにおいては、バリ
ア膜１３、タングステンプラグ１４、及び不純物拡散領
域４１から成る接続体の底面の一部が、ＳＴＩ３３と平
面視上オーバーラップしている。
て、本発明の実施の形態４に係るＤＴＭＯＳＦＥＴの構
造を示す断面図である。ｐ+型の不純物拡散領域４１
は、ＳＯＩ基板１上において、素子形成領域と素子分離
領域との境界部分で両領域に跨って形成されている。即
ち、不純物拡散領域４１の一部が素子分離領域内に形成
されている。不純物拡散領域４１の底面は、素子形成領
域においてはボディ領域１５の上面に、素子分離領域に
おいてはＳＴＩ３３の上面に、それぞれ接触している。
また、不純物拡散領域４１の上面は、バリア膜１３を介
してタングステンプラグ１４に接触している。即ち、本
実施の形態４に係るＤＴＭＯＳＦＥＴにおいては、バリ
ア膜１３、タングステンプラグ１４、及び不純物拡散領
域４１から成る接続体の底面の一部が、ＳＴＩ３３と平
面視上オーバーラップしている。
【００８１】ゲート電極２４は、ｎ+型のドープトポリ
シリコン層６と、タングステンナイトライド層７と、タ
ングステン層８と、バリア層２３とが、ゲート酸化膜５
上にこの順に積層された積層構造を成している。ゲート
電極２４の側面には、サイドウォール２５が形成されて
いる。ゲート電極２４上には、窒化シリコン膜２６が形
成されている。ゲート電極２４の上方において、酸化シ
リコンから成る層間絶縁膜１２は、窒化シリコン膜２６
上に形成されている。また、不純物拡散領域４１が形成
されていない部分のＳＴＩ３３の上面上には、窒化シリ
コン膜２６が形成されている。該部分のＳＴＩ３３の上
方において、層間絶縁膜１２が、窒化シリコン膜２６上
に形成されている。本実施の形態４に係るＤＴＭＯＳＦ
ＥＴのその他の構造は、図２に示した上記実施の形態１
に係るＤＴＭＯＳＦＥＴの構造と同様である。
シリコン層６と、タングステンナイトライド層７と、タ
ングステン層８と、バリア層２３とが、ゲート酸化膜５
上にこの順に積層された積層構造を成している。ゲート
電極２４の側面には、サイドウォール２５が形成されて
いる。ゲート電極２４上には、窒化シリコン膜２６が形
成されている。ゲート電極２４の上方において、酸化シ
リコンから成る層間絶縁膜１２は、窒化シリコン膜２６
上に形成されている。また、不純物拡散領域４１が形成
されていない部分のＳＴＩ３３の上面上には、窒化シリ
コン膜２６が形成されている。該部分のＳＴＩ３３の上
方において、層間絶縁膜１２が、窒化シリコン膜２６上
に形成されている。本実施の形態４に係るＤＴＭＯＳＦ
ＥＴのその他の構造は、図２に示した上記実施の形態１
に係るＤＴＭＯＳＦＥＴの構造と同様である。
【００８２】図３４〜３７は、図３３に示したＤＴＭＯ
ＳＦＥＴの製造方法を工程順に示す断面図である。図３
４を参照して、まず、素子分離領域におけるシリコン層
４内にＳＴＩ３３を形成した後、素子形成領域における
シリコン層４内にボディ領域１５を形成する。次に、素
子形成領域と素子分離領域との境界との間に所定のスペ
ースを残して、ボディ領域１５上に、ゲート酸化膜５及
びゲート電極２４をこの順に形成する。
ＳＦＥＴの製造方法を工程順に示す断面図である。図３
４を参照して、まず、素子分離領域におけるシリコン層
４内にＳＴＩ３３を形成した後、素子形成領域における
シリコン層４内にボディ領域１５を形成する。次に、素
子形成領域と素子分離領域との境界との間に所定のスペ
ースを残して、ボディ領域１５上に、ゲート酸化膜５及
びゲート電極２４をこの順に形成する。
【００８３】次に、ゲート電極２４を注入マスクに用い
たイオン注入法によって、ｎ-型不純物領域（図示しな
い）をシリコン層４の上面内に浅く形成する。次に、Ｃ
ＶＤ法及び異方性ドライエッチング法によって、ゲート
電極２４の側面に、窒化シリコンから成るサイドウォー
ル２５を形成する。次に、ゲート電極２４及びサイドウ
ォール２５を注入マスクに用いたイオン注入法によっ
て、ｎ+型不純物領域（図示しない）をシリコン層４の
上面内に深く形成する。これにより、上記ｎ-型不純物
領域と上記ｎ+型不純物領域とから成るソース領域１６
Ｓ及びドレイン領域１６Ｄ（図３４には現れない）が形
成される。次に、ＣＶＤ法によって、窒化シリコン膜２
６を全面に形成する。
たイオン注入法によって、ｎ-型不純物領域（図示しな
い）をシリコン層４の上面内に浅く形成する。次に、Ｃ
ＶＤ法及び異方性ドライエッチング法によって、ゲート
電極２４の側面に、窒化シリコンから成るサイドウォー
ル２５を形成する。次に、ゲート電極２４及びサイドウ
ォール２５を注入マスクに用いたイオン注入法によっ
て、ｎ+型不純物領域（図示しない）をシリコン層４の
上面内に深く形成する。これにより、上記ｎ-型不純物
領域と上記ｎ+型不純物領域とから成るソース領域１６
Ｓ及びドレイン領域１６Ｄ（図３４には現れない）が形
成される。次に、ＣＶＤ法によって、窒化シリコン膜２
６を全面に形成する。
【００８４】図３５を参照して、次に、図３４に示した
構造上に、酸化シリコンから成る層間絶縁膜１２を全面
に形成する。次に、所定の開口パターンを有するフォト
レジスト１９を、層間絶縁膜１２上に形成する。
構造上に、酸化シリコンから成る層間絶縁膜１２を全面
に形成する。次に、所定の開口パターンを有するフォト
レジスト１９を、層間絶縁膜１２上に形成する。
【００８５】図３６を参照して、次に、フォトレジスト
１９をエッチングマスクに用いて、ＳＯＩ基板１の深さ
方向にエッチングレートが高く、かつ酸化シリコンに対
して選択性を有する異方性ドライエッチング法によっ
て、層間絶縁膜１２をエッチングする。これにより、窒
化シリコン膜２６を露出する。
１９をエッチングマスクに用いて、ＳＯＩ基板１の深さ
方向にエッチングレートが高く、かつ酸化シリコンに対
して選択性を有する異方性ドライエッチング法によっ
て、層間絶縁膜１２をエッチングする。これにより、窒
化シリコン膜２６を露出する。
【００８６】次に、露出した窒化シリコン膜２６をエッ
チングにより除去する。これにより、ゲート電極２４の
上面の一部と、サイドウォール２５と、ボディ領域１５
の上面の一部と、ＳＴＩ３３の上面の一部とが露出す
る。その後、フォトレジスト１９を除去する。
チングにより除去する。これにより、ゲート電極２４の
上面の一部と、サイドウォール２５と、ボディ領域１５
の上面の一部と、ＳＴＩ３３の上面の一部とが露出す
る。その後、フォトレジスト１９を除去する。
【００８７】図３７を参照して、次に、ボディ領域１５
のシリコンを種結晶に用いて、シリコンをエピタキシャ
ル成長させることにより、ボディ領域１５上及びＳＴＩ
３３上に、不純物拡散領域４１を所定の膜厚で形成す
る。但し、不純物拡散領域４１はＣＶＤ法によって形成
してもよい。次に、バリア膜１３及びタングステンプラ
グ１４をこの順に全面に形成した後、エッチバックする
ことによって、図３３に示した構造を得る。なお、図３
６に示した構造を得た後、不純物拡散領域４１を形成す
る工程を省略して、バリア膜１３及びタングステンプラ
グ１４を形成してもよい。
のシリコンを種結晶に用いて、シリコンをエピタキシャ
ル成長させることにより、ボディ領域１５上及びＳＴＩ
３３上に、不純物拡散領域４１を所定の膜厚で形成す
る。但し、不純物拡散領域４１はＣＶＤ法によって形成
してもよい。次に、バリア膜１３及びタングステンプラ
グ１４をこの順に全面に形成した後、エッチバックする
ことによって、図３３に示した構造を得る。なお、図３
６に示した構造を得た後、不純物拡散領域４１を形成す
る工程を省略して、バリア膜１３及びタングステンプラ
グ１４を形成してもよい。
【００８８】このように本実施の形態４に係るＤＴＭＯ
ＳＦＥＴによれば、不純物拡散領域４１の一部は素子分
離領域内に形成されているため、素子形成領域内に不純
物拡散領域４１を形成することに伴って発生するエリア
ペナルティＡＰ１を、図５０，５１に示した従来のＤＴ
ＭＯＳＦＥＴにおけるエリアペナルティＡＰ１００より
も抑制できる。その結果、従来のＤＴＭＯＳＦＥＴと比
較すると、チップ面積を縮小することができる。
ＳＦＥＴによれば、不純物拡散領域４１の一部は素子分
離領域内に形成されているため、素子形成領域内に不純
物拡散領域４１を形成することに伴って発生するエリア
ペナルティＡＰ１を、図５０，５１に示した従来のＤＴ
ＭＯＳＦＥＴにおけるエリアペナルティＡＰ１００より
も抑制できる。その結果、従来のＤＴＭＯＳＦＥＴと比
較すると、チップ面積を縮小することができる。
【００８９】しかも、ゲート電極２４が有するｎ+型の
ドープトポリシリコン層６と、ＳＯＩ基板１上に形成さ
れているｐ+型の不純物拡散領域４１との間には、絶縁
膜から成るサイドウォール２５が形成されている。その
ため、ドープトポリシリコン層６と不純物拡散領域４１
との間にｐｎ接合が形成されることを回避することがで
きる。
ドープトポリシリコン層６と、ＳＯＩ基板１上に形成さ
れているｐ+型の不純物拡散領域４１との間には、絶縁
膜から成るサイドウォール２５が形成されている。その
ため、ドープトポリシリコン層６と不純物拡散領域４１
との間にｐｎ接合が形成されることを回避することがで
きる。
【００９０】図３８は、図３３に対応させて、本実施の
形態４に係るＤＴＭＯＳＦＥＴの変形例を示す断面図で
ある。シリコン層４の上面からＢＯＸ層３の上面に達す
るＳＴＩ３３の代わりに、ＢＯＸ層３の上面に達しない
底面を有するＳＴＩ４２を形成したものである。その他
の構造は図３３に示した構造と同様である。
形態４に係るＤＴＭＯＳＦＥＴの変形例を示す断面図で
ある。シリコン層４の上面からＢＯＸ層３の上面に達す
るＳＴＩ３３の代わりに、ＢＯＸ層３の上面に達しない
底面を有するＳＴＩ４２を形成したものである。その他
の構造は図３３に示した構造と同様である。
【００９１】実施の形態５．図３９は、本発明の実施の
形態５に係るＤＴＭＯＳＦＥＴの構造を示す断面図であ
る。ＳＯＩ基板１は、素子分離領域を挟む第１及び第２
の素子形成領域を有している。第１の素子形成領域にお
いて、シリコン層４内にはｐ型のボディ領域１５ａが形
成されている。ボディ領域１５ａ上には、ゲート酸化膜
５ａを介して、ゲート電極９ａが形成されている。ゲー
ト電極９ａは、ｎ+型のドープトポリシリコン層６ａ
と、タングステンナイトライド層７ａと、タングステン
層８ａとが、ゲート酸化膜５ａ上にこの順に積層された
積層構造を成している。また、素子分離領域に隣接する
側の端部を除くゲート電極９ａの上面上には、酸化シリ
コンから成る層間絶縁膜１２が形成されている。
形態５に係るＤＴＭＯＳＦＥＴの構造を示す断面図であ
る。ＳＯＩ基板１は、素子分離領域を挟む第１及び第２
の素子形成領域を有している。第１の素子形成領域にお
いて、シリコン層４内にはｐ型のボディ領域１５ａが形
成されている。ボディ領域１５ａ上には、ゲート酸化膜
５ａを介して、ゲート電極９ａが形成されている。ゲー
ト電極９ａは、ｎ+型のドープトポリシリコン層６ａ
と、タングステンナイトライド層７ａと、タングステン
層８ａとが、ゲート酸化膜５ａ上にこの順に積層された
積層構造を成している。また、素子分離領域に隣接する
側の端部を除くゲート電極９ａの上面上には、酸化シリ
コンから成る層間絶縁膜１２が形成されている。
【００９２】第２の素子形成領域において、シリコン層
４内にはｐ型のボディ領域１５ｂが形成されている。ボ
ディ領域１５ｂ上には、ゲート酸化膜５ｂを介して、ゲ
ート電極９ｂが形成されている。ゲート電極９ｂは、ゲ
ート電極９ａと同様に、ｎ+型のドープトポリシリコン
層６ｂと、タングステンナイトライド層７ｂと、タング
ステン層８ｂとが、ゲート酸化膜５ｂ上にこの順に積層
された積層構造を成している。また、素子分離領域に隣
接する側の端部を除くゲート電極９ｂの上面上には、酸
化シリコンから成る層間絶縁膜１２が形成されている。
４内にはｐ型のボディ領域１５ｂが形成されている。ボ
ディ領域１５ｂ上には、ゲート酸化膜５ｂを介して、ゲ
ート電極９ｂが形成されている。ゲート電極９ｂは、ゲ
ート電極９ａと同様に、ｎ+型のドープトポリシリコン
層６ｂと、タングステンナイトライド層７ｂと、タング
ステン層８ｂとが、ゲート酸化膜５ｂ上にこの順に積層
された積層構造を成している。また、素子分離領域に隣
接する側の端部を除くゲート電極９ｂの上面上には、酸
化シリコンから成る層間絶縁膜１２が形成されている。
【００９３】素子分離領域において、シリコン層４の上
面内には、ｐ+型の不純物拡散領域１１が形成されてい
る。また、不純物拡散領域１１とＢＯＸ層３との間に
は、ＳＴＩ１０が形成されている。不純物拡散領域１１
は、ボディ領域１５ａ，１５ｂにともに接触している。
層間絶縁膜１２、ゲート電極９ａ，９ｂ、及び不純物拡
散領域１１によって規定される凹部内には、バリア膜１
３を介してタングステンプラグ１４が形成されている。
その結果、ゲート電極９ａ，９ｂ及びボディ領域１５
ａ，１５ｂは、タングステンプラグ１４及びバリア膜１
３を介して、いずれも電気的に接続されている。
面内には、ｐ+型の不純物拡散領域１１が形成されてい
る。また、不純物拡散領域１１とＢＯＸ層３との間に
は、ＳＴＩ１０が形成されている。不純物拡散領域１１
は、ボディ領域１５ａ，１５ｂにともに接触している。
層間絶縁膜１２、ゲート電極９ａ，９ｂ、及び不純物拡
散領域１１によって規定される凹部内には、バリア膜１
３を介してタングステンプラグ１４が形成されている。
その結果、ゲート電極９ａ，９ｂ及びボディ領域１５
ａ，１５ｂは、タングステンプラグ１４及びバリア膜１
３を介して、いずれも電気的に接続されている。
【００９４】ボディ領域１５ａ，１５ｂ及びドープトポ
リシリコン層６ａ，６ｂの導電型の関係が上記のように
なるのは、（１）第１及び第２の素子形成領域内に、い
ずれも表面チャネル型のＮＭＯＳＦＥＴが形成されてい
る場合、あるいは（２）第１及び第２の素子形成領域内
に、いずれも埋め込みチャネル型のＰＭＯＳＦＥＴが形
成されている場合、あるいは（３）第１及び第２の素子
形成領域の一方に表面チャネル型のＮＭＯＳＦＥＴが形
成されており、他方に埋め込みチャネル型のＰＭＯＳＦ
ＥＴが形成されている場合である。
リシリコン層６ａ，６ｂの導電型の関係が上記のように
なるのは、（１）第１及び第２の素子形成領域内に、い
ずれも表面チャネル型のＮＭＯＳＦＥＴが形成されてい
る場合、あるいは（２）第１及び第２の素子形成領域内
に、いずれも埋め込みチャネル型のＰＭＯＳＦＥＴが形
成されている場合、あるいは（３）第１及び第２の素子
形成領域の一方に表面チャネル型のＮＭＯＳＦＥＴが形
成されており、他方に埋め込みチャネル型のＰＭＯＳＦ
ＥＴが形成されている場合である。
【００９５】例えば（３）の場合、第１の素子形成領域
内に形成されているＭＯＳＦＥＴと、第２の素子形成領
域内に形成されているＭＯＳＦＥＴとによって、ＣＭＯ
Ｓインバータ回路を構成することができる。この場合
は、ＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴの各ゲートには
共通の信号が入力されるため、図３９に示すように、ゲ
ート電極９ａ，９ｂをタングステンプラグ１４及びバリ
ア膜１３を介して互いに接続した構造を採用することが
できる。ＣＭＯＳインバータ回路は、ドライバや複数の
ＣＭＯＳインバータを交差結合したＳＲＡＭ等に用いら
れる。
内に形成されているＭＯＳＦＥＴと、第２の素子形成領
域内に形成されているＭＯＳＦＥＴとによって、ＣＭＯ
Ｓインバータ回路を構成することができる。この場合
は、ＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴの各ゲートには
共通の信号が入力されるため、図３９に示すように、ゲ
ート電極９ａ，９ｂをタングステンプラグ１４及びバリ
ア膜１３を介して互いに接続した構造を採用することが
できる。ＣＭＯＳインバータ回路は、ドライバや複数の
ＣＭＯＳインバータを交差結合したＳＲＡＭ等に用いら
れる。
【００９６】このように、本実施の形態５に係るＤＴＭ
ＯＳＦＥＴによれば、素子分離領域を挟んで互いに隣接
する複数のＤＴＭＯＳＦＥＴが、該素子分離領域内に形
成された不純物拡散領域１１と、タングステンプラグ１
４及びバリア膜１３とを共有する構成とした。従って、
不純物拡散領域１１やタングステンプラグ１４等を各Ｄ
ＴＭＯＳＦＥＴごとに個別に設ける場合と比較すると、
チップ面積を縮小することができる。
ＯＳＦＥＴによれば、素子分離領域を挟んで互いに隣接
する複数のＤＴＭＯＳＦＥＴが、該素子分離領域内に形
成された不純物拡散領域１１と、タングステンプラグ１
４及びバリア膜１３とを共有する構成とした。従って、
不純物拡散領域１１やタングステンプラグ１４等を各Ｄ
ＴＭＯＳＦＥＴごとに個別に設ける場合と比較すると、
チップ面積を縮小することができる。
【００９７】なお、以上の説明では、上記実施の形態１
に係るＤＴＭＯＳＦＥＴを基礎として本実施の形態５に
係る発明を適用する例について述べたが、上記実施の形
態２〜４に係る発明を基礎として、本実施の形態５に係
る発明を適用することも可能である。
に係るＤＴＭＯＳＦＥＴを基礎として本実施の形態５に
係る発明を適用する例について述べたが、上記実施の形
態２〜４に係る発明を基礎として、本実施の形態５に係
る発明を適用することも可能である。
【００９８】実施の形態６．図４０は、ＤＴＭＯＳＦＥ
Ｔを用いた回路の一例を示す回路図である。トランジス
タＱＮ１は、ゲートＧ１、ドレインＤ１、ソースＳ１、
及びボディＢ１を有するＤＴＭＯＳＦＥＴである。トラ
ンジスタＱＮ２は、ゲートＧ２、ドレインＤ２、及びソ
ースＳ２を有する、エンハンスメント型又はディプリー
ション型のＭＯＳＦＥＴである。トランジスタＱＮ１の
ゲートＧ１とボディＢ１とは、トランジスタＱＮ２を介
して互いに接続されている。
Ｔを用いた回路の一例を示す回路図である。トランジス
タＱＮ１は、ゲートＧ１、ドレインＤ１、ソースＳ１、
及びボディＢ１を有するＤＴＭＯＳＦＥＴである。トラ
ンジスタＱＮ２は、ゲートＧ２、ドレインＤ２、及びソ
ースＳ２を有する、エンハンスメント型又はディプリー
ション型のＭＯＳＦＥＴである。トランジスタＱＮ１の
ゲートＧ１とボディＢ１とは、トランジスタＱＮ２を介
して互いに接続されている。
【００９９】図４１は、図４０に示した回路を構成する
半導体装置の構成を模式的に示す上面図である。トラン
ジスタＱＮ２のドレインＤ２は、コンタクトプラグ４３
を介して配線４４に接続されている。配線４４は、コン
タクトプラグ４５を介して、トランジスタＱＮ１のボデ
ィＢ１（図４１には現れない）に接続されている。トラ
ンジスタＱＮ１のゲートＧ１は、コンタクトプラグ４６
を介して配線４７に接続されている。配線４７は、コン
タクトプラグ４８を介して、トランジスタＱＮ２のソー
スＳ２に接続されている。
半導体装置の構成を模式的に示す上面図である。トラン
ジスタＱＮ２のドレインＤ２は、コンタクトプラグ４３
を介して配線４４に接続されている。配線４４は、コン
タクトプラグ４５を介して、トランジスタＱＮ１のボデ
ィＢ１（図４１には現れない）に接続されている。トラ
ンジスタＱＮ１のゲートＧ１は、コンタクトプラグ４６
を介して配線４７に接続されている。配線４７は、コン
タクトプラグ４８を介して、トランジスタＱＮ２のソー
スＳ２に接続されている。
【０１００】トランジスタＱＮ１のドレインＤ１には、
配線５０及びコンタクトプラグ４９を介して、電源電位
ＶDDが入力されている。トランジスタＱＮ１のソースＳ
１には、配線５２及びコンタクトプラグ５１を介して、
接地電位が入力されている。トランジスタＱＮ２のゲー
トＧ２には、配線（図示しない）及びコンタクトプラグ
５３を介して、ゲート電圧Ｖ１が入力されている。
配線５０及びコンタクトプラグ４９を介して、電源電位
ＶDDが入力されている。トランジスタＱＮ１のソースＳ
１には、配線５２及びコンタクトプラグ５１を介して、
接地電位が入力されている。トランジスタＱＮ２のゲー
トＧ２には、配線（図示しない）及びコンタクトプラグ
５３を介して、ゲート電圧Ｖ１が入力されている。
【０１０１】図４２は、図４１に示したラインＸ３に沿
った位置に関する断面構造を示す断面図である。ゲート
電極Ｇ１は、ドープトポリシリコン層６と、タングステ
ンナイトライド層７と、タングステン層８とが、この順
に積層された積層構造を成している。コンタクトプラグ
４５は、バリア膜１３とタングステンプラグ１４とによ
って構成されている。ＳＴＩ１０の上面内には、不純物
拡散領域１１が選択的に形成されている。不純物拡散領
域１１の側面はボディ領域１５（図４０に示したボディ
Ｂ１に相当する）に接触しており、上面はコンタクトプ
ラグ４５に接触している。また、ゲート電極Ｇ１とコン
タクトプラグ４５とが電気的に接触することを防止する
ために、絶縁膜から成るサイドウォール５３が形成され
ている。サイドウォール５３は、層間絶縁膜１２と、ゲ
ート電極Ｇ１と、不純物拡散領域１１とによって規定さ
れる凹部の側面に形成されている。
った位置に関する断面構造を示す断面図である。ゲート
電極Ｇ１は、ドープトポリシリコン層６と、タングステ
ンナイトライド層７と、タングステン層８とが、この順
に積層された積層構造を成している。コンタクトプラグ
４５は、バリア膜１３とタングステンプラグ１４とによ
って構成されている。ＳＴＩ１０の上面内には、不純物
拡散領域１１が選択的に形成されている。不純物拡散領
域１１の側面はボディ領域１５（図４０に示したボディ
Ｂ１に相当する）に接触しており、上面はコンタクトプ
ラグ４５に接触している。また、ゲート電極Ｇ１とコン
タクトプラグ４５とが電気的に接触することを防止する
ために、絶縁膜から成るサイドウォール５３が形成され
ている。サイドウォール５３は、層間絶縁膜１２と、ゲ
ート電極Ｇ１と、不純物拡散領域１１とによって規定さ
れる凹部の側面に形成されている。
【０１０２】なお、図４２では、上記実施の形態１に係
るＤＴＭＯＳＦＥＴを基礎として本実施の形態６に係る
発明を適用した場合の例について示したが、上記実施の
形態２〜４に係る発明を基礎として、本実施の形態６に
係る発明を適用することもできる。
るＤＴＭＯＳＦＥＴを基礎として本実施の形態６に係る
発明を適用した場合の例について示したが、上記実施の
形態２〜４に係る発明を基礎として、本実施の形態６に
係る発明を適用することもできる。
【０１０３】図４０を参照して、ゲートＧ１とボディＢ
１とを直接的に接続した場合、寄生バイポーラトランジ
スタが駆動することを防止するためには、トランジスタ
ＱＮ１のゲートＧ１への入力電圧ＶINは、０．６Ｖ以下
に抑える必要がある。これに対して、本実施の形態６で
は、トランジスタＱＮ１のゲートＧ１とボディＢ１と
を、トランジスタＱＮ２を介して互いに接続する構成と
した。従って、このトランジスタＱＮ２をバイアス電圧
生成用のトランジスタとして機能させることにより、ボ
ディＢ１へ印加されるボディ電圧が０．６Ｖ以下に制限
されるよう調整することができる。これにより、入力電
圧ＶINの電圧値を０．６Ｖよりも大きな値に設定するこ
とができ、トランジスタＱＮ１の駆動電流が増大するた
め、クロックドライバやバッファ等への適用が可能とな
る。
１とを直接的に接続した場合、寄生バイポーラトランジ
スタが駆動することを防止するためには、トランジスタ
ＱＮ１のゲートＧ１への入力電圧ＶINは、０．６Ｖ以下
に抑える必要がある。これに対して、本実施の形態６で
は、トランジスタＱＮ１のゲートＧ１とボディＢ１と
を、トランジスタＱＮ２を介して互いに接続する構成と
した。従って、このトランジスタＱＮ２をバイアス電圧
生成用のトランジスタとして機能させることにより、ボ
ディＢ１へ印加されるボディ電圧が０．６Ｖ以下に制限
されるよう調整することができる。これにより、入力電
圧ＶINの電圧値を０．６Ｖよりも大きな値に設定するこ
とができ、トランジスタＱＮ１の駆動電流が増大するた
め、クロックドライバやバッファ等への適用が可能とな
る。
【０１０４】また、図４２に示したように、不純物拡散
領域１１をＳＴＩ１０の上面内に形成することにより、
不純物拡散領域１１を素子形成領域内に形成することに
起因するエリアペナルティーの発生を回避することがで
きる。
領域１１をＳＴＩ１０の上面内に形成することにより、
不純物拡散領域１１を素子形成領域内に形成することに
起因するエリアペナルティーの発生を回避することがで
きる。
【０１０５】なお、トランジスタＱＮ２のゲート電圧Ｖ
１による新たな電力消費を回避するためには、ゲート電
圧Ｖ１が０ＶでトランジスタＱＮ２が動作するように、
トランジスタＱＮ２の特性を設定することが望ましい。
１による新たな電力消費を回避するためには、ゲート電
圧Ｖ１が０ＶでトランジスタＱＮ２が動作するように、
トランジスタＱＮ２の特性を設定することが望ましい。
【０１０６】また、図４０では、トランジスタＱＮ１の
ゲートＧ１とボディＢ１との間に、バイアス電圧生成用
のトランジスタとして、単体のトランジスタＱＮ２のみ
を接続する場合について示したが、図４３に示すよう
に、複数のトランジスタを用いて構成されたバイアス発
生回路５４を、ゲートＧ１とボディＢ１との間に接続し
てもよい。
ゲートＧ１とボディＢ１との間に、バイアス電圧生成用
のトランジスタとして、単体のトランジスタＱＮ２のみ
を接続する場合について示したが、図４３に示すよう
に、複数のトランジスタを用いて構成されたバイアス発
生回路５４を、ゲートＧ１とボディＢ１との間に接続し
てもよい。
【０１０７】実施の形態７．図４４は、本発明の実施の
形態７に係る半導体装置の構造を示す断面図である。本
実施の形態７に係る半導体装置は、図２に示した上記実
施の形態１に係るＤＴＭＯＳＦＥＴを、フォトセンサと
して使用するために改良したものである。具体的には、
ドープトポリシリコン層６、タングステンナイトライド
層７、及びタングステン層８から成るゲート電極９の代
わりに、光を透過する材質から成るゲート電極５５を形
成した。ゲート電極５５は、電気的にフローティングな
状態となっている。本実施の形態７に係るＤＴＭＯＳＦ
ＥＴのその他の構造は、図２に示した上記実施の形態１
に係るＤＴＭＯＳＦＥＴの構造と同様である。
形態７に係る半導体装置の構造を示す断面図である。本
実施の形態７に係る半導体装置は、図２に示した上記実
施の形態１に係るＤＴＭＯＳＦＥＴを、フォトセンサと
して使用するために改良したものである。具体的には、
ドープトポリシリコン層６、タングステンナイトライド
層７、及びタングステン層８から成るゲート電極９の代
わりに、光を透過する材質から成るゲート電極５５を形
成した。ゲート電極５５は、電気的にフローティングな
状態となっている。本実施の形態７に係るＤＴＭＯＳＦ
ＥＴのその他の構造は、図２に示した上記実施の形態１
に係るＤＴＭＯＳＦＥＴの構造と同様である。
【０１０８】なお、図４４では、上記実施の形態１に係
るＤＴＭＯＳＦＥＴを基礎として本実施の形態７に係る
発明を適用した場合の例について示したが、上記実施の
形態２〜４に係る発明を基礎として、本実施の形態７に
係る発明を適用することもできる。
るＤＴＭＯＳＦＥＴを基礎として本実施の形態７に係る
発明を適用した場合の例について示したが、上記実施の
形態２〜４に係る発明を基礎として、本実施の形態７に
係る発明を適用することもできる。
【０１０９】図４５は、図４４に示したフォトセンサの
動作を説明するための模式図である。ＤＴＭＯＳＦＥＴ
のソース領域５６には接地電位が印加され、ドレイン領
域５７は、バッテリ等の電源５８に接続されている。フ
ォトセンサに照射された光がゲート電極５５を透過して
ボディ領域１５に到達すると、光のエネルギーによって
励起されて、ボディ領域１５内に電子−正孔対が生成さ
れる。電子は、空乏層中の縦方向の電界によってシリコ
ン層５６の表面にドリフトされ、さらに、ドレイン領域
５７の正電位に引き寄せられて、ドレイン領域５７内に
ドリフトする。
動作を説明するための模式図である。ＤＴＭＯＳＦＥＴ
のソース領域５６には接地電位が印加され、ドレイン領
域５７は、バッテリ等の電源５８に接続されている。フ
ォトセンサに照射された光がゲート電極５５を透過して
ボディ領域１５に到達すると、光のエネルギーによって
励起されて、ボディ領域１５内に電子−正孔対が生成さ
れる。電子は、空乏層中の縦方向の電界によってシリコ
ン層５６の表面にドリフトされ、さらに、ドレイン領域
５７の正電位に引き寄せられて、ドレイン領域５７内に
ドリフトする。
【０１１０】一方、正孔はボディ領域１５内に蓄積され
るため、ボディ領域１５の電位が上昇し、これに伴っ
て、ボディ領域１５と電気的に接続されているゲート電
極５５の電位も上昇するため、ＤＴＭＯＳＦＥＴは駆動
する。その結果、ソース−ドレイン間にさらに電流が流
れ、また、ボディ領域１５内に蓄積されていた正孔はソ
ース領域５６内にドリフトする。
るため、ボディ領域１５の電位が上昇し、これに伴っ
て、ボディ領域１５と電気的に接続されているゲート電
極５５の電位も上昇するため、ＤＴＭＯＳＦＥＴは駆動
する。その結果、ソース−ドレイン間にさらに電流が流
れ、また、ボディ領域１５内に蓄積されていた正孔はソ
ース領域５６内にドリフトする。
【０１１１】図４６は、ゲート−ボディ電圧ＶGBに対す
るゲート−ボディ電流ＩGBの特性を示すグラフである。
図４６では、ソース領域５６、ドレイン領域５７、及び
シリコン基板１に、０Ｖの電圧を印加した場合の特性を
示している。照射光の強度が強くなるほど、多くのゲー
ト−ボディ電流ＩGBが流れていることが分かる。また、
ソース領域５６及びドレイン領域５７には０Ｖの電圧が
印加されているため、ゲート−ボディ電流ＩGBは、トラ
ンジスタによって増幅されていない。
るゲート−ボディ電流ＩGBの特性を示すグラフである。
図４６では、ソース領域５６、ドレイン領域５７、及び
シリコン基板１に、０Ｖの電圧を印加した場合の特性を
示している。照射光の強度が強くなるほど、多くのゲー
ト−ボディ電流ＩGBが流れていることが分かる。また、
ソース領域５６及びドレイン領域５７には０Ｖの電圧が
印加されているため、ゲート−ボディ電流ＩGBは、トラ
ンジスタによって増幅されていない。
【０１１２】図４７は、照射光の強度Ｄに対する、光電
流Ｉp及び利得の特性を示すグラフである。ここでは、
ソース−ドレイン間に１Ｖの電圧を印加した場合の特性
を示している。照射光の強度Ｄが強くなるほど、光電流
Ｉpが大きくなることが分かる。利得は、ソース−ドレ
イン間の電圧が１Ｖのときのドレイン電流の値を、ソー
ス−ドレイン間の電圧が０Ｖのときのゲート−ボディ電
流ＩGBの値の１／２で割ることにより求められる。１／
２とするのは、ソース−ボディ間、あるいはドレイン−
ボディ間が逆バイアスとなる場合には、両者に電流が流
れるからである。
流Ｉp及び利得の特性を示すグラフである。ここでは、
ソース−ドレイン間に１Ｖの電圧を印加した場合の特性
を示している。照射光の強度Ｄが強くなるほど、光電流
Ｉpが大きくなることが分かる。利得は、ソース−ドレ
イン間の電圧が１Ｖのときのドレイン電流の値を、ソー
ス−ドレイン間の電圧が０Ｖのときのゲート−ボディ電
流ＩGBの値の１／２で割ることにより求められる。１／
２とするのは、ソース−ボディ間、あるいはドレイン−
ボディ間が逆バイアスとなる場合には、両者に電流が流
れるからである。
【０１１３】このように、本実施の形態７に係る半導体
装置によれば、ＤＴＭＯＳＦＥＴを用いたフォトセンサ
において、ゲート電極５５とボディ領域１５との間の接
続構造に、上記実施の形態１で示した接続構造を採用し
た。具体的には、ゲート電極５５とボディ領域１５と
を、バリア膜１３、タングステンプラグ１４、及び不純
物拡散領域１１を介して互いに接続し、不純物拡散領域
１１をＳＯＩ基板１の素子分離領域内に形成した。従っ
て、不純物拡散領域１１を素子形成領域内に形成した場
合に発生するエリアペナルティ（図５０のＡＰ１００）
を完全に無くすことができるため、フォトセンサの小型
化を図ることが可能となる。
装置によれば、ＤＴＭＯＳＦＥＴを用いたフォトセンサ
において、ゲート電極５５とボディ領域１５との間の接
続構造に、上記実施の形態１で示した接続構造を採用し
た。具体的には、ゲート電極５５とボディ領域１５と
を、バリア膜１３、タングステンプラグ１４、及び不純
物拡散領域１１を介して互いに接続し、不純物拡散領域
１１をＳＯＩ基板１の素子分離領域内に形成した。従っ
て、不純物拡散領域１１を素子形成領域内に形成した場
合に発生するエリアペナルティ（図５０のＡＰ１００）
を完全に無くすことができるため、フォトセンサの小型
化を図ることが可能となる。
【０１１４】なお、上記実施の形態１〜７では、ポリメ
タル構造のゲート電極を例にとり説明をしたが、他の構
造（例えばメタルゲート構造）のゲート電極であって
も、本発明を適用できることはいうまでもない。
タル構造のゲート電極を例にとり説明をしたが、他の構
造（例えばメタルゲート構造）のゲート電極であって
も、本発明を適用できることはいうまでもない。
【０１１５】
【発明の効果】この発明のうち請求項１に係るものによ
れば、接続体の少なくとも一部は素子分離領域内に形成
されることとなるため、接続体を素子形成領域内に形成
した場合に発生するエリアペナルティを回避又は抑制す
ることができる。
れば、接続体の少なくとも一部は素子分離領域内に形成
されることとなるため、接続体を素子形成領域内に形成
した場合に発生するエリアペナルティを回避又は抑制す
ることができる。
【０１１６】また、この発明のうち請求項２に係るもの
によれば、接続体の全部が素子分離領域内に形成される
こととなるため、接続体を素子形成領域内に形成した場
合に発生するエリアペナルティを完全に無くすことがで
きる。
によれば、接続体の全部が素子分離領域内に形成される
こととなるため、接続体を素子形成領域内に形成した場
合に発生するエリアペナルティを完全に無くすことがで
きる。
【０１１７】また、この発明のうち請求項３に係るもの
によれば、接続体の一部が素子分離領域内に形成される
こととなるため、接続体を素子形成領域内に形成した場
合に発生するエリアペナルティを抑制することができ
る。しかも、接続体とボディ領域との接触面積が大きく
なるため、両者間のコンタクト抵抗が低減される。
によれば、接続体の一部が素子分離領域内に形成される
こととなるため、接続体を素子形成領域内に形成した場
合に発生するエリアペナルティを抑制することができ
る。しかも、接続体とボディ領域との接触面積が大きく
なるため、両者間のコンタクト抵抗が低減される。
【０１１８】また、この発明のうち請求項４に係るもの
によれば、コンタクトホールを半導体層の上面内に形成
するために半導体層をエッチングする必要がないため、
該エッチングによって半導体層がダメージを受けること
を回避することができる。
によれば、コンタクトホールを半導体層の上面内に形成
するために半導体層をエッチングする必要がないため、
該エッチングによって半導体層がダメージを受けること
を回避することができる。
【０１１９】また、この発明のうち請求項５に係るもの
によれば、互いに導電型が異なる第１の半導体層と第２
の半導体層との間には絶縁膜が介在するため、両半導体
層間にｐｎ接合が形成されることを回避することができ
る。
によれば、互いに導電型が異なる第１の半導体層と第２
の半導体層との間には絶縁膜が介在するため、両半導体
層間にｐｎ接合が形成されることを回避することができ
る。
【０１２０】また、この発明のうち請求項６に係るもの
によれば、接続体を構成する原子が、製造工程中の各種
熱処理によってボディ領域内に熱拡散することを抑制す
ることができる。
によれば、接続体を構成する原子が、製造工程中の各種
熱処理によってボディ領域内に熱拡散することを抑制す
ることができる。
【０１２１】また、この発明のうち請求項７に係るもの
によれば、半導体装置を、フォトセンサとして使用する
ことができる。
によれば、半導体装置を、フォトセンサとして使用する
ことができる。
【０１２２】また、この発明のうち請求項８に係るもの
によれば、第１の半導体素子と第２の半導体素子とが一
つの接続体を共有するため、個別に接続体を形成する場
合と比較すると、半導体装置の小型化を図ることができ
る。
によれば、第１の半導体素子と第２の半導体素子とが一
つの接続体を共有するため、個別に接続体を形成する場
合と比較すると、半導体装置の小型化を図ることができ
る。
【０１２３】また、この発明のうち請求項９に係るもの
によれば、接続体の少なくとも一部は素子分離領域内に
形成されることとなるため、接続体を素子形成領域内に
形成した場合に発生するエリアペナルティを回避又は抑
制することができる。
によれば、接続体の少なくとも一部は素子分離領域内に
形成されることとなるため、接続体を素子形成領域内に
形成した場合に発生するエリアペナルティを回避又は抑
制することができる。
【０１２４】また、この発明のうち請求項１０に係るも
のによれば、ゲート電極に０．６Ｖよりも高い電圧を印
加した場合であっても、バイアス発生手段によってボデ
ィ電圧は０．６Ｖ以下に制限されるため、寄生バイポー
ラトランジスタが駆動することを回避できる。
のによれば、ゲート電極に０．６Ｖよりも高い電圧を印
加した場合であっても、バイアス発生手段によってボデ
ィ電圧は０．６Ｖ以下に制限されるため、寄生バイポー
ラトランジスタが駆動することを回避できる。
【０１２５】また、この発明のうち請求項１１に係るも
のによれば、接続体の少なくとも一部は素子分離領域内
に形成されることとなるため、接続体を素子形成領域内
に形成した場合に発生するエリアペナルティを回避又は
抑制することができる。
のによれば、接続体の少なくとも一部は素子分離領域内
に形成されることとなるため、接続体を素子形成領域内
に形成した場合に発生するエリアペナルティを回避又は
抑制することができる。
【図１】 本発明の実施の形態１に係るＤＴＭＯＳＦＥ
Ｔの構造を概略的に示す上面図である。
Ｔの構造を概略的に示す上面図である。
【図２】 図１に示したＤＴＭＯＳＦＥＴの断面構造を
示す断面図である。
示す断面図である。
【図３】 図２に示したＤＴＭＯＳＦＥＴの製造方法を
工程順に示す断面図である。
工程順に示す断面図である。
【図４】 図２に示したＤＴＭＯＳＦＥＴの製造方法を
工程順に示す断面図である。
工程順に示す断面図である。
【図５】 図２に示したＤＴＭＯＳＦＥＴの製造方法を
工程順に示す断面図である。
工程順に示す断面図である。
【図６】 図２に示したＤＴＭＯＳＦＥＴの製造方法を
工程順に示す断面図である。
工程順に示す断面図である。
【図７】 本発明の実施の形態１に係るＤＴＭＯＳＦＥ
Ｔの第１の変形例を示す断面図である。
Ｔの第１の変形例を示す断面図である。
【図８】 本発明の実施の形態１に係るＤＴＭＯＳＦＥ
Ｔの第２の変形例を示す断面図である。
Ｔの第２の変形例を示す断面図である。
【図９】 本発明の実施の形態１に係るＤＴＭＯＳＦＥ
Ｔの第３の変形例を示す断面図である。
Ｔの第３の変形例を示す断面図である。
【図１０】 本発明の実施の形態１に係るＤＴＭＯＳＦ
ＥＴの第４の変形例を示す断面図である。
ＥＴの第４の変形例を示す断面図である。
【図１１】 図１０に示したＤＴＭＯＳＦＥＴの製造方
法を工程順に示す断面図である。
法を工程順に示す断面図である。
【図１２】 図１０に示したＤＴＭＯＳＦＥＴの製造方
法を工程順に示す断面図である。
法を工程順に示す断面図である。
【図１３】 図１０に示したＤＴＭＯＳＦＥＴの製造方
法を工程順に示す断面図である。
法を工程順に示す断面図である。
【図１４】 図１０に示したＤＴＭＯＳＦＥＴの製造方
法を工程順に示す断面図である。
法を工程順に示す断面図である。
【図１５】 図１０に示したＤＴＭＯＳＦＥＴの製造方
法の第１の変形例を示す断面図である。
法の第１の変形例を示す断面図である。
【図１６】 図１０に示したＤＴＭＯＳＦＥＴの製造方
法の第２の変形例を示す断面図である。
法の第２の変形例を示す断面図である。
【図１７】 図１０に示したＤＴＭＯＳＦＥＴの製造方
法の第３の変形例を示す断面図である。
法の第３の変形例を示す断面図である。
【図１８】 本発明の実施の形態１に係るＤＴＭＯＳＦ
ＥＴの第５の変形例を示す断面図である。
ＥＴの第５の変形例を示す断面図である。
【図１９】 本発明の実施の形態２に係るＤＴＭＯＳＦ
ＥＴの構造を示す断面図である。
ＥＴの構造を示す断面図である。
【図２０】 本発明の実施の形態２に係るＤＴＭＯＳＦ
ＥＴの第１の変形例を示す断面図である。
ＥＴの第１の変形例を示す断面図である。
【図２１】 本発明の実施の形態２に係るＤＴＭＯＳＦ
ＥＴの第２の変形例を示す断面図である。
ＥＴの第２の変形例を示す断面図である。
【図２２】 本発明の実施の形態２に係るＤＴＭＯＳＦ
ＥＴの第３の変形例を示す断面図である。
ＥＴの第３の変形例を示す断面図である。
【図２３】 本発明の実施の形態３に係るＤＴＭＯＳＦ
ＥＴの構造を概略的に示す上面図である。
ＥＴの構造を概略的に示す上面図である。
【図２４】 図２３に示したＤＴＭＯＳＦＥＴの断面構
造を示す断面図である。
造を示す断面図である。
【図２５】 図２４に示したＤＴＭＯＳＦＥＴの製造方
法を工程順に示す断面図である。
法を工程順に示す断面図である。
【図２６】 図２４に示したＤＴＭＯＳＦＥＴの製造方
法を工程順に示す断面図である。
法を工程順に示す断面図である。
【図２７】 図２４に示したＤＴＭＯＳＦＥＴの製造方
法を工程順に示す断面図である。
法を工程順に示す断面図である。
【図２８】 本発明の実施の形態３に係るＤＴＭＯＳＦ
ＥＴの第１の変形例を示す断面図である。
ＥＴの第１の変形例を示す断面図である。
【図２９】 本発明の実施の形態３に係るＤＴＭＯＳＦ
ＥＴの第２の変形例を示す断面図である。
ＥＴの第２の変形例を示す断面図である。
【図３０】 本発明の実施の形態３に係るＤＴＭＯＳＦ
ＥＴの第３の変形例を示す断面図である。
ＥＴの第３の変形例を示す断面図である。
【図３１】 本発明の実施の形態３に係るＤＴＭＯＳＦ
ＥＴの第４の変形例を示す断面図である。
ＥＴの第４の変形例を示す断面図である。
【図３２】 本発明の実施の形態３に係るＤＴＭＯＳＦ
ＥＴの第５の変形例を示す断面図である。
ＥＴの第５の変形例を示す断面図である。
【図３３】 本発明の実施の形態４に係るＤＴＭＯＳＦ
ＥＴの構造を示す断面図である。
ＥＴの構造を示す断面図である。
【図３４】 図３３に示したＤＴＭＯＳＦＥＴの製造方
法を工程順に示す断面図である。
法を工程順に示す断面図である。
【図３５】 図３３に示したＤＴＭＯＳＦＥＴの製造方
法を工程順に示す断面図である。
法を工程順に示す断面図である。
【図３６】 図３３に示したＤＴＭＯＳＦＥＴの製造方
法を工程順に示す断面図である。
法を工程順に示す断面図である。
【図３７】 図３３に示したＤＴＭＯＳＦＥＴの製造方
法を工程順に示す断面図である。
法を工程順に示す断面図である。
【図３８】 本発明の実施の形態４に係るＤＴＭＯＳＦ
ＥＴの変形例を示す断面図である。
ＥＴの変形例を示す断面図である。
【図３９】 本発明の実施の形態５に係るＤＴＭＯＳＦ
ＥＴの構造を示す断面図である。
ＥＴの構造を示す断面図である。
【図４０】 本発明の実施の形態６に関して、ＤＴＭＯ
ＳＦＥＴを用いた回路の一例を示す回路図である。
ＳＦＥＴを用いた回路の一例を示す回路図である。
【図４１】 図４０に示した回路を構成する半導体装置
の構成を模式的に示す上面図である。
の構成を模式的に示す上面図である。
【図４２】 図４１に示した半導体装置の断面構造を示
す断面図である。
す断面図である。
【図４３】 図４０に示した回路構成の変形例を示す回
路図である。
路図である。
【図４４】 本発明の実施の形態７に係る半導体装置の
構造を示す断面図である。
構造を示す断面図である。
【図４５】 図４４に示したフォトセンサの動作を説明
するための模式図である。
するための模式図である。
【図４６】 ゲート−ボディ電圧ＶGBに対するゲート−
ボディ電流ＩGBの特性を示すグラフである。
ボディ電流ＩGBの特性を示すグラフである。
【図４７】 照射光の強度Ｄに対する、光電流Ｉp及び
利得の特性を示すグラフである。
利得の特性を示すグラフである。
【図４８】 従来のＤＴＭＯＳＦＥＴの構造を示す模式
図である。
図である。
【図４９】 従来のＤＴＭＯＳＦＥＴの構造を概略的に
示す上面図である。
示す上面図である。
【図５０】 図４９に示したＤＴＭＯＳＦＥＴの断面構
造を示す断面図である。
造を示す断面図である。
【図５１】 従来の他のＤＴＭＯＳＦＥＴの構造を示す
断面図である。
断面図である。
【図５２】 ＭＯＳＦＥＴのサブスレッショルド特性を
示すグラフである。
示すグラフである。
【図５３】 ボディバイアス電圧Ｖbsとしきい値電圧Ｖ
thとの関係を示すグラフである。
thとの関係を示すグラフである。
１ ＳＯＩ基板、２ シリコン基板、３ ＢＯＸ層、４
シリコン層、５ ゲート酸化膜、６ ドープトポリシ
リコン層、９，２４，５５ ゲート電極、１０，１７，
２２，３２，３３，３５，４２ ＳＴＩ、１１，２８，
２９，３６，４１ 不純物拡散領域、１２，３７，４１
層間絶縁膜、１４，３９ タングステンプラグ、１５
ボディ領域、２０，２７，３４ 凹部、２１ ドープ
トポリシリコンプラグ、２５，３１，５３ サイドウォ
ール、２６ 窒化シリコン膜、３０ シリサイド層、５
４ バイアス発生回路、５６ ソース領域、５７ ドレ
イン領域。
シリコン層、５ ゲート酸化膜、６ ドープトポリシ
リコン層、９，２４，５５ ゲート電極、１０，１７，
２２，３２，３３，３５，４２ ＳＴＩ、１１，２８，
２９，３６，４１ 不純物拡散領域、１２，３７，４１
層間絶縁膜、１４，３９ タングステンプラグ、１５
ボディ領域、２０，２７，３４ 凹部、２１ ドープ
トポリシリコンプラグ、２５，３１，５３ サイドウォ
ール、２６ 窒化シリコン膜、３０ シリサイド層、５
４ バイアス発生回路、５６ ソース領域、５７ ドレ
イン領域。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 31/10 Ｈ０１Ｌ 29/78 ６２１ ６２６Ｚ 31/10 Ｅ Ｆターム(参考） 4M104 AA01 AA09 BB01 BB04 BB13 BB17 BB20 BB21 BB22 BB25 BB28 BB29 BB30 BB32 BB33 CC01 CC03 CC05 DD04 DD08 DD16 DD28 DD43 DD75 DD80 DD84 FF03 FF04 FF09 FF14 FF17 FF18 FF22 FF30 GG09 GG10 GG14 GG20 HH04 HH11 HH14 HH15 HH18 5F033 HH07 JJ04 JJ07 JJ08 JJ11 JJ13 JJ14 JJ15 JJ17 JJ18 JJ19 JJ20 JJ21 JJ22 JJ32 JJ33 JJ34 JJ36 KK04 KK19 KK21 KK22 KK25 KK27 KK28 KK32 KK33 KK34 KK36 LL04 MM08 NN01 NN06 NN07 QQ07 QQ08 QQ09 QQ16 QQ24 QQ37 QQ48 QQ58 QQ59 QQ65 QQ70 QQ73 QQ82 RR01 RR04 RR06 RR08 SS04 SS11 TT08 WW08 XX00 XX01 XX03 XX09 XX15 5F049 MA14 MB03 NA20 QA10 SE02 5F110 AA04 BB04 BB09 BB20 CC02 DD05 EE01 EE04 EE09 EE15 EE32 FF02 FF23 GG02 HJ01 HJ13 HM15 NN02 NN23 NN35 NN62 NN65 NN66 NN71 QQ04 QQ11 QQ19
Claims (11)
- 【請求項１】 半導体基板、絶縁層、及び半導体層がこ
の順に積層された積層構造を成すＳＯＩ基板と、 前記ＳＯＩ基板の素子分離領域において、前記半導体層
内に形成された素子分離絶縁膜と、 前記素子分離絶縁膜によって規定される前記ＳＯＩ基板
の素子形成領域において、前記半導体層内に選択的に形
成されたボディ領域と、 前記ボディ領域上にゲート絶縁膜を介して形成されたゲ
ート電極と、 前記素子分離絶縁膜及び前記ゲート電極を覆う層間絶縁
膜と、 前記ゲート電極の一部を露出するように、かつ前記素子
分離絶縁膜の一部と平面視上オーバーラップするよう
に、前記層間絶縁膜内に選択的に形成されたコンタクト
ホールと、 前記コンタクトホール内に形成された導電体を含み、前
記ゲート電極及び前記ボディ領域を電気的に接続する接
続体とを備え、 前記接続体の底面の少なくとも一部は、前記素子分離絶
縁膜と平面視上オーバーラップすることを特徴とする半
導体装置。 - 【請求項２】 前記コンタクトホールの下方において、
前記接続体の前記底面の全部が、前記素子分離絶縁膜と
オーバーラップすることを特徴とする、請求項１に記載
の半導体装置。 - 【請求項３】 前記コンタクトホールの下方において、
前記接続体の前記底面の一部が、前記素子分離絶縁膜と
オーバーラップすることを特徴とする、請求項１に記載
の半導体装置。 - 【請求項４】 前記コンタクトホールは、前記半導体層
の上面よりも上方に形成されていることを特徴とする、
請求項３に記載の半導体装置。 - 【請求項５】 前記ゲート電極は、第１導電型の第１の
半導体層を有し、 前記接続体は、前記第１導電型とは異なる第２導電型の
第２の半導体層を有し、 前記半導体装置は、前記第１の半導体層と前記第２の半
導体層との間に形成された絶縁膜をさらに備える、請求
項４に記載の半導体装置。 - 【請求項６】 前記接続体と前記ボディ領域との界面に
形成されたバリア膜をさらに備える、請求項１〜５のい
ずれか一つに記載の半導体装置。 - 【請求項７】 前記ゲート電極は、光透過性を有するゲ
ート電極である、請求項１〜６のいずれか一つに記載の
半導体装置。 - 【請求項８】 半導体基板、絶縁層、及び半導体層がこ
の順に積層された積層構造を成し、素子分離領域によっ
て互いに分離された第１及び第２の素子形成領域を有す
るＳＯＩ基板と、 前記素子分離領域において、前記半導体層内に形成され
た素子分離絶縁膜と、 前記第１の素子形成領域内に形成され、前記半導体層内
に選択的に形成された第１のボディ領域と、前記第１の
ボディ領域上に第１のゲート絶縁膜を介して形成された
第１のゲート電極とを有する第１の半導体素子と、 前記第２の素子形成領域内に形成され、前記半導体層内
に選択的に形成された第２のボディ領域と、前記第２の
ボディ領域上に第２のゲート絶縁膜を介して形成された
第２のゲート電極とを有する第２の半導体素子と、 前記素子分離絶縁膜及び前記第１及び第２のゲート電極
を覆う層間絶縁膜と、 前記第１のゲート電極の一部及び前記第２のゲート電極
の一部を露出するように、前記層間絶縁膜内に選択的に
形成されたコンタクトホールと、 前記コンタクトホール内に形成された導電体を含み、前
記第１及び第２のゲート電極と、前記第１及び第２のボ
ディ領域とを電気的に接続する接続体とを備える半導体
装置。 - 【請求項９】 前記接続体の底面の少なくとも一部は、
前記素子分離絶縁膜と平面視上オーバーラップすること
を特徴とする、請求項８に記載の半導体装置。 - 【請求項１０】 半導体基板、絶縁層、及び半導体層が
この順に積層された積層構造を成すＳＯＩ基板と、 前記ＳＯＩ基板の素子分離領域において、前記半導体層
内に形成された素子分離絶縁膜と、 前記素子分離絶縁膜によって規定される前記ＳＯＩ基板
の素子形成領域において、前記半導体層内に選択的に形
成されたボディ領域と、 前記ボディ領域上にゲート絶縁膜を介して形成されたゲ
ート電極と、 前記ボディ領域と前記ゲート電極との間に接続され、前
記ボディ領域に印加されるボディ電圧を０．６Ｖ以下に
制限するバイアス発生手段とを備える半導体装置。 - 【請求項１１】 前記素子分離絶縁膜及び前記ゲート電
極を覆う層間絶縁膜と、 前記ゲート電極の一部を露出するように、かつ前記素子
分離絶縁膜の一部と平面視上オーバーラップするよう
に、前記層間絶縁膜内に選択的に形成されたコンタクト
ホールと、 前記コンタクトホール内に形成された導電体を含み、前
記ボディ領域に接続された接続体とをさらに備え、 前記コンタクトホールの下方において、前記接続体の底
面の少なくとも一部は、前記素子分離絶縁膜と平面視上
オーバーラップすることを特徴とする、請求項１０に記
載の半導体装置。
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