JP2507981B2 - 相補形ｍｉｓトランジスタの製造方法 - Google Patents
相補形ｍｉｓトランジスタの製造方法Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は相補形ＭＩＳトランジス
タの製造方法に関する。 【０００２】 【従来の技術】現在、ＭＩＳトランジスタの微細化が進
むにつれて短チャネル効果やホット・キャリヤ効果に対
する考慮が益々必要となってきている。短チャネル効果
とは、特にＰ型チャネルＭＩＳトランジスタにおいて、
素子の微細化につれてソースとドレインが近接してくる
為、チャネル部の電位がドレイン電圧に影響され、しき
い値電圧やパンチスルー電圧の低下をもたらす現象であ
り、ホット・キャリヤ効果とは、特にＮ型チャネルＭＩ
Ｓトランジスタにおいて、チャネルを流れる電子が散乱
を受けてゲートの方向に注入される現象と、弱い降状に
よって発生した電子及び正孔が注入される現象であり、
ドレイン電圧が大きい程起こりやすく、サブミクロン素
子では長時間印加可能な最大電圧はこのホット・キャリ
ヤ耐圧で決まる。 【０００３】従来、上記の両者のうちホット・キャリヤ
効果については図６に示すような低不純物密度ドレイン
（以下「ＬＤＤ」という）構造を採用している。図にお
いて、半導体基板１中に形成されたＰ- 型ウェル領域２
ｂの表面にゲート絶縁膜５を介してゲート電極６を形成
し、又、素子分離領域にはフィールド絶縁膜７を形成す
る。そうした上でゲート電極６及びフィールド絶縁膜７
をマスクとしてイオン注入を行い、その不純物濃度が低
濃度のＮ- 型拡散層８を形成し、ゲート電極６の両側
（側壁）にスペーサ９を設け、ゲート電極６、スペーサ
９及びフィールド絶縁膜７をマスクとしてイオン注入を
行い、その不純物濃度が高濃度で、しかもその底部がＮ
- 型拡散層８の底部より深く拡散するＮ+ 型拡散層１０
を形成する。 【０００４】 【発明が解決しようとする課題】しかしながら、上記の
ＬＤＤ構造においてＮ型チャネルＭＩＳトランジスタに
おけるホット・キャリヤ効果の影響は低減できるもの
の、Ｎ+ 型拡散層１０を形成するためにスペーサ９を設
ける必要があり、このスペーサ９を形成する事はその制
御等が技術的に困難であり、又、製造工程が増加してし
まい、さらに、ＣＭＯＳ等のＰ型チャネル及びＮ型チャ
ネルのＭＩＳトランジスタを兼ね備えた相補形ＭＩＳト
ランジスタに採用した場合には、Ｐ型チャネルＭＩＳト
ランジスタにおける短チャネル効果の影響を低減する為
に、別の配慮が必要であり、従来ではしかたなくＰ型チ
ャネルＭＩＳトランジスタは比較的広い面積にて設計さ
れている。 【０００５】そこで、本発明は上記問題に鑑みたもの
で、相補形ＭＩＳトランジスタにおいて、従来のものに
対し、その製造工程をー工程増やすだけで、何らスペー
サ等を形成することなく、短チャネル効果及びホット・
キャリア効果の影響を同時に低減できる相補形ＭＩＳト
ランジスタの製造方法を提供することを目的とする。 【０００６】 【課題を解決するための手段】本発明は、上記目的を達
成するため、Ｎ型ウェル領域とＰ型ウェル領域を半導体
基板内に形成する工程と、前記Ｎ型ウェル領域とＰ型ウ
ェル領域のそれぞれの上に絶縁膜を介して第１、第２の
ゲート電極を形成する工程と、前記第１、第２のゲート
電極をマスクとして不純物を注入することにより、前記
第１のゲート電極の両端に前記Ｎ型ウェル領域の不純物
濃度よりも高濃度である第１のＮ型拡散層を、前記第２
のゲート電極の両端に前記Ｐ型ウェル領域の不純物濃度
よりも高濃度である第２のＮ型拡散層をそれぞれ同時に
形成する工程と、前記第１のゲート電極をマスクとして
不純物を注入し、前記第１のＮ型拡散層に覆われるよう
にＰ型ソース・ドレイン層を形成する工程と、前記第２
のゲート電極をマスクとして不純物を注入し、前記第２
のＮ型拡散層に覆われるようにＮ型ソース・ドレイン層
を形成する工程とからなることを特徴としている。 【０００７】 【作用】上記により形成される相補形ＭＩＳトランジス
タにおいて、Ｐ型チャネルＭＩＳトランジスタにおいて
は、ソース・ドレイン層に隣接して低不純物濃度のＮ型
拡散層がそれぞれ形成される。従って、ゲート電極に印
加された電圧によってＮ型拡散層の表面におけるキャリ
ア濃度が増加し、このＮ型拡散層における寄生抵抗の増
加が抑制される。特にゲート電圧がドレイン電圧より大
の場合、ゲート電極から半導体基板への電界によりＮ型
拡散層の表面のキャリア濃度は電荷蓄積により増加し、
該層における寄生抵抗は減少され、Ｐ型チャネルＭＩＳ
トランジスタの電流駆動能力はＮ型拡散層がゲートの外
側に延在する従来のＬＤＤ構造（図６）に比較して改善
される。 【０００８】また、ソース・ドレイン層の端部がゲート
電極下方に形成されるため、高電界のかかるドレイン部
での衝突電離によるキャリアの生成は、従来のＬＤＤ構
造のスペーサの下部でなく、ゲート電極の下部で起こる
ことになる。このため、従来の構造では、スペーサに注
入、捕獲されたキャリアにより低不純物濃度層の表面が
空乏化されて寄生抵抗が増大していたが、本発明におい
てはＮ型不純物層の上部のゲート絶縁膜にキャリアが捕
獲されてもゲート電極からの電界により該Ｎ型拡散層が
空乏化しにくく、したがって寄生抵抗は増大せず、トラ
ンジスタの電流駆動能力は劣化は生じにくい。 【０００９】なお、Ｎ型拡散層の不純物濃度より低濃度
でＮ型拡散層が形成されているため、従来のＬＤＤ構造
と同様、電圧印加時のソース・ドレイン間の横方向の広
がり電界を緩和することができる。さらに、Ｎ型チャネ
ルＭＩＳトランジスタにおいて、ソース・ドレイン層の
エッジ部近傍のチャネル領域は、Ｐ型ウェル領域より高
不純物濃度のＮ型拡散層が形成されていることにより、
高濃度とされ、しきい値電圧の絶対値を高くする方向に
作用する。また、ドレイン部に生じる伸びを低減でき、
パンチスルー効果を抑制することができる。 【００１０】そして、半導体基板に対し、Ｎ型ウェルと
Ｐ型ウェルの両ウェルを形成しているため、Ｐ型チャネ
ルおよびＮ型チャネルＭＩＳトランジスタに必要とされ
る前記Ｎ型拡散層の濃度を同一範囲内に設定できる。 よ
って、Ｎ型チャネルＭＩＳトランジスタにおけるＮ型拡
散層は、Ｐ型チャネルＭＩＳトランジスタに形成するＮ
型拡散層と同一工程にて形成することができるようにな
り、該Ｎ型チャネルＭＩＳトランジスタにおけるＮ型拡
散層の形成により工程が増加することはない。 【００１１】 【実施例】以下、図面に示す実施例により本発明を詳細
に説明する。図１に本発明の一実施例のＭＩＳトランジ
スタの断面図を示す。図にはＰ型チャネルＭＩＳトラン
ジスタ（ａ）（以下「Ｐ−ＭＩＳ」という）とＮ型チャ
ネルＭＩＳトランジスタ（ｂ）（以下「Ｎ−ＭＩＳ」と
いう）が示されており、例えばＣＭＯＳ等の相補形回路
が利用可能なものである。図において、Ｓｉ等の半導体
基板１中にＰ−ＭＩＳにはリン等のＮ型不純物を深く拡
散したＮ- 型ウェル領域２ａを形成し、Ｎ−ＭＩＳには
ボロン等のＰ型不純物を深く拡散したＰ- 型ウェル領域
２ｂを形成する。Ｐ−ＭＩＳ及びＮ−ＭＩＳの半導体基
板１の主表面にはＳｉ酸化膜、Ｓｉ窒化膜又は両者の組
合せ等から成るゲート絶縁膜５を介して、多結晶Ｓｉ、
Ｔｉ、Ｍｏ等の導電性の層から成るゲート電極６を部分
的に形成する。又、半導体基板１の表面で各ＭＩＳトラ
ンジスタを分離する領域には、Ｓｉ酸化膜等からなる素
子分離領域であるフィールド絶縁膜７を形成する。尚、
素子分離領域としては、半導体基板１の表面をエッチン
グし溝を形成した後Ｓｉ酸化膜、多結晶Ｓｉ等を埋め込
んだものを形成してもよい。 【００１２】そうした上で、Ｐ−ＭＩＳ及びＮ−ＭＩＳ
に同時に、ゲート電極６及びフィールド絶縁膜７をマス
クとしてリン等のＮ型不純物を本実施例ではその濃度Ｃ
N がＮ- 型ウェル領域２ａ及びＰ- 型ウェル領域２ｂの
不純物濃度ＣN - 及びＣP -の３倍乃至３０倍の範囲で
イオン注入し、必要があればその後適当な熱処理を施し
てＮ型拡散層４をそれぞれに形成する。このとき、素子
の小型化を考慮してＮ型拡散層４はゲート電極６に覆わ
れるように形成される。 【００１３】その後通常のＣＭＯＳ製造工程によりＮ型
拡散層４と同様にゲート電極６及びフィールド絶縁膜７
をマスクとして、Ｐ−ＭＩＳにはボロン等のＰ型不純物
をイオン注入し、ゲート電極６の両側のそれぞれのＮ型
拡散層４内にソース電極に電気接続する第１のＰ+ 型拡
散層３ａ1 及びドレイン電極に電気接続する第２のＰ+
型拡散層３ａ2 をそれぞれ形成する。又、Ｎ−ＭＩＳに
はリン、ヒ素等のＮ型不純物をイオン注入し、同様にゲ
ート電極６の両側のそれぞれのＮ型拡散層４内にソース
電極に電気接続する第１のＮ+ 型拡散層３ｂ1 及びドレ
イン電極に電気接続する第２のＮ+ 型拡散層３ｂ2 をそ
れぞれ形成する。ここで、Ｐ+ 型拡散層３ａ及びＮ+ 型
拡散層３ｂの不純物濃度はＮ型拡散層４の不純物濃度よ
り高濃度であり、又、両者はＮ型拡散層４より浅く拡散
し、従ってＮ型拡散層４より狭い幅をもって形成する。
さらに、Ｐ+ 型拡散層３ａ、Ｎ+ 型拡散層３ｂ及びＮ型
拡散層４を形成する順序は上記の逆の順でも差し障りな
い。 【００１４】次に、上記構成によってＭＩＳトランジス
タの特性が改善される事を説明する。まず、Ｐ−ＭＩＳ
においては、Ｎ型拡散層４によってＰ+ 型拡散層３ａの
エッジ部近傍のチャネル領域ａａの不純物濃度が高濃度
となる事により、ＭＩＳトランジスタのしきい値電圧Ｖ
T の絶対値｜ＶT ｜を高めるように作用する。この作用
はゲート長が短い素子ほど絶対値｜ＶT ｜を高める。一
方、短チャネル効果によりゲート長が短くなるにつれて
絶対値｜ＶT ｜が低下するが、両者は衡り合い絶対値｜
ＶT ｜がゲート長に影響されずにほぼ一定とする事がで
き、短チャネル効果の影響を低減する事が出来る。この
様子を図２に示すゲート長としきい値電圧ＶT との関係
図を用いて説明する。図において実線ｃがＮ型拡散層４
がない場合の特性であり、実線ｄが本実施例の特性であ
る。本実施例によるとしきい値電圧ＶT が約ゲート長
０．８μｍ以上でほぼ一定となっており、ゲート長の短
いＭＩＳトランジスタ、すなわち微細化されるＭＩＳト
ランジスタにおいて有効に使用可能である事がわかる。
尚、本発明はＮ型拡散層４の不純物濃度ＣN がＮ- 型ウ
ェル領域２ａの不純物濃度ＣN - より高濃度であればそ
の効果がある程度得られるものであるが、３倍乃至３０
倍の範囲であるとその効果が明確に得られ、さらに、１
５倍乃至２０倍の範囲であると優れた特性が得られるも
のであり、上述の実線ｄはこの範囲についてのものであ
る。又、点線ｅ及び点線ｆはそれぞれ不純物濃度ＣN が
不純物濃度ＣN - の３倍未満及び３０倍より多い時の特
性を示している。 【００１５】この図３の３倍と３０倍というのは同図に
示す実線ｃ、すなわちＮ型拡散層４の存在しない従来構
造におけるゲート長変化に対するしきい値変動率よりも
その変動率の小さい範囲を示すものである。従って、こ
の範囲内であれば従来構造におけるしきい値変動よりも
小さく抑えることができるため、Ｎ型拡散層４がゲート
電極６下に存在するものにおいても短チャネル効果を抑
制することができるととにゲート長の工程ばらつきに対
しても歩留りのよいＰ型チャネルＭＩＳトランジスタを
提供することができる。 【００１６】また、図３の図１におけるＡ−Ａ断面図の
不純物濃度分布図に示すように、Ｎ型拡散層４によって
接合深さＸｊが、Ｎ型拡散層４がないものの接合深さＸ
ｊ′より実効的に浅くなっている。従って、ゲート長を
実効的に長くする事ができ、短チャネル効果の影響を低
減できる。又、他の効果として、Ｎ型拡散層４とＰ+型
拡散層３ａとの間に生じる空乏層は、Ｎ型拡散層４が比
較的高濃度である為にその拡がりを抑える事ができ、さ
らに、パンチスルー耐圧を向上する事が出来る。 【００１７】次にＮ−ＭＩＳにおいては、図４の図１に
おけるＢ−Ｂ断面図の不純物濃度分布図に示すように、
Ｎ+ 型拡散層３ｂとＰ- 型ウェル領域２ｂとの間にＮ型
拡散層４を形成する事により、ドレイン部での不純物濃
度分布がＮ型拡散層４がないものと比較して緩やかにな
る。この結果、ドレイン部での電界集中が緩和され、ホ
ット・キャリヤ効果を低減する事ができる。尚、Ｐ−Ｍ
ＩＳではホット・キャリヤが逆に若干増加するが、Ｐ−
ＭＩＳはもともとＮ−ＭＩＳに比較してホット・キャリ
ヤ発生量が数桁小さいので全く問題はない。 【００１８】図５に本発明の他の実施例の断面図を示
す。図はより高耐圧なＮ−ＭＩＳを示しており、そうで
ないＮ−ＭＩＳ、Ｐ−ＭＩＳについては上記実施例と同
様のものでよく、それらは本実施例のＮ−ＭＩＳと同時
に形成される。図において、Ｎ型拡散層４までは上記実
施例と同様の構成であり、同一構成部分には同じ符号を
付してその説明は省略する。本実施例ではドレイン領
域、或いはソース・ドレイン両領域（図は後者）上のゲ
ート電極６横をホトレジスト等で覆った後にヒ素等のＮ
型不純物を上記実施例と同じ条件でイオン注入し、第１
のＮ+ 型拡散層３ｂ1 及び第２のＮ+ 型拡散層３ｂ2 を
形成する。本実施例によると、チャネル領域におけるＮ
型拡散層４の幅が広くなるのでより高耐圧なＮ−ＭＩＳ
を提供する事が出来る。 【００１９】 【発明の効果】以上述べたように本発明によれば、半導
体基板に対し両ウェルを形成することで、Ｐ型チャネル
およびＮ型チャネルＭＩＳトランジスタに必要とされる
前記Ｎ型拡散層の濃度を同一範囲内に設定できるため、
Ｎ型拡散層をＰ−ＭＩＳおよびＮ−ＭＩＳのソース・ド
レイン領域に同一工程にて形成することができるように
なり、製造方法を従来の相補形ＭＩＳトランジスタに対
し一工程増やすだけで、何らスペーサ等を形成すること
なく、素子の微細化において非常に問題となっている短
チャネル効果及びホット・キャリア効果の影響を同時に
確実に低減できる相補形ＭＩＳトランジスタを製造する
ことができるという優れた効果を有する。
タの製造方法に関する。 【０００２】 【従来の技術】現在、ＭＩＳトランジスタの微細化が進
むにつれて短チャネル効果やホット・キャリヤ効果に対
する考慮が益々必要となってきている。短チャネル効果
とは、特にＰ型チャネルＭＩＳトランジスタにおいて、
素子の微細化につれてソースとドレインが近接してくる
為、チャネル部の電位がドレイン電圧に影響され、しき
い値電圧やパンチスルー電圧の低下をもたらす現象であ
り、ホット・キャリヤ効果とは、特にＮ型チャネルＭＩ
Ｓトランジスタにおいて、チャネルを流れる電子が散乱
を受けてゲートの方向に注入される現象と、弱い降状に
よって発生した電子及び正孔が注入される現象であり、
ドレイン電圧が大きい程起こりやすく、サブミクロン素
子では長時間印加可能な最大電圧はこのホット・キャリ
ヤ耐圧で決まる。 【０００３】従来、上記の両者のうちホット・キャリヤ
効果については図６に示すような低不純物密度ドレイン
（以下「ＬＤＤ」という）構造を採用している。図にお
いて、半導体基板１中に形成されたＰ- 型ウェル領域２
ｂの表面にゲート絶縁膜５を介してゲート電極６を形成
し、又、素子分離領域にはフィールド絶縁膜７を形成す
る。そうした上でゲート電極６及びフィールド絶縁膜７
をマスクとしてイオン注入を行い、その不純物濃度が低
濃度のＮ- 型拡散層８を形成し、ゲート電極６の両側
（側壁）にスペーサ９を設け、ゲート電極６、スペーサ
９及びフィールド絶縁膜７をマスクとしてイオン注入を
行い、その不純物濃度が高濃度で、しかもその底部がＮ
- 型拡散層８の底部より深く拡散するＮ+ 型拡散層１０
を形成する。 【０００４】 【発明が解決しようとする課題】しかしながら、上記の
ＬＤＤ構造においてＮ型チャネルＭＩＳトランジスタに
おけるホット・キャリヤ効果の影響は低減できるもの
の、Ｎ+ 型拡散層１０を形成するためにスペーサ９を設
ける必要があり、このスペーサ９を形成する事はその制
御等が技術的に困難であり、又、製造工程が増加してし
まい、さらに、ＣＭＯＳ等のＰ型チャネル及びＮ型チャ
ネルのＭＩＳトランジスタを兼ね備えた相補形ＭＩＳト
ランジスタに採用した場合には、Ｐ型チャネルＭＩＳト
ランジスタにおける短チャネル効果の影響を低減する為
に、別の配慮が必要であり、従来ではしかたなくＰ型チ
ャネルＭＩＳトランジスタは比較的広い面積にて設計さ
れている。 【０００５】そこで、本発明は上記問題に鑑みたもの
で、相補形ＭＩＳトランジスタにおいて、従来のものに
対し、その製造工程をー工程増やすだけで、何らスペー
サ等を形成することなく、短チャネル効果及びホット・
キャリア効果の影響を同時に低減できる相補形ＭＩＳト
ランジスタの製造方法を提供することを目的とする。 【０００６】 【課題を解決するための手段】本発明は、上記目的を達
成するため、Ｎ型ウェル領域とＰ型ウェル領域を半導体
基板内に形成する工程と、前記Ｎ型ウェル領域とＰ型ウ
ェル領域のそれぞれの上に絶縁膜を介して第１、第２の
ゲート電極を形成する工程と、前記第１、第２のゲート
電極をマスクとして不純物を注入することにより、前記
第１のゲート電極の両端に前記Ｎ型ウェル領域の不純物
濃度よりも高濃度である第１のＮ型拡散層を、前記第２
のゲート電極の両端に前記Ｐ型ウェル領域の不純物濃度
よりも高濃度である第２のＮ型拡散層をそれぞれ同時に
形成する工程と、前記第１のゲート電極をマスクとして
不純物を注入し、前記第１のＮ型拡散層に覆われるよう
にＰ型ソース・ドレイン層を形成する工程と、前記第２
のゲート電極をマスクとして不純物を注入し、前記第２
のＮ型拡散層に覆われるようにＮ型ソース・ドレイン層
を形成する工程とからなることを特徴としている。 【０００７】 【作用】上記により形成される相補形ＭＩＳトランジス
タにおいて、Ｐ型チャネルＭＩＳトランジスタにおいて
は、ソース・ドレイン層に隣接して低不純物濃度のＮ型
拡散層がそれぞれ形成される。従って、ゲート電極に印
加された電圧によってＮ型拡散層の表面におけるキャリ
ア濃度が増加し、このＮ型拡散層における寄生抵抗の増
加が抑制される。特にゲート電圧がドレイン電圧より大
の場合、ゲート電極から半導体基板への電界によりＮ型
拡散層の表面のキャリア濃度は電荷蓄積により増加し、
該層における寄生抵抗は減少され、Ｐ型チャネルＭＩＳ
トランジスタの電流駆動能力はＮ型拡散層がゲートの外
側に延在する従来のＬＤＤ構造（図６）に比較して改善
される。 【０００８】また、ソース・ドレイン層の端部がゲート
電極下方に形成されるため、高電界のかかるドレイン部
での衝突電離によるキャリアの生成は、従来のＬＤＤ構
造のスペーサの下部でなく、ゲート電極の下部で起こる
ことになる。このため、従来の構造では、スペーサに注
入、捕獲されたキャリアにより低不純物濃度層の表面が
空乏化されて寄生抵抗が増大していたが、本発明におい
てはＮ型不純物層の上部のゲート絶縁膜にキャリアが捕
獲されてもゲート電極からの電界により該Ｎ型拡散層が
空乏化しにくく、したがって寄生抵抗は増大せず、トラ
ンジスタの電流駆動能力は劣化は生じにくい。 【０００９】なお、Ｎ型拡散層の不純物濃度より低濃度
でＮ型拡散層が形成されているため、従来のＬＤＤ構造
と同様、電圧印加時のソース・ドレイン間の横方向の広
がり電界を緩和することができる。さらに、Ｎ型チャネ
ルＭＩＳトランジスタにおいて、ソース・ドレイン層の
エッジ部近傍のチャネル領域は、Ｐ型ウェル領域より高
不純物濃度のＮ型拡散層が形成されていることにより、
高濃度とされ、しきい値電圧の絶対値を高くする方向に
作用する。また、ドレイン部に生じる伸びを低減でき、
パンチスルー効果を抑制することができる。 【００１０】そして、半導体基板に対し、Ｎ型ウェルと
Ｐ型ウェルの両ウェルを形成しているため、Ｐ型チャネ
ルおよびＮ型チャネルＭＩＳトランジスタに必要とされ
る前記Ｎ型拡散層の濃度を同一範囲内に設定できる。 よ
って、Ｎ型チャネルＭＩＳトランジスタにおけるＮ型拡
散層は、Ｐ型チャネルＭＩＳトランジスタに形成するＮ
型拡散層と同一工程にて形成することができるようにな
り、該Ｎ型チャネルＭＩＳトランジスタにおけるＮ型拡
散層の形成により工程が増加することはない。 【００１１】 【実施例】以下、図面に示す実施例により本発明を詳細
に説明する。図１に本発明の一実施例のＭＩＳトランジ
スタの断面図を示す。図にはＰ型チャネルＭＩＳトラン
ジスタ（ａ）（以下「Ｐ−ＭＩＳ」という）とＮ型チャ
ネルＭＩＳトランジスタ（ｂ）（以下「Ｎ−ＭＩＳ」と
いう）が示されており、例えばＣＭＯＳ等の相補形回路
が利用可能なものである。図において、Ｓｉ等の半導体
基板１中にＰ−ＭＩＳにはリン等のＮ型不純物を深く拡
散したＮ- 型ウェル領域２ａを形成し、Ｎ−ＭＩＳには
ボロン等のＰ型不純物を深く拡散したＰ- 型ウェル領域
２ｂを形成する。Ｐ−ＭＩＳ及びＮ−ＭＩＳの半導体基
板１の主表面にはＳｉ酸化膜、Ｓｉ窒化膜又は両者の組
合せ等から成るゲート絶縁膜５を介して、多結晶Ｓｉ、
Ｔｉ、Ｍｏ等の導電性の層から成るゲート電極６を部分
的に形成する。又、半導体基板１の表面で各ＭＩＳトラ
ンジスタを分離する領域には、Ｓｉ酸化膜等からなる素
子分離領域であるフィールド絶縁膜７を形成する。尚、
素子分離領域としては、半導体基板１の表面をエッチン
グし溝を形成した後Ｓｉ酸化膜、多結晶Ｓｉ等を埋め込
んだものを形成してもよい。 【００１２】そうした上で、Ｐ−ＭＩＳ及びＮ−ＭＩＳ
に同時に、ゲート電極６及びフィールド絶縁膜７をマス
クとしてリン等のＮ型不純物を本実施例ではその濃度Ｃ
N がＮ- 型ウェル領域２ａ及びＰ- 型ウェル領域２ｂの
不純物濃度ＣN - 及びＣP -の３倍乃至３０倍の範囲で
イオン注入し、必要があればその後適当な熱処理を施し
てＮ型拡散層４をそれぞれに形成する。このとき、素子
の小型化を考慮してＮ型拡散層４はゲート電極６に覆わ
れるように形成される。 【００１３】その後通常のＣＭＯＳ製造工程によりＮ型
拡散層４と同様にゲート電極６及びフィールド絶縁膜７
をマスクとして、Ｐ−ＭＩＳにはボロン等のＰ型不純物
をイオン注入し、ゲート電極６の両側のそれぞれのＮ型
拡散層４内にソース電極に電気接続する第１のＰ+ 型拡
散層３ａ1 及びドレイン電極に電気接続する第２のＰ+
型拡散層３ａ2 をそれぞれ形成する。又、Ｎ−ＭＩＳに
はリン、ヒ素等のＮ型不純物をイオン注入し、同様にゲ
ート電極６の両側のそれぞれのＮ型拡散層４内にソース
電極に電気接続する第１のＮ+ 型拡散層３ｂ1 及びドレ
イン電極に電気接続する第２のＮ+ 型拡散層３ｂ2 をそ
れぞれ形成する。ここで、Ｐ+ 型拡散層３ａ及びＮ+ 型
拡散層３ｂの不純物濃度はＮ型拡散層４の不純物濃度よ
り高濃度であり、又、両者はＮ型拡散層４より浅く拡散
し、従ってＮ型拡散層４より狭い幅をもって形成する。
さらに、Ｐ+ 型拡散層３ａ、Ｎ+ 型拡散層３ｂ及びＮ型
拡散層４を形成する順序は上記の逆の順でも差し障りな
い。 【００１４】次に、上記構成によってＭＩＳトランジス
タの特性が改善される事を説明する。まず、Ｐ−ＭＩＳ
においては、Ｎ型拡散層４によってＰ+ 型拡散層３ａの
エッジ部近傍のチャネル領域ａａの不純物濃度が高濃度
となる事により、ＭＩＳトランジスタのしきい値電圧Ｖ
T の絶対値｜ＶT ｜を高めるように作用する。この作用
はゲート長が短い素子ほど絶対値｜ＶT ｜を高める。一
方、短チャネル効果によりゲート長が短くなるにつれて
絶対値｜ＶT ｜が低下するが、両者は衡り合い絶対値｜
ＶT ｜がゲート長に影響されずにほぼ一定とする事がで
き、短チャネル効果の影響を低減する事が出来る。この
様子を図２に示すゲート長としきい値電圧ＶT との関係
図を用いて説明する。図において実線ｃがＮ型拡散層４
がない場合の特性であり、実線ｄが本実施例の特性であ
る。本実施例によるとしきい値電圧ＶT が約ゲート長
０．８μｍ以上でほぼ一定となっており、ゲート長の短
いＭＩＳトランジスタ、すなわち微細化されるＭＩＳト
ランジスタにおいて有効に使用可能である事がわかる。
尚、本発明はＮ型拡散層４の不純物濃度ＣN がＮ- 型ウ
ェル領域２ａの不純物濃度ＣN - より高濃度であればそ
の効果がある程度得られるものであるが、３倍乃至３０
倍の範囲であるとその効果が明確に得られ、さらに、１
５倍乃至２０倍の範囲であると優れた特性が得られるも
のであり、上述の実線ｄはこの範囲についてのものであ
る。又、点線ｅ及び点線ｆはそれぞれ不純物濃度ＣN が
不純物濃度ＣN - の３倍未満及び３０倍より多い時の特
性を示している。 【００１５】この図３の３倍と３０倍というのは同図に
示す実線ｃ、すなわちＮ型拡散層４の存在しない従来構
造におけるゲート長変化に対するしきい値変動率よりも
その変動率の小さい範囲を示すものである。従って、こ
の範囲内であれば従来構造におけるしきい値変動よりも
小さく抑えることができるため、Ｎ型拡散層４がゲート
電極６下に存在するものにおいても短チャネル効果を抑
制することができるととにゲート長の工程ばらつきに対
しても歩留りのよいＰ型チャネルＭＩＳトランジスタを
提供することができる。 【００１６】また、図３の図１におけるＡ−Ａ断面図の
不純物濃度分布図に示すように、Ｎ型拡散層４によって
接合深さＸｊが、Ｎ型拡散層４がないものの接合深さＸ
ｊ′より実効的に浅くなっている。従って、ゲート長を
実効的に長くする事ができ、短チャネル効果の影響を低
減できる。又、他の効果として、Ｎ型拡散層４とＰ+型
拡散層３ａとの間に生じる空乏層は、Ｎ型拡散層４が比
較的高濃度である為にその拡がりを抑える事ができ、さ
らに、パンチスルー耐圧を向上する事が出来る。 【００１７】次にＮ−ＭＩＳにおいては、図４の図１に
おけるＢ−Ｂ断面図の不純物濃度分布図に示すように、
Ｎ+ 型拡散層３ｂとＰ- 型ウェル領域２ｂとの間にＮ型
拡散層４を形成する事により、ドレイン部での不純物濃
度分布がＮ型拡散層４がないものと比較して緩やかにな
る。この結果、ドレイン部での電界集中が緩和され、ホ
ット・キャリヤ効果を低減する事ができる。尚、Ｐ−Ｍ
ＩＳではホット・キャリヤが逆に若干増加するが、Ｐ−
ＭＩＳはもともとＮ−ＭＩＳに比較してホット・キャリ
ヤ発生量が数桁小さいので全く問題はない。 【００１８】図５に本発明の他の実施例の断面図を示
す。図はより高耐圧なＮ−ＭＩＳを示しており、そうで
ないＮ−ＭＩＳ、Ｐ−ＭＩＳについては上記実施例と同
様のものでよく、それらは本実施例のＮ−ＭＩＳと同時
に形成される。図において、Ｎ型拡散層４までは上記実
施例と同様の構成であり、同一構成部分には同じ符号を
付してその説明は省略する。本実施例ではドレイン領
域、或いはソース・ドレイン両領域（図は後者）上のゲ
ート電極６横をホトレジスト等で覆った後にヒ素等のＮ
型不純物を上記実施例と同じ条件でイオン注入し、第１
のＮ+ 型拡散層３ｂ1 及び第２のＮ+ 型拡散層３ｂ2 を
形成する。本実施例によると、チャネル領域におけるＮ
型拡散層４の幅が広くなるのでより高耐圧なＮ−ＭＩＳ
を提供する事が出来る。 【００１９】 【発明の効果】以上述べたように本発明によれば、半導
体基板に対し両ウェルを形成することで、Ｐ型チャネル
およびＮ型チャネルＭＩＳトランジスタに必要とされる
前記Ｎ型拡散層の濃度を同一範囲内に設定できるため、
Ｎ型拡散層をＰ−ＭＩＳおよびＮ−ＭＩＳのソース・ド
レイン領域に同一工程にて形成することができるように
なり、製造方法を従来の相補形ＭＩＳトランジスタに対
し一工程増やすだけで、何らスペーサ等を形成すること
なく、素子の微細化において非常に問題となっている短
チャネル効果及びホット・キャリア効果の影響を同時に
確実に低減できる相補形ＭＩＳトランジスタを製造する
ことができるという優れた効果を有する。
【図面の簡単な説明】
【図１】本発明の一実施例のＭＩＳトランジスタの断面
図である。 【図２】ゲート長としきい値電圧ＶT との関係図であ
る。 【図３】図１におけるＡ−Ａ断面図の不純物濃度分布図
である。 【図４】図１におけるＢ−Ｂ断面図の不純物濃度分布図
である。 【図５】本発明の他の実施例のＭＩＳトランジスタの断
面図である。 【図６】従来技術であるＬＤＤ構造の断面図である。 【符号の説明】 １ 半導体基板 ２ａ Ｎ- 型ウェル領域 ２ｂ Ｐ- 型ウェル領域 ３ａ Ｐ+ 型拡散層 ３ｂ Ｎ+ 型拡散層 ４ Ｎ型拡散層 ５ ゲート絶縁膜 ６ ゲート電極
図である。 【図２】ゲート長としきい値電圧ＶT との関係図であ
る。 【図３】図１におけるＡ−Ａ断面図の不純物濃度分布図
である。 【図４】図１におけるＢ−Ｂ断面図の不純物濃度分布図
である。 【図５】本発明の他の実施例のＭＩＳトランジスタの断
面図である。 【図６】従来技術であるＬＤＤ構造の断面図である。 【符号の説明】 １ 半導体基板 ２ａ Ｎ- 型ウェル領域 ２ｂ Ｐ- 型ウェル領域 ３ａ Ｐ+ 型拡散層 ３ｂ Ｎ+ 型拡散層 ４ Ｎ型拡散層 ５ ゲート絶縁膜 ６ ゲート電極
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フロントページの続き
(56)参考文献 特開 昭57−192063（ＪＰ，Ａ)
特開 昭56−26471（ＪＰ，Ａ)
特開 昭60−124965（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 (1) Ｎ型ウェル領域とＰ型ウェル領域を半導体基板内に
形成する工程と、 前記Ｎ型ウェル領域とＰ型ウェル領域のそれぞれの上に
絶縁膜を介して第１、第２のゲート電極を形成する工程
と、 前記第１、第２のゲート電極をマスクとして不純物を注
入することにより、前記第１のゲート電極の両端に前記
Ｎ型ウェル領域の不純物濃度よりも高濃度である第１の
Ｎ型拡散層を、前記第２のゲート電極の両端に前記Ｐ型
ウェル領域の不純物濃度よりも高濃度である第２のＮ型
拡散層をそれぞれ同時に形成する工程と、 前記第１のゲート電極をマスクとして不純物を注入し、
前記第１のＮ型拡散層に覆われるようにＰ型ソース・ド
レイン層を形成する工程と、 前記第２のゲート電極をマスクとして不純物を注入し、
前記第２のＮ型拡散層に覆われるようにＮ型ソース・ド
レイン層を形成する工程とからなることを特徴とする相
補形ＭＩＳトランジスタの製造方法。 (2) 前記第１、第２のＮ型拡散層は、前記Ｎ型ウェル領
域の不純物濃度の３倍乃至３０倍の濃度にて形成される
特許請求の範囲第１項に記載の相補形ＭＩＳトランジス
タの製造方法。 (3) 前記第１、第２のＮ型拡散層は、前記Ｎ型ウェル領
域の不純物濃度の１５倍乃至２０倍の濃度にて形成され
る特許請求の範囲第１項に記載の相補形ＭＩＳトランジ
スタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5350419A JP2507981B2 (ja) | 1993-12-27 | 1993-12-27 | 相補形ｍｉｓトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5350419A JP2507981B2 (ja) | 1993-12-27 | 1993-12-27 | 相補形ｍｉｓトランジスタの製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61060378A Division JPS62217666A (ja) | 1986-03-18 | 1986-03-18 | Ｍｉｓトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06295990A JPH06295990A (ja) | 1994-10-21 |
| JP2507981B2 true JP2507981B2 (ja) | 1996-06-19 |
Family
ID=18410373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5350419A Expired - Lifetime JP2507981B2 (ja) | 1993-12-27 | 1993-12-27 | 相補形ｍｉｓトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2507981B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114038758B (zh) * | 2022-01-07 | 2022-04-15 | 广州粤芯半导体技术有限公司 | 改善热载流子注入的nmos的形成方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5626471A (en) * | 1979-08-10 | 1981-03-14 | Matsushita Electric Ind Co Ltd | Mos type semiconductor device |
| JPS57192063A (en) * | 1981-05-20 | 1982-11-26 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS60124965A (ja) * | 1983-12-10 | 1985-07-04 | Matsushita Electronics Corp | 半導体装置の製造方法 |
-
1993
- 1993-12-27 JP JP5350419A patent/JP2507981B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06295990A (ja) | 1994-10-21 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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