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JPH10242470A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH10242470A
JPH10242470A JP9046688A JP4668897A JPH10242470A JP H10242470 A JPH10242470 A JP H10242470A JP 9046688 A JP9046688 A JP 9046688A JP 4668897 A JP4668897 A JP 4668897A JP H10242470 A JPH10242470 A JP H10242470A
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Japan
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semiconductor device
insulating film
semiconductor
conductivity type
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繁 川中
Takashi Yamada
敬 山田
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Toshiba Corp
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Abstract

(57)【要約】 【課題】 半導体装置の微細化、動作速度高速化、低消
費電力化を実現することが出来る、主にＳＯＩ型半導体
装置、及びその製造方法を提供すること。 【解決手段】 第１の絶縁膜（２）と、前記第１の絶縁
膜（２）上に形成された半導体素子形成領域（３）とを
有する半導体基板（１）を備え、前記半導体素子形成領
域（３）が、少なくとも２つの第１の導電型の第１の領
域（４−１、４−２）と、前記第１の領域間に設けら
れ、前記第１の導電型と逆の導電型の第２の領域（４−
３）と、前記第２の領域上に形成された第２の絶縁膜
（８）上に設けられたゲート電極（９）とを有する半導
体装置において、前記第１の絶縁膜（２）上に前記半導
体素子形成領域（３）と分離して形成され、前記第２の
領域と同じ導電型で、かつ前記第２の領域と電気的導通
がある第３の領域（６）とを更に備えた。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係り、特にＳＯＩ（Silicon On Insulato
r）型半導体装置とその製造方法に関する。
【０００２】
【従来の技術】半導体集積回路の低消費電力化、高密度
化に伴い、それらを構成する個々の素子の微細化、動作
電圧の低電圧化が強く求められている。従来のＢｕｌｋ
平面型素子においては、素子の微細化、チャネル長の縮
小と共に短チャネル効果が顕在化し、それを防止するた
め、基板不純物濃度の高濃度化、ゲート電極−基板間絶
縁膜の薄膜化等の施策が幾つかの素子縮小則に従い行わ
れてきた。しかし、現実的には素子を微細化していくに
従い幾つかの物理的な限界が存在し、より以上の微細化
を達成するために新たな素子構造が幾つか提案されてい
る。その１つとして、素子活性領域の下部に絶縁膜を有
するようなＳＯＩ素子が挙げられる。
【０００３】次に、ＳＯＩ素子の構造、及び製造方法の
典型的な例を示す。まず、図９にＳＯＩ素子のチャネル
長方向素子断面図を示す。シリコン（Ｓｉ）半導体基板
１上に例えばシリコン酸化膜（Ｓｉ０2）２を介し、単
結晶シリコン（Ｓｉ）活性層３が形成され、更に例えば
ゲート絶縁膜となるシリコン酸化膜（Ｓｉ０2）８を介
しゲート電極９が形成されている。また、ソース領域４
−１、ドレイン領域４−２がチャネル領域となるシリコ
ン活性層４−３と逆の導電型不純物を、例えばイオン注
入法により添加することにより形成されている。
【０００４】しかし、この様に形成されたＳＯＩ素子に
おいて、素子特性を向上させるためには、その素子活性
層膜厚を薄膜化することが有利である反面、ソース及び
ドレイン拡散層、もしくはソース及びドレイン拡散層か
ら延びる空乏層が、素子活性層下にある絶縁膜まで到達
することにより、従来のＢｕｌｋ平面型素子において容
易に制御可能であったボディ領域の電位を、それと同様
に制御することが困難な構造となっている。その結果、
素子動作過程においてボディ領域の電位が浮遊する現象
が起こり、素子のしきい電圧が素子動作中に変化してし
まう等の問題があった。
【０００５】これらの問題に対し、薄膜ＳＯＩ素子にお
いても、従来のＢｕｌｋ平面型素子と同様に、チャネル
領域の電位を制御する試みが行われてきた。例えば、特
開昭６１−３４９７８では、素子分離領域の下部の埋め
込み絶縁膜との間に、チャネル領域に外部より電位を与
える為の電極を形成することが提案されている。しかし
ながら、この方法では、素子分離領域を予め選択的にそ
の量を制御しながら薄膜化しておき、更に、チャネル領
域へのコンタクト部と素子分離領域とを同時に、かつ、
再度その膜厚を制御しながら素子分離絶縁膜を形成する
方法を用いている。従って、性能向上の為のＳＯＩ活性
層の薄膜化に対して、それぞれの工程においてその量を
制御することが非常に困難に成ると共に、必要とされる
素子占有面積の増大を伴うという問題があった。
【０００６】
【発明が解決しようとする課題】上記のように、主とし
て、従来の薄膜ＳＯＩ素子において、そのチャネル領域
の電位を制御する為には、従来のＢｕｌｋ平面型素子を
形成するに比べ、その製造工程が複雑になること、更に
は、素子占有面積が大幅に増加する等の問題があった。
【０００７】本発明の目的は、半導体装置の微細化、動
作速度高速化、低消費電力化を実現することが出来る、
主にＳＯＩ型半導体装置、及びその製造方法を提供する
ことにある。
【０００８】
【課題を解決するための手段】本発明は、上記の課題を
解決するために次のような手段を講じた。本発明の骨子
は、素子分離領域形成工程において、その素子分離幅、
形成条件を変化させる事により、所望の領域に、素子形
成活性層表面より形成される素子分離層が、素子分離層
の下部の活性層下に位置する絶縁膜まで到達しないよう
な領域を自己整合的に形成し、その領域を介してボディ
領域の電位を制御するための領域を形成することであ
る。
【０００９】具体的には、本発明の半導体装置（請求項
１）は、第１の絶縁膜と、前記第１の絶縁膜上に形成さ
れた半導体素子形成領域とを有する半導体基板を備え、
前記半導体素子形成領域が、少なくとも２つの第１の導
電型の第１の領域と、前記第１の領域間に設けられ、前
記第１の導電型と逆の導電型の第２の領域と、前記第２
の領域上に形成された第２の絶縁膜上に設けられたゲー
ト電極とを有する半導体装置において、前記第１の絶縁
膜上に前記半導体素子形成領域と表面が分離して形成さ
れ、前記第２の領域と同じ導電型で、かつ前記第２の領
域と電気的導通がある第３の領域とを更に備えた。本発
明の半導体装置において、前記ゲート電極は、前記第２
及び前記第３の領域上に形成されていることを特徴とす
る。また、前記ゲート電極と前記第３の領域とは電気的
に導通していることを特徴とする。
【００１０】また、本発明の半導体装置の製造方法（請
求項４）は、半導体基板上の第１の絶縁膜上に形成され
た半導体素子形成領域を形成する工程と、前記半導体素
子形成領域を分離するのに際し、素子分離層で分離され
た前記半導体素子形成領域が電気的に導通するような深
さになるように前記半導体素子形成領域を分離する前記
素子分離層の幅を所定寸法以下として素子分離深さを調
整して前記素子分離層を形成する工程とを備えた。
【００１１】上記のような手法を用いることにより、従
来のＢｕｌｋ平面型素子と比較した場合であっても、製
造工程が複雑化することもなく、かつ面積増加も抑えな
がら、ボディ領域の電位を制御するための電極を形成す
ることが出来る。その結果、ボディ電位の浮遊効果によ
る問題を解決することができ、更には、個々素子のボデ
ィ電位を任意に制御することができるので、従来のＢｕ
ｌｋ平面型素子では実現することの出来なかった回路動
作等を可能にすることが出来る。
【００１２】
【発明の実施の形態】図面を参照して本発明の実施の形
態を説明する。図１から図５は、本発明による半導体装
置の製造方法の第１の実施形態を説明するための工程図
である。
【００１３】先ず、図１に示すようにＳＩＭＯＸ又は張
り合わせ等により半導体基板１上に例えば酸化膜２を介
して形成されたＳＯＩ活性層３を、所望膜厚、例えば１
５０ｎｍ程度まで例えば熱酸化法とＮＨ4Ｆによるエッ
チングにより薄膜化する。
【００１４】次に、図２に示す様に、ＳＯＩ活性層３を
素子形成領域４、及びボディコンタクト領域５に分離す
るため、所望の領域に素子分離領域６を形成する。この
際、図２（ａ）に示すように、素子形成領域４とボディ
コンタクト領域５の間の素子分離幅Ｌを、その他の素子
分離幅に比べて狭くなるように配置する。素子分離領域
は、例えばＬＯＣＯＳ法によって形成するが、その際、
素子分離領域となる絶縁膜を主にＳＯＩ活性層を酸化す
ることにより形成する。この場合に、ＳＯＩ活性層の酸
化量を制御することによって、広い素子分離領域ではＳ
ＯＩ活性層全体を酸化する。
【００１５】一方、素子形成領域４とボディコンタクト
領域５の間の狭い素子分離領域ではＳＯＩ活性層全体が
酸化されることがないので、図３に示すように、素子分
離酸化膜の下部に、素子形成領域４とボディコンタクト
領域５をつなぐ領域７を形成することが出来る。
【００１６】次に、素子形成領域４、ボディコンタクト
領域５、及びそれらをつなぐ領域７にそれぞれに、例え
ばイオン注入法により所望の不純物を導入し、その後、
図４に示すように、ボディコンタクト領域５を除いて素
子分離領域６及びＳＯＩ活性層３上にゲート絶縁膜８を
介してゲート電極９を形成する。次に、ボディコンタク
ト領域５を例えばレジスト（図示しない）によりマスク
し、素子のソース及びドレイン領域４−１、４−２の形
成のため、所望の不純物を導入する。この後、イオン注
入法により導入された不純物の活性化を行う為の熱工
程、例えばＲＴＡ法（Rapid Thermal Annealing ）を用
いたアニールを行う。
【００１７】その後、絶縁膜１０を介し、ソース及びド
レイン領域４−１、４−２、ゲート電極９、及びボディ
コンタクト領域５にそれぞれコンタクト１１、１２（ソ
ースコンタクト及びドレインコンタクトは図示しない）
を取るよう配線を形成する工程を経て、図５に示すよう
な所望のＳＯＩ型半導体装置を完成する。
【００１８】上記の本発明の第１の実施形態によって形
成した薄膜ＳＯＩ素子においては、従来とほぼ同様の製
造方法にもかかわらず、ボディ領域の電位が浮遊するこ
とによる動作不良を、ボディ電位を制御することにより
抑えることが出来る。
【００１９】更に、本発明では、素子が動作する際、ソ
ースとドレイン間に流れる電流の通り道となるチャネル
反転層と、ボディ電位コンタクト領域を、素子分離領域
により分離することが出来るので、ソース、ドレイン、
及びチャネル反転層とボディ電位制御用コンタクト間に
おいて高濃度ｐ／ｎ接合を形成することが無くなり、ボ
ディ電位制御用コンタクト領域からのリーク電流を少な
くする構造にできる。
【００２０】図６は、本発明に係る半導体装置の第２の
実施形態を示す図である。第１の実施形態に係る図と同
じ部分には同じ符号を付し、詳細な説明は省略する。上
記の第１の実施形態ではチャネル電位を外部より与える
構造を示したが、例えば、素子分離領域６を形成し、素
子形成領域４及びボディコンタクト領域５上にゲー卜絶
縁膜（図示しない）を形成した後、ボディ領域上の絶縁
膜を選択的に除去し、図６に示すようにゲート電極を形
成しても、ボディコンタクト領域５の電位をゲー卜電位
と同様に制御することができる。上記のような構成にし
た場合には、素子の基板バイアス効果により、特に動作
電圧範囲が、ソース及びドレイン拡散層とボディ領域の
ｐ−ｎ接合に誘起されるビルトイン電位以下の場合に、
図７に示す様に非常に良好なカットオフ特性を示す。従
って、本発明の第２の実施形態によれば、非常に良好な
カットオフ特性を示す半導体装置を、不必要なリーク電
流の増加を伴わず、製造工程の増加、素子占有面積の増
加を伴わず達成することが出来る。
【００２１】図８は、本発明に係る半導体装置の第３の
実施形態を示す図である。第１の実施形態に係る図と同
じ部分には同じ符号を付し、詳細な説明は省略する。図
８では、ボディ電位を制御するためのコンタクト領域と
例えば多結晶半導体により形成されたゲート電極９との
間に、素子形成領域と同様の絶縁膜を形成したまま、ボ
ディコンタクト領域５上のゲート電極９を素子形成領域
４上のゲート電極９と逆導電型とし、更にボディコンタ
クト領域５上と素子形成領域４上の多結晶半導体ゲート
電極９上にまたがる様に、例えばタングステンポリサイ
ド等の材料を用いて互いに電気的に導通させている。こ
の様な形態にすることにより、半導体装置を動作させる
際、ゲート電圧を過渡的に印加した場合、ボディコンタ
クト領域５に形成された容量結合により、第２の実施形
態と同様に、ボディ電位を変化させることが出来る。特
に本実施形態においては、ボディ電位を与える電極から
のリーク電流を防止しながら、高周波で動作する回路に
おいて、容量結合によるボディバイアス効果を効率よく
利用することができる利点を持つ。
【００２２】なお本発明は上記の実施の形態に限定され
ることはない。例えば絶縁膜上に形成される単結晶層と
して、前述したＳＩＭＯＸ法や張り合わせ法により形成
したＳＯＩ基板に限らず、絶縁基板上に単結晶層を張り
合わせたものや、ＳＯＳ（Silicon on sapphire ）基板
を用いることが可能である。その他、本発明の要旨を変
更しない範囲で種々変形して実施できるのは勿論であ
る。
【００２３】
【発明の効果】以上詳述したように、本発明によれば、
素子分離領域の幅と膜厚を制御することで、製造方法の
増加、複雑化や、素子占有面積の増大を招くことなく、
ボディ電位を制御することの出来る薄膜ＳＯＩ素子を形
成することが出来る。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態に係る第１の工程後
における半導体装置の断面図。
【図２】 本発明の第１の実施形態に係る第２の工程後
における半導体装置の（ａ）は平面図、及び（ｂ）は
（ａ）の２Ｂ−２Ｂ断面図。
【図３】 本発明の第１の実施形態に係る第３の工程後
における半導体装置の断面図。
【図４】 本発明の第１の実施形態に係る第４の工程後
における半導体装置の（ａ）は平面図、及び（ｂ）は
（ａ）の４Ｂ−４Ｂ断面図。
【図５】 本発明の第１の実施形態に係る半導体装置の
断面図。
【図６】 本発明の第２の実施形態に係る半導体装置の
断面図。
【図７】 本発明の第２の実施形態に係る半導体装置の
特性を示す図。
【図８】 本発明の第３の実施形態に係る半導体装置の
（ａ）は平面図、及び（ｂ）は（ａ）の２Ｂ−２Ｂ断面
図。
【図９】 従来の半導体装置を示す断面図。
【符号の説明】
１…半導体基板 ２…（シリコン）酸化膜 ３…ＳＯＩ活性層 ４…素子形成領域 ４−１…ソース領域 ４−２…ドレイン領域 ４−３…チャネル領域 ５…ボディコンタクト領域 ６…素子分離領域 ７…素子形成領域とボディコンタクト領域をつなぐ領域 ８…ゲート絶縁膜（シリコン酸化膜） ９…ゲート電極 １０…絶縁膜 １１、１２…コンタクト

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 第１の絶縁膜と、前記第１の絶縁膜上に
    形成された半導体素子形成領域とを有する半導体基板を
    備え、前記半導体素子形成領域が、少なくとも２つの第
    １の導電型の第１の領域と、前記第１の領域間に設けら
    れ、前記第１の導電型と逆の導電型の第２の領域と、前
    記第２の領域上に形成された第２の絶縁膜上に設けられ
    たゲート電極とを有する半導体装置において、 前記第１の絶縁膜上に前記半導体素子形成領域と表面が
    分離して形成され、前記第２の領域と同じ導電型で、か
    つ前記第２の領域と電気的導通がある第３の領域とを更
    に備えることを特徴とする半導体装置。
  2. 【請求項２】 請求項１記載の半導体装置において、前
    記ゲート電極は、前記第２及び前記第３の領域上に形成
    されていることを特徴とする半導体装置。
  3. 【請求項３】 請求項２記載の半導体装置において、前
    記ゲート電極と前記第３の領域とは電気的に導通してい
    ることを特徴とする半導体装置。
  4. 【請求項４】半導体基板上の第１の絶縁膜上に形成され
    た半導体素子形成領域を形成する工程と、 前記半導体素子形成領域を分離するのに際し、素子分離
    層で分離された前記半導体素子形成領域が電気的に導通
    するような深さになるように前記半導体素子形成領域を
    分離する前記素子分離層の幅を所定寸法以下として素子
    分離深さを調整して前記素子分離層を形成する工程と、
    を具備することを特徴とする半導体装置の製造方法。
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