JP2006147770A - 半導体装置およびその駆動方法 - Google Patents
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Abstract
【課題】ドレイン電流特性の飽和特性を排除し、出力信号の優れた線形性と高効率のアナログ信号伝達特性を有する半導体装置およびその駆動方法を提供する。
【解決手段】絶縁基板１上に形成された第１の導電型の半導体薄膜２と、半導体薄膜２にゲート絶縁膜４を介して設けられたゲート電極５と、半導体薄膜２に接して設けられ、半導体薄膜２とは導電型の異なる第２の導電型からなるソース領域６およびドレイン領域７とによって電界効果トランジスタが構成されているとともに、ソース領域６の電位がドレイン領域７の電位とゲート電極５の電位の間に設定され、第1の導電型の半導体薄膜２の電位が浮遊もしくはドレイン領域７の電位と実質的に連動する。
【選択図】 図１
【解決手段】絶縁基板１上に形成された第１の導電型の半導体薄膜２と、半導体薄膜２にゲート絶縁膜４を介して設けられたゲート電極５と、半導体薄膜２に接して設けられ、半導体薄膜２とは導電型の異なる第２の導電型からなるソース領域６およびドレイン領域７とによって電界効果トランジスタが構成されているとともに、ソース領域６の電位がドレイン領域７の電位とゲート電極５の電位の間に設定され、第1の導電型の半導体薄膜２の電位が浮遊もしくはドレイン領域７の電位と実質的に連動する。
【選択図】 図１
Description
本発明は、電子機器特にアナログ信号による電力制御機器等に用いる半導体装置およびその駆動方法に関する。
従来、この種の装置としてはバイポーラ型トランジスタが使われてきたが、最近ではＭＯＳ―ＦＥＴ（金属―酸化膜―半導体型電界効果トランジスタ）が用いられるようになってきた。ＭＯＳ―ＦＥＴはオン抵抗が小さくでき、熱暴走破壊がなく、高速に電力制御ができる特徴を持つためである。
しかしながら、ＭＯＳ−ＦＥＴはドレイン接合に逆バイアスをかけるため、ソース電極電位を基準としたとき、ドレイン電極電位とゲート電極電位を同極性にして駆動する。例えば、n型ＭＯＳ−ＦＥＴでは、ソース電位が接地であるとき、ドレインおよびゲート電位は正電位とする。反対に、ｐ型ＭＯＳ−ＦＥＴの場合は、ソース電位が接地であるとき、ドレインおよびゲート電位は負電位とする。このような電圧印加によってＭＯＳ−ＦＥＴは５極真空管の伝達特性を示し、ドレイン電位が高くなるとドレイン電流は飽和する。ドレイン電流の飽和は、入力信号に対して非線形の出力信号となることに加え、最大出力電力も制限され、効率が落ちることになる。
また、ＭＯＳ−ＦＥＴ以外の半導体装置でこれらの問題を改善した装置が製造されているが、いずれも線形性が十分とは言えず製造工程が複雑であったりして、製造コストと性能の面で問題があった。
特開２００３−１５２１９２号公報
特開２００３−００８０２８号公報
特開平０９−２３２５７１号公報
特開平０５−２０６４６３号公報
上述のように従来の技術では、ＭＯＳ−ＦＥＴに比較的大きなドレイン電圧を印加すると、ドレイン電流飽和特性による出力信号の非線形性と効率の低下の問題があった。
本発明は、ドレイン電流特性の飽和特性を排除し、すなわち出力抵抗を極力低減させ、出力信号の優れた線形性と高効率のアナログ信号伝達特性を有する半導体装置およびその駆動方法を提供することを目的としている。
本発明は、絶縁基板上に形成された第１の導電型の半導体薄膜と、該半導体薄膜にゲート絶縁膜を介して設けられたゲート電極と、前記半導体薄膜に接して設けられ、前記半導体薄膜とは導電型の異なる第２の導電型からなるソース領域およびドレイン領域とによって電界効果トランジスタが構成されているとともに、前記ソース領域の電位が前記ドレイン領域の電位と前記ゲート電極の電位の間に設定され、前記第１の導電型の半導体薄膜の電位が浮遊もしくは前記ドレイン領域の電位と実質的に連動するように構成したことを特徴とする半導体装置を提供する。
また本発明は、前記電界効果トランジスタが電子をキャリアとするn型トランジスタであり、該トランジスタのソース領域の電位を０基準として、ドレイン領域の電位が負電位であり、かつゲート電極電位が正電位となるように構成したことを特徴とする半導体装置を提供する。
さらに本発明は、前記電界効果トランジスタが正孔をキャリアとするp型トランジスタであり、該トランジスタのソース領域の電位を０基準として、ドレイン領域の電位が正電位であり、かつゲート電極電位が負電位となるように構成したことを特徴とする半導体装置を提供する。
また、本発明は、前記絶縁基板の半導体薄膜が形成された面と対向する面に金属層が設けられたことを特徴とする半導体装置を提供する。
さらに本発明は、絶縁基板上に形成された第1の導電型の半導体薄膜と、該半導体薄膜にゲート絶縁膜を介して設けられたゲート電極と、前記半導体薄膜に接して設けられ、前記半導体薄膜とは導電型の異なる第2の導電型からなるソース領域およびドレイン領域とによって電界効果トランジスタが構成されている半導体装置を駆動するに際し、前記ソース領域の電位を前記ドレイン領域の電位と前記ゲート電極の電位の間に設定し、前記第1の導電型の半導体薄膜の電位が浮遊もしくは前記ドレイン領域の電位と実質的に連動するように駆動することを特徴とする半導体装置の駆動方法を提供する。
また本発明は、前記電界効果トランジスタが電子をキャリアとするn型トランジスタであって、該トランジスタのソース領域の電位を０基準として、ドレイン領域の電位を負電位と設定し、かつゲート電極電位を正電位と設定して駆動することを特徴とする半導体装置の駆動方法を提供する。
さらに本発明は、前記電界効果トランジスタが正孔をキャリアとするp型トランジスタであって、該トランジスタのソース領域の電位を０基準として、ドレイン領域の電位を正電位と設定し、かつゲート電極電位を負電位と設定して駆動することを特徴とする半導体装置の駆動方法を提供する。
本発明によれば、絶縁基板上に形成された電界効果トランジスタのソース領域の電位がドレイン領域の電位とゲート電極の電位の間に設定され、半導体薄膜の電位が浮遊もしくはドレイン領域の電位と実質的に連動するように構成したので、ドレイン領域の電位は半導体薄膜の電位に対して順方向となり、ソース領域の電位は半導体薄膜の電位に対して逆方向となる。従って、ゲート電極の電位によって半導体薄膜に形成されるチャネル領域の厚さがドレイン領域の近傍で増大し、ドレイン領域とソース領域に流れる電流が正帰還となるので、ドレイン電流は飽和することなく線形に増加し、線形性に優れた半導体装置が得られる。また、それに伴い出力抵抗も低減し、高効率の伝達特性を有する半導体装置が得られる。
また、電界効果トランジスタが電子をキャリアとするn型トランジスタであり、電界効果トランジスタのソース領域の電位を０基準として、ドレイン領域の電位が負電位であり、かつゲート電極電位が正電位となるように構成したので、線形性に優れ、高効率の伝達特性を有するn型トランジスタの半導体装置が得られる。
さらに、電界効果トランジスタが正孔をキャリアとするp型トランジスタであり、電界効果トランジスタのソース領域の電位を０基準として、ドレイン領域の電位が正電位であり、かつゲート電極電位が負電位となるように構成したので、線形性に優れ、高効率の伝達特性を有するp型トランジスタの半導体装置が得られる。
また、絶縁基板の対向面に金属層を設けることで、金属層の高い熱伝導を利用して放熱効果を高め、大電力制御に適した半導体装置が得られる。
さらに本発明によれば、絶縁基板上に電界効果トランジスタが構成されている半導体
装置を駆動するに際し、ソース領域の電位をドレイン領域の電位とゲート電極の電位の間に設定し、半導体薄膜の電位が浮遊もしくはドレイン領域の電位と実質的に連動するように駆動するので、ドレイン領域の電位は半導体薄膜の電位に対して順方向となり、ソース領域の電位は半導体薄膜の電位に対して逆方向となる。従って、ゲート電極の電位によって半導体薄膜に形成されるチャネル領域の厚さがドレイン領域の近傍で増大し、ドレイン領域とソース領域に流れる電流が正帰還となるので、ドレイン電流は飽和することなく線形に増加し、線形性の優れた出力特性および高効率の伝達特性が実現できる。
装置を駆動するに際し、ソース領域の電位をドレイン領域の電位とゲート電極の電位の間に設定し、半導体薄膜の電位が浮遊もしくはドレイン領域の電位と実質的に連動するように駆動するので、ドレイン領域の電位は半導体薄膜の電位に対して順方向となり、ソース領域の電位は半導体薄膜の電位に対して逆方向となる。従って、ゲート電極の電位によって半導体薄膜に形成されるチャネル領域の厚さがドレイン領域の近傍で増大し、ドレイン領域とソース領域に流れる電流が正帰還となるので、ドレイン電流は飽和することなく線形に増加し、線形性の優れた出力特性および高効率の伝達特性が実現できる。
また、電界効果トランジスタが電子をキャリアとするn型トランジスタであり、電界効果トランジスタのソース領域の電位を０基準として、ドレイン領域の電位を負電位と設定し、かつゲート電極電位を正電位と設定して駆動するので、n型トランジスタについて線形性の優れた出力特性および高効率の伝達特性を実現できる。
さらに、電界効果トランジスタが正孔をキャリアとするp型トランジスタであり、電界効果トランジスタのソース領域の電位を０基準として、ドレイン領域の電位を正電位と設定し、かつゲート電極電位を負電位と設定して駆動するので、p型トランジスタについて線形性の優れた出力特性および高効率の伝達特性を実現できる。
以下、本発明の実施の形態について図面を参照しながら説明する。
図１は、本発明の実施の形態の半導体装置の構成を示す要部断面図である。図１を参照すると、１は絶縁基板、２は絶縁基板１に形成された厚さ５０nmのp型シリコン薄膜である。３はp型シリコン薄膜２を電気的に分離する絶縁領域であり、p型シリコン薄膜２を選択的に酸化雰囲気で熱酸化して得られる。４はp型シリコン薄膜２の上に形成されたゲート絶縁膜で、３０nmのシリコン熱酸化膜である。５はゲート絶縁膜４に設けられたゲート電極で、ポリシリコンである。６および７はそれぞれ、p型シリコン薄膜２に形成されたソース領域およびドレイン領域であり、砒素が高濃度に拡散されており、低抵抗のn型導電層である。この構成は、絶縁基板１にＭＯＳ−ＦＥＴを形成したものとなっている。
図１は、本発明の実施の形態の半導体装置の構成を示す要部断面図である。図１を参照すると、１は絶縁基板、２は絶縁基板１に形成された厚さ５０nmのp型シリコン薄膜である。３はp型シリコン薄膜２を電気的に分離する絶縁領域であり、p型シリコン薄膜２を選択的に酸化雰囲気で熱酸化して得られる。４はp型シリコン薄膜２の上に形成されたゲート絶縁膜で、３０nmのシリコン熱酸化膜である。５はゲート絶縁膜４に設けられたゲート電極で、ポリシリコンである。６および７はそれぞれ、p型シリコン薄膜２に形成されたソース領域およびドレイン領域であり、砒素が高濃度に拡散されており、低抵抗のn型導電層である。この構成は、絶縁基板１にＭＯＳ−ＦＥＴを形成したものとなっている。
このような構成の半導体装置において、p型シリコン薄膜２を浮遊状態として、ソース領域６に与える基準電位Vssを０とし、ゲート電極５に正の電位Vgを与えると、ゲート絶縁膜４の下方にn型チャネル領域８ができ、ソース領域６とドレイン領域７は同通状態になる。n型チャネル領域８を流れる電流は電位Vgにより制御される。
ここでドレイン領域７の電位を電位Vssより低く、すなわち負電位とするとn型チャネル領域８のチャネル層の厚さはドレイン領域７の近傍で増大する。すなわち、ドレイン領域７からソース領域６に流れる電子が増加し、正帰還となるため、ドレイン電流は飽和することはない。ゲート電極５を変化させてもドレイン電流に抑制機能が働かないから、ドレイン電流は線形に増加することになる。
この動作特性を図２に示す。図２において横軸はドレイン領域７に与える電位Ｖddを、縦軸はドレイン領域７を流れるドレイン電流Ｉddをそれぞれ表わし、曲線Ａないし曲線Ｆはゲート電極５に与える電位Vgを変化させたときの電位Ｖddに対するドレイン電流Ｉddの関係を示している。この図２に示される曲線Ａないし曲線Ｆから、ＭＯＳ−ＦＥＴのドレイン電流Ｉddは、いわゆる３極真空管特性と同様に、非飽和特性を実現していることがわかる。
また、ドレイン領域７の電位はp型シリコン薄膜２の電位に対して順方向になるが、p型シリコン薄膜２が浮遊状態であり、p型シリコン薄膜２とドレイン領域７とのあいだのリーク電流は存在しない。また、ソース領域６とp型シリコン薄膜２との間は逆方向バイ
アスとなるため、ドレイン領域７とソース領域６の間のリーク電流も小さくでき、容量も小さい。
アスとなるため、ドレイン領域７とソース領域６の間のリーク電流も小さくでき、容量も小さい。
なお、ドレイン接合の順方向電流を遮断するために、ドレイン領域７の電位はp型シリコン薄膜２の電位と連動していること、好ましくは同電位が望ましい。もしくは、p型シリコン薄膜２の電位は浮遊状態にあってもよい。従来のMOS-FETにおいては、半導体薄膜は半導体基板であり、接地電位あるいは適当なバイアス電位が与えられているから、本発明の構成とは異なる。
上述の実施の形態の半導体装置の構成は、電界効果トランジスタが電子をキャリアとするn型トランジスタに関するものであった。しかし、これに限らず、電界効果トランジスタが正孔をキャリアとするp型トランジスタであり、電界効果トランジスタのソース領域の電位を０基準として、ドレイン領域の電位が正電位であり、かつゲート電極電位が負電位となるように構成しても、同様に非飽和特性を実現できる。
以上説明したように、本発明ではドレイン電流特性の非飽和を実現し、すなわち出力抵抗を極力低減させ、出力信号の線形性と高効率の伝達特性を有する半導体装置が可能になるとともに、出力信号の線形性と高効率の伝達特性を実現する半導体装置の駆動が可能になる。
本発明に係る半導体装置およびその駆動方法は、電力制御機器として様々な分野に適用できる。特に、大電力を効率的に制御するパワーエレクトロニクスの分野、アナログ信号を扱う家庭電化機器、あるいは入力信号にたいして線形性に優れた出力特性が要求される音響機器に威力を発揮するため、産業上大きな寄与がある。
１ 絶縁基板
２ p型シリコン薄膜
３ 絶縁領域
４ ゲート絶縁膜
５ ゲート電極
６ ソース領域
７ ドレイン領域
８ チャネル領域
２ p型シリコン薄膜
３ 絶縁領域
４ ゲート絶縁膜
５ ゲート電極
６ ソース領域
７ ドレイン領域
８ チャネル領域
Claims (7)
- 絶縁基板上に形成された第１の導電型の半導体薄膜と、該半導体薄膜にゲート絶縁膜を介して設けられたゲート電極と、前記半導体薄膜に接して設けられ、前記半導体薄膜とは導電型の異なる第２の導電型からなるソース領域およびドレイン領域とによって電界効果トランジスタが構成されているとともに、前記ソース領域の電位が前記ドレイン領域の電位と前記ゲート電極の電位の間に設定され、前記第１の導電型の半導体薄膜の電位が浮遊もしくは前記ドレイン領域の電位と実質的に連動するように構成したことを特徴とする半導体装置。
- 請求項１において、前記電界効果トランジスタが電子をキャリアとするn型トランジスタであり、該トランジスタのソース領域の電位を０基準として、ドレイン領域の電位が負電位であり、かつゲート電極電位が正電位となるように構成したことを特徴とする半導体装置。
- 請求項１において、前記電界効果トランジスタが正孔をキャリアとするp型トランジスタであり、該トランジスタのソース領域の電位を０基準として、ドレイン領域の電位が正電位であり、かつゲート電極電位が負電位となるように構成したことを特徴とする半導体装置。
- 請求項１において、前記絶縁基板の半導体薄膜が形成された面と対向する面に金属層が設けられたことを特徴とする半導体装置。
- 絶縁基板上に形成された第1の導電型の半導体薄膜と、該半導体薄膜にゲート絶縁膜を介して設けられたゲート電極と、前記半導体薄膜に接して設けられ、前記半導体薄膜とは導電型の異なる第2の導電型からなるソース領域およびドレイン領域とによって電界効果トランジスタが構成されている半導体装置を駆動するに際し、前記ソース領域の電位を前記ドレイン領域の電位と前記ゲート電極の電位の間に設定し、前記第1の導電型の半導体薄膜の電位が浮遊もしくは前記ドレイン領域の電位と実質的に連動するように駆動することを特徴とする半導体装置の駆動方法。
- 請求項５において、前記電界効果トランジスタが電子をキャリアとするn型トランジスタであって、該トランジスタのソース領域の電位を０基準として、ドレイン領域の電位を負電位と設定し、かつゲート電極電位を正電位と設定して駆動することを特徴とする半導体装置の駆動方法。
- 請求項５において、前記電界効果トランジスタが正孔をキャリアとするp型トランジスタであって、該トランジスタのソース領域の電位を０基準として、ドレイン領域の電位を正電位と設定し、かつゲート電極電位を負電位と設定して駆動することを特徴とする半導体装置の駆動方法。
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| WO1999035678A1 (en) * | 1998-01-06 | 1999-07-15 | Seiko Epson Corporation | Semiconductor device, substrate for electro-optical device, electro-optical device, electronic device, and projection display |
| JP2002006777A (ja) * | 2000-04-17 | 2002-01-11 | Semiconductor Energy Lab Co Ltd | 発光装置及びそれを用いた電気器具 |
| JP2002134755A (ja) * | 2000-10-25 | 2002-05-10 | Fujitsu Ltd | 半導体装置及びその製造方法 |
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- 2004-11-18 JP JP2004334496A patent/JP2006147770A/ja active Pending
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