JP4161892B2

JP4161892B2 - 半導体装置

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Publication number: JP4161892B2
Application number: JP2003405343A
Authority: JP
Inventors: 浩一田平; 弘樹臼井; 宏長谷川; 誠愛川
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2003-12-04
Filing date: 2003-12-04
Publication date: 2008-10-08
Anticipated expiration: 2023-12-04
Also published as: US20050116268A1; JP2005167039A; US7456446B2

Description

本発明は半導体装置に関し、特に、ロジックブロックを含む半導体装置に関するものである。

デジタルビデオカメラ、デジタル携帯電話、あるいはノートパソコンなど、携帯用電子機器の小型化、薄型化、軽量化に対する要求は強くなる一方であり、これに応えるために近年のＶＬＳＩなどの半導体装置においては３年で７割の縮小化を実現してきた。
このような半導体装置の縮小化はリソグラフィー技術およびエッチング技術などの製造技術の向上により達成され、最近では最小加工寸法を９０ｎｍとする加工技術の開発が進められている。

９０ｎｍ世代より前における製造技術において、ＭＯＳトランジスタのゲート電極の加工寸法のばらつきは、リソグラフィー技術およびエッチング技術を合わせて、目標寸法に対して±５〜１０％程度となっていた。
しかし、現在開発されつつある９０ｎｍ世代の製造技術においては±１０〜１５％程度の加工寸法ばらつきとなり、９０ｎｍ世代以降に微細化を進めるにつれて加工寸法ばらつきが大きくなってきてしまう。上記のように半導体装置においてはゲート電極の加工寸法のばらつきが大きくなると、消費電力のＤＣ成分のばらつきが大きくなり、高速化と低消費電力化の両立が困難となってきてしまう。

特に、ロジックブロックを含む半導体装置においては、通常、ロジック回路を構成するＭＯＳトランジスタのゲート電極が形成される領域と、ゲート電極が形成されない空き領域がロジックブロック内に存在しており、ロジックブロック内のパターン密度は不均一となっている。
このため、ゲート電極をパターン加工する工程における露光時の光近接効果やエッチング時のマイクロローディング効果により、パターンの疎な領域におけるゲート電極の加工寸法と密な領域における加工寸法に差が発生してしまい、加工寸法のばらつきを大きくする要因となっている。
従って、９０ｎｍ世代以降のロジックブロックを含む半導体装置の設計にあたっては、特にゲート電極の加工寸法のばらつきを抑制する必要がある。
ロジックブロック内の空き領域において、空き領域全体に広がるようにダミー電極を形成して加工寸法のばらつきを抑制することが知られていたが、これでは加工寸法のばらつきの抑制は不十分であった。

一方、９０ｎｍ世代以降の半導体装置における微細化と回路の大規模化や高周波化に伴って、チップ上の電源ノイズが指数関数的に増大することが知られている。
上記の電源ノイズの増加は回路誤動作の原因となるため、９０ｎｍ世代以降の半導体装置においては特に電源ノイズを抑制することが求められている。

解決しようとする問題点は、特に最小加工寸法が９０ｎｍの世代以降の半導体装置において、ロジックブロックにおけるゲート電極の加工寸法のばらつきが増大し、また、電源ノイズが増大してしまう点である。

本発明の半導体装置は、通常セル領域と空き領域とを有するロジックブロックが形成された半導体装置であって、半導体基板と、前記ロジックブロックの前記通常セル領域において前記半導体基板に形成された櫛形パターンのゲート電極と、前記ロジックブロックの前記空き領域において前記ロジックブロック内のパターン密度を均一とするように前記半導体基板に形成された櫛形パターンのダミーゲート電極と、前記ダミーゲート電極の少なくとも一部と前記半導体基板の間の静電容量から前記半導体装置の電源のデカップリングキャパシタを構成するように、前記ダミーゲート電極の少なくとも一部と前記半導体基板に接続された配線とを有する。

上記の本発明の半導体装置は、ロジックブロックの通常セル領域において半導体基板に櫛形パターンのゲート電極が形成され、ロジックブロックの空き領域においてロジックブロック内のパターン密度を均一とするように半導体基板に櫛形パターンのダミーゲート電極が形成されている。
ここで、ダミーゲート電極の少なくとも一部と半導体基板に配線が接続されており、このダミーゲート電極の少なくとも一部と半導体基板の間の静電容量から電源のデカップリングキャパシタが構成されている。

本発明の半導体装置は、特に最小加工寸法が９０ｎｍの世代以降の半導体装置において、ロジックブロックにおけるゲート電極の加工寸法のばらつきが抑制され、また、電源ノイズが抑制されている。

以下に、本発明に係る半導体装置の実施の形態について、図面を参照して説明する。

第１実施形態
図１は本実施形態に係る最小加工寸法を９０ｎｍとする製造プロセスで製造された半導体装置のロジックブロックのレイアウトを示す平面図である。
本実施形態に係る半導体装置１は、通常セル領域２と空き領域３とを有するロジックブロックが設けられており、さらにその外周を囲むように周辺回路領域４が設けられている。
上記の通常セル領域においては、例えば半導体基板上にゲート絶縁膜を介して櫛形のパターンのゲート電極が設けられたＰチャネルＭＯＳ（金属−酸化膜−半導体）トランジスタとＮチャネルＭＯＳトランジスタからなるＣＭＯＳ（相補的ＭＯＳ）トランジスタが形成され、このＣＭＯＳトランジスタからロジック回路が構成されている。
一方、空き領域においても、通常セル領域と同様の櫛形のパターンのダミーゲート電極を備えたダミーセルが形成されており、詳細について以下に説明する。

図２は本実施形態に係る半導体装置のロジックブロックの空き領域３におけるダミーセル３１のレイアウトを示す平面図である。
ロジックブロックの空き領域において、通常セル領域と同様のＰチャネルＭＯＳトランジスタ（ＰＴｒ）領域とＮチャネルＭＯＳトランジスタ（ＮＴｒ）領域が設けられており、これらの領域にわたって、例えば通常セル領域と同様の櫛形のパターンのダミーゲート電極ＤＧが形成されている。

ダミーセルのダミーゲート電極ＤＧや通常セル領域のゲート電極のチャネル方向の長さ（櫛形のパターンの幅）は、例えば最小加工寸法の９０ｎｍの寸法で形成されている。
さらに、ダミーゲート電極ＤＧの両側部における半導体基板の表面に、ＰＴｒ領域においてはＰ型の不純物が導入されたＰ型のソースドレイン領域ＳＤ_P が形成されており、また、ＮＴｒ領域においてはＮ型の不純物が導入されたＮ型のソースドレイン領域ＳＤ_N が形成されている。

上記のように、ダミーセルにおいても、通常セル領域と同様に、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタからなるＣＭＯＳトランジスタが形成されている。
但し、これらのＣＭＯＳトランジスタはロジック回路として用いられておらず、ダミーゲート電極の少なくとも一部と半導体基板の間の静電容量から電源のデカップリングキャパシタが構成されるように、ダミーゲート電極の少なくとも一部と半導体基板（ＣＭＯＳトランジスタのソースドレイン領域）に配線が接続されている。
ダミーセルにおいて形成するダミーのトランジスタは、通常セルにおいて用いるＣＭＯＳトランジスタに合わせておく。例えば、ＣＭＯＳトランジスタからなる通常セルの高さと、同様にＣＭＯＳトランジスタからなるダミーセルで、セルの高さを合わせることが可能となり、空き領域に生じる無駄なスペースの利用効率を向上させることができる。

上記のダミーセルを構成するために、例えば、ＰＴｒ領域のＰ型のソースドレイン領域ＳＤ_P は、コンタクトホールＣＨを介して上層配線Ｗ_P に接続され、さらにＰＴｒ領域の近傍に設けられた電源電圧配線ＶＤＤに不図示の領域で接続されている。
一方、ＮＴｒ領域のＮ型のソースドレイン領域ＳＤ_N は、コンタクトホールＣＨを介して上層配線Ｗ_N に接続され、さらにＮＴｒ領域の近傍に設けられたグランド配線ＧＮＤ（または負の電源電圧配線ＶＳＳ）に不図示の領域で接続されている。
また、ダミーゲート電極ＤＧは、所定の電圧が印加されて半導体基板との間に静電容量が形成されるように不図示の領域で電源電圧配線ＶＤＤやグランド配線ＧＮＤなどの配線に接続されている。電源電圧配線ＶＤＤやグランド配線ＧＮＤなどもまた、コンタクトホールＣＨを介して他の配線に接続されている。

上記の本実施形態に係る半導体装置は、ロジックブロックの通常セル領域においてゲート電極が形成されており、さらに空き領域において通常セル領域と同様のパターンのダミーゲート電極が形成されているので、ロジックブロック内のパターン密度が均一となり、ゲート電極をパターン加工する工程における露光時の光近接効果やエッチング時のマイクロローディング効果をロジックブロック内で均一に作用させることが可能となり、従って特に９０ｎｍ世代以降のロジックブロックを含む半導体装置においても、ゲート電極の加工寸法のばらつきを抑制することができる。

また、上記の本実施形態に係る半導体装置においては、ロジックブロックの空き領域に形成されたダミーゲート電極と半導体基板の間の静電容量から電源のデカップリングキャパシタが構成されており、特に９０ｎｍ世代以降の半導体装置における微細化と回路の大規模化や高周波化に伴って指数関数的に増大してしまう、チップ上の電源ノイズが抑制されている。デカップリングキャパシタを別途設けるには相当のスペースが必要となるが、ロジックブロック内の空き領域を利用してデカップリングキャパシタを実現できるので、省スペース化を実現できる。

上述のようにロジックブロックにおけるゲート電極の加工寸法のばらつきを抑制したり、あるいは製造プロセスを容易にするために、通常セル領域と空き領域をできるたけ同様の構成とすることが好ましい。従って、ダミーゲート電極ＤＧは、通常セル領域におけるゲート電極のパターンと同じパターンに形成されていることが好ましい。
但し、これに限らず、例えば他の目的のために、ダミーゲート電極のパターンを通常セル領域におけるゲート電極とは異なるパターンとすることもできる。

例えば、上記のようにゲート電極およびダミーゲート電極が、Ｐチャネルトランジスタ用ゲート電極とＮチャネルトランジスタ用ゲート電極をそれぞれ含む場合において、ダミーゲート電極のうちのＰチャネルトランジスタ用ゲート電極のみがデカップリングキャパシタを構成するように配線に接続されている構成とすることができる。

ダミーゲート電極がＮチャネルトランジスタ用とＰチャネルトランジスタ用で一体に形成されている通常のＣＭＯＳトランジスタと同様の構成とする場合、両電極が共通の電位となるので、ＰチャネルトランジスタとＮチャネルトランジスタのいずれか一方において、ダミーゲートと半導体基板の間の静電容量を確保でき、これをデカップリングキャパシタとして利用することができる。
通常、Ｐチャネルトランジスタの方が面積が広く取られていることから、より大きな静電容量を確保でき、上記の場合にＰチャネルトランジスタにおいてダミーゲートと半導体基板の間の静電容量をデカップリングキャパシタとして利用することが好ましい。

一方、上記と同様にゲート電極およびダミーゲート電極が、Ｐチャネルトランジスタ用ゲート電極とＮチャネルトランジスタ用ゲート電極をそれぞれ含む場合において、ダミーゲート電極として、Ｐチャネルトランジスタ用ゲート電極とＮチャネルトランジスタ用ゲート電極が分離して形成されている構成とすることも可能である。

上記の場合には両電極に異なる電位を印加できる。このため、ＰチャネルトランジスタとＮチャネルトランジスタの両方においてダミーゲートと半導体基板の間の静電容量を確保でき、これをデカップリングキャパシタとして利用することができる。
但し、Ｐチャネルトランジスタ用ゲート電極とＮチャネルトランジスタ用ゲート電極が分離するための分離領域が必要となるため、Ｐチャネルトランジスタの領域とＮチャネルトランジスタの領域が狭くなり、その分静電容量に寄与する面積が小さくなってしまう場合がある。

上記の本実施形態に係る半導体装置において、好ましくは、ダミーゲート電極ＤＧとして、予め用意された複数種類の大きさのダミーゲート電極のパターンから、空き領域の大きさに合うように空き領域ごとに選択されたダミーゲート電極が形成されている。
ロジックブロックにおいて、様々な大きさあるいは面積の空き領域が存在するのが通常であり、単一の種類のダミーセルを空き領域に形成しようとしても大きさが合わずに形成できない部分が発生しやすくなる。
複数種類の大きさのダミーゲート電極、即ち、複数種類の大きさのダミーセルを予め準備することで、空き領域の大きさに合うように空き領域ごとにダミーゲート電極（ダミーセル）を形成することができる。

上記の複数種類の大きさのダミーセルに対応するため、例えば、ダミーゲート電極（ダミーセル）をグリッド単位で形成しておくことが好ましい。
図３（ａ）はＰチャネルトランジスタ（ＰＴｒ）とＮチャネルトランジスタ（ＮＴｒ）がそれぞれ１つずつのダミーセルの平面図である。
また、図３（ｂ）はＰチャネルトランジスタとＮチャネルトランジスタが直列にそれぞれ３つずつ設けられたダミーセルの平面図であり、図３（ｃ）はＰチャネルトランジスタとＮチャネルトランジスタが直列にそれぞれ７つずつ設けられたダミーセルの平面図である。
各ダミーセルは、ＰチャネルトランジスタとＮチャネルトランジスタに共通のダミーゲート電極ＤＧと、Ｐチャネルトランジスタのソースドレイン領域ＳＤ_P およびＮチャネルトランジスタのソースドレイン領域ＳＤ_N とから構成されている。ダミーゲート電極ＤＧは、トランジスタの直列方向に接続されるパターンとなってはいないが、接続されていてもいなくてもよい。

上記の本実施形態の半導体装置において、ダミーゲート電極はデカップリングキャパシタを構成しないダミーゲート電極も含んでいてもよい。
ダミーゲート電極は、必ずしも全部が半導体基板との間の静電容量から電源のデカップリングキャパシタが構成されるようにする必要はない。これは、デカップリングキャパシタを構成したときにゲートリーク電流が大きくなってくる場合があり、例えばこのゲートリーク電流を抑制する必要がある場合などにおいては、ダミーゲート電極を必要以上にデカップリングキャパシタに利用することはなく、本発明としては、ダミーゲート電極の少なくとも一部がデカップリングキャパシタを構成するようになっていればよい。

上記のように、デカップリングキャパシタを構成しないダミーセル領域においては、上記のようにダミー電極やソースドレイン領域に対するコンタクトホールを開口しないようにするだけで対応することができる。この場合には、ダミーセルは単にゲート電極の加工寸法のばらつきを抑制するためだけのダミーセルとして機能する。

（実施例１）
図４（ａ）は本実施例に係る半導体装置のロジックブロックのダミーセルにおけるレイアウトを示す平面図である。
Ｐチャネルトランジスタ（ＰＴｒ）とＮチャネルトランジスタ（ＮＴｒ）のそれぞれにおいて、半導体基板上にゲート絶縁膜を介してダミーゲート電極ＤＧが一体に形成されており、その両側部における半導体基板中に、ＰＴｒのソースドレイン領域ＳＤ_P およびＮＴｒのソースドレイン領域ＳＤ_N が形成されている。
また、ＰＴｒ領域のＰ型のソースドレイン領域ＳＤ_P は、コンタクトホールＣＨを介してＰＴｒ領域の近傍に設けられた電源電圧配線ＶＤＤに接続されている。
一方、ＮＴｒ領域のＮ型のソースドレイン領域ＳＤ_N とダミーゲート電極ＤＧは、コンタクトホールＣＨを介してＮＴｒ領域の近傍に設けられたグランド配線ＧＮＤ（または負の電源電圧配線ＶＳＳ）に接続されている。

図４（ｂ）は図４（ａ）に示すダミーセルの等価回路図である。
３つのＰチャネルトランジスタ（ＰＴｒ１〜ＰＴｒ３）と３つのＮチャネルトランジスタ（ＮＴｒ１〜ＮＴｒ３）が形成されている。Ｐチャネルトランジスタ（ＰＴｒ１〜ＰＴｒ３）のソースドレイン領域には電源電圧配線ＶＤＤが接続され、一方、Ｎチャネルトランジスタ（ＮＴｒ１〜ＮＴｒ３）のソースドレイン領域と、Ｐチャネルトランジスタ（ＰＴｒ１〜ＰＴｒ３）およびＮチャネルトランジスタ（ＮＴｒ１〜ＮＴｒ３）のゲート電極（ダミーゲート電極）にはグランド配線ＧＮＤ（または負の電源電圧配線ＶＳＳ）が接続されている。

上記の構成において、Ｐチャネルトランジスタ（ＰＴｒ１〜ＰＴｒ３）においてダミーゲート電極と半導体基板の間に静電容量が生じ、これがデカップリングキャパシタＤＣとして用いられている構成である。Ｎチャネルトランジスタ（ＮＴｒ１〜ＮＴｒ３）においてはダミーゲート電極と半導体基板の電位が同電位であり、静電容量は生じない。

ダミーゲート電極がＮＴｒとＰＴｒで一体に形成されているので、ＰＴｒとＮＴｒのいずれか一方において、ダミーゲートと半導体基板の間の静電容量を確保し、これをデカップリングキャパシタとして利用する構成であり、通常、ＮＴｒよりもＰＴｒの方が面積が広く取られていることから、より大きな静電容量を確保できる。

（実施例２）
図５（ａ）は本実施例に係る半導体装置のロジックブロックのダミーセルにおけるレイアウトを示す平面図である。
Ｐチャネルトランジスタ（ＰＴｒ）において、半導体基板上にゲート絶縁膜を介してダミーゲート電極ＤＧ_P が形成されており、その両側部における半導体基板中に、ＰＴｒのソースドレイン領域ＳＤ_P が形成されている。
一方、Ｎチャネルトランジスタ（ＮＴｒ）において、半導体基板上にゲート絶縁膜を介してダミーゲート電極ＤＧ_N が形成されており、その両側部における半導体基板中に、ＮＴｒのソースドレイン領域ＳＤ_N が形成されている。

また、ＰＴｒ領域のＰ型のソースドレイン領域ＳＤ_P とＮＴｒのダミーゲート電極ＤＧ_N は、コンタクトホールＣＨを介してＰＴｒ領域の近傍に設けられた電源電圧配線ＶＤＤに接続されている。
一方、ＮＴｒ領域のＮ型のソースドレイン領域ＳＤ_N とＰＴｒのダミーゲート電極ＤＧ_P は、コンタクトホールＣＨを介してＮＴｒ領域の近傍に設けられたグランド配線ＧＮＤ（または負の電源電圧配線ＶＳＳ）に接続されている。

図５（ｂ）は図５（ａ）に示すダミーセルの等価回路図である。
３つのＰチャネルトランジスタ（ＰＴｒ１〜ＰＴｒ３）と３つのＮチャネルトランジスタ（ＮＴｒ１〜ＮＴｒ３）が形成されている。Ｐチャネルトランジスタ（ＰＴｒ１〜ＰＴｒ３）のソースドレイン領域と、Ｎチャネルトランジスタ（ＮＴｒ１〜ＮＴｒ３）のゲート電極（ダミーゲート電極）には電源電圧配線ＶＤＤが接続され、一方、Ｎチャネルトランジスタ（ＮＴｒ１〜ＮＴｒ３）のソースドレイン領域と、Ｐチャネルトランジスタ（ＰＴｒ１〜ＰＴｒ３）のゲート電極（ダミーゲート電極）にはグランド配線ＧＮＤ（または負の電源電圧配線ＶＳＳ）が接続されている。
上記の構成において、Ｐチャネルトランジスタ（ＰＴｒ１〜ＰＴｒ３）においてダミーゲート電極と半導体基板の間に静電容量が生じ、これがデカップリングキャパシタＤＣ_P
として用いるとともに、Ｎチャネルトランジスタ（ＮＴｒ１〜ＮＴｒ３）においてダミーゲート電極と半導体基板の間に静電容量が生じ、これがデカップリングキャパシタＤＣ_N
として用いられている構成である。

Ｐチャネルトランジスタ用ゲート電極とＮチャネルトランジスタ用ゲート電極が分離して形成されているため、ＰチャネルトランジスタとＮチャネルトランジスタの両方においてダミーゲートと半導体基板の間の静電容量を確保でき、これをデカップリングキャパシタとして利用することができる。

本発明は上記の説明に限定されない。
例えば、ダミーゲートを備えたダミーセルは、ロジックブロック内の空き領域のみならず、ロジックブロックの周辺回路領域に生じた空き領域などにも適用できる。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。

本発明の半導体装置は、最小加工寸法を９０ｎｍとする世代以降のロジックブロックを有する半導体装置に適用することができる。

図１は本発明の実施形態に係る最小加工寸法を９０ｎｍとする製造プロセスで製造された半導体装置のロジックブロックのレイアウトを示す平面図である。図２は本発明の実施形態に係る半導体装置のロジックブロックの空き領域におけるダミーセルのレイアウトを示す平面図である。図３（ａ）〜（ｃ）は、それぞれＰチャネルトランジスタとＮチャネルトランジスタが１つ、３つ、７つ設けられたダミーセルの平面図である。図４（ａ）は実施例１に係る半導体装置のロジックブロックのダミーセルにおける例図とを示す平面図であり、図４（ｂ）は図４（ａ）に示すダミーセルの等価回路図である。図５（ａ）は実施例２に係る半導体装置のロジックブロックのダミーセルにおける例図とを示す平面図であり、図５（ｂ）は図５（ａ）に示すダミーセルの等価回路図である。

符号の説明

１…半導体装置、２…通常セル領域、３…空き領域、４…周辺回路領域、３１…ダミーセル、ＤＧ，ＤＧ_P ，ＤＧ_N …ダミーゲート電極、ＳＤ_P ，ＳＤ_N …ソースドレイン領域、ＰＴｒ，ＰＴｒ１〜ＰＴｒ３…Ｐチャネルトランジスタ、ＮＴｒ，ＮＴｒ１〜ＮＴｒ３…Ｎチャネルトランジスタ、ＶＤＤ…電源電圧配線、ＧＮＤ…グランド配線、ＶＳＳ…負の電源電圧配線、ＣＨ…コンタクトホール、Ｗ_P ，Ｗ_N …上層配線ＤＣ，ＤＣ_P ，ＤＣ_N …デカップリングキャパシタ。

Claims

通常セル領域と空き領域とを有するロジックブロックが形成された半導体装置であって、
半導体基板と、
前記ロジックブロックの前記通常セル領域において前記半導体基板に形成された櫛形パターンのゲート電極と、
前記ロジックブロックの前記空き領域において前記ロジックブロック内のパターン密度を均一とするように前記半導体基板に形成された櫛形パターンのダミーゲート電極と、
前記ダミーゲート電極の少なくとも一部と前記半導体基板の間の静電容量から前記半導体装置の電源のデカップリングキャパシタを構成するように、前記ダミーゲート電極の少なくとも一部と前記半導体基板に接続された配線と
を有する半導体装置。
前記ゲート電極および前記ダミーゲート電極が、Ｐチャネルトランジスタ用ゲート電極とＮチャネルトランジスタ用ゲート電極をそれぞれ含み、
前記ダミーゲート電極のうちのＰチャネルトランジスタ用ゲート電極のみが前記デカップリングキャパシタを構成するように前記配線に接続されている
請求項１に記載の半導体装置。
前記ゲート電極および前記ダミーゲート電極が、Ｐチャネルトランジスタ用ゲート電極とＮチャネルトランジスタ用ゲート電極をそれぞれ含み、
前記ダミーゲート電極として、Ｐチャネルトランジスタ用ゲート電極とＮチャネルトランジスタ用ゲート電極が分離して形成され、それぞれが前記デカップリングキャパシタを構成するように前記配線に接続されている
請求項１に記載の半導体装置。
前記ダミーゲート電極として、予め用意された複数種類の大きさのダミーゲート電極のパターンから、前記空き領域の大きさに合うように前記空き領域ごとに選択されたダミーゲート電極が形成されている
請求項１に記載の半導体装置。
前記ダミーゲート電極は前記デカップリングキャパシタを構成しないダミーゲート電極も含む
請求項１に記載の半導体装置。