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KR102122458B1 - 반도체 소자의 패턴을 디자인하는 방법 - Google Patents

반도체 소자의 패턴을 디자인하는 방법 Download PDF

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KR102122458B1
KR102122458B1 KR1020130140654A KR20130140654A KR102122458B1 KR 102122458 B1 KR102122458 B1 KR 102122458B1 KR 1020130140654 A KR1020130140654 A KR 1020130140654A KR 20130140654 A KR20130140654 A KR 20130140654A KR 102122458 B1 KR102122458 B1 KR 102122458B1
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South Korea
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pattern
tiles
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semiconductor device
designing
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송지연
신문수
박성율
이석주
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삼성전자주식회사
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Abstract

컴퓨터 시스템에 의해 수행되는 반도체 소자의 패턴을 디자인하는 방법은 웨이퍼 상에 다수의 타일들을 형성하되, 상기 타일들을 구성하는 각각의 타일은 다양한 패턴 밀도를 갖는 상기 타일들을 정의하기 위하여 다양한 크기의 다수의 패턴들을 포함하고; 상기 다수의 타일들 각각에 위치하는 상기 패턴들을 측정하여 측정 결과를 얻고; 타일 크기들 및 패턴 밀도에 관하여 상기 측정 결과를 분석하여 상기 타일 패턴 밀도에 따라 상기 측정 결과의 선형적 변화를 나타내는 타일의 크기를 결정하고; 및 상기 크기가 결정된 타일의 상기 패턴 밀도를 상기 컴퓨터 시스템에 의해 조절하는 것을 포함한다. 상기 측정 결과를 분석하는 것은, 상기 패턴들의 디자인의 크기 범위를 그래프의 X축으로 설정하고, 상기 패턴 밀도 범위를 상기 그래프의 Y축으로 설정하고, 및 상기 타일들의 각각의 크기에 대해 상기 그래프 상에 상기 측정 결과를 플로팅하여 상기 그래프 상에서 선형 거동을 보여주는 타일의 크기를 결정하는 것을 포함한다.

Description

반도체 소자의 패턴을 디자인하는 방법{Method of Designing Patterns of Semiconductor Devices}
본 발명은 패턴 밀도 및/또는 페리미터를 고려하여 반도체 소자의 패턴을 디자인하는 방법에 관한 것이다.
반도체 소자의 집적도가 높아지면서, 패턴 밀도 및 페리미터가 반도체 소자를 가공하는 공정에 미치는 영향이 점차 커지고 있다. 예를 들어, 동일한 공정을 수행하더라도 패턴 밀도가 높은 영역과 낮은 영역에서 동일한 디자인의 패턴들이 서로 다른 모양 및 크기로 형성된다. 반도체 소자의 적절한 퍼포먼스를 위하여 패턴들이 되도록 유사한 모양과 크기를 갖는 것이 좋다. 따라서, 동일한 반도체 소자를 가공하는 공정에 의하여 패턴들의 균일도 및 정확도가 향상되도록, 패턴 밀도 및 페리미터로부터의 영향을 최소화하는 것이 좋다.
본 발명이 해결하고자 하는 과제는 패턴 밀도 및/또는 페리미터를 고려하여 반도체 소자의 패턴 밀도를 조절하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 반도체 소자를 가공하는 공정에서 유효한 타일 면적을 추출하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 반도체 소자의 패턴 밀도 및 페리미터를 조절(modify)하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 반도체 소자의 패턴을 조절(modify)하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 패턴 밀도가 조절된 반도체 소자를 이용한 전자 시스템들을 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 패턴을 디자인하는 방법은, 컴퓨터 시스템에 의해 수행되는 반도체 소자의 패턴을 디자인하는 방법에 있어서, 웨이퍼 상에 다수의 타일들을 형성하되, 상기 타일들을 구성하는 각각의 타일은 다양한 패턴 밀도를 갖는 상기 타일들을 정의하기 위하여 다양한 크기의 다수의 패턴들을 포함하고; 상기 다수의 타일들 각각에 위치하는 상기 패턴들을 측정하여 측정 결과를 얻고; 타일 크기들 및 패턴 밀도에 관하여 상기 측정 결과를 분석하여 상기 타일 패턴 밀도에 따라 상기 측정 결과의 선형적 변화를 나타내는 타일의 크기를 결정하고; 및 상기 크기가 결정된 타일의 상기 패턴 밀도를 상기 컴퓨터 시스템에 의해 조절하는 것을 포함한다.
상기 측정 결과를 분석하는 것은, 상기 패턴들의 디자인의 크기 범위를 그래프의 X축으로 설정하고, 상기 패턴 밀도 범위를 상기 그래프의 Y축으로 설정하고, 및 상기 타일들의 각각의 크기에 대해 상기 그래프 상에 상기 측정 결과를 플로팅하여 상기 그래프 상에서 선형 거동을 보여주는 타일의 크기를 결정하는 것을 포함한다.
상기 다수의 타일들을 형성하는 것은 동일한 면적을 갖는 제1 타일들 및 동일한 패턴 밀도를 갖는 제2 타일들을 형성하는 것을 포함할 수 있다.
상기 동일한 면적을 갖는 상기 제1 타일들을 형성하는 것은 동일한 면적 및 서로 다른 패턴 밀도들을 갖는 상기 타일들을 형성하는 것을 포함할 수 있다. 동일한 면적을 갖는 상기 제1 타일들을 형성하는 것은 하나의 행에 동일한 면적을 갖는 상기 타일들을 형성하는 것을 포함할 수 있다.
상기 동일한 패턴 밀도를 갖는 상기 제2 타일들을 형성하는 것은 동일한 패턴 밀도 및 서로 다른 면적들을 갖는 상기 타일들을 형성하는 것을 포함할 수 있다. 상기 동일한 패턴 밀도를 갖는 상기 제2 타일들을 형성하는 것은 하나의 열에 동일한 패턴 밀도를 갖는 상기 타일들을 형성하는 것을 포함할 수 있다.
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상기 다수의 타일들을 형성하는 것은 다수의 행들 및 다수의 열들에 격자형 섬 모양으로 배열하는 것을 포함할 수 있다.
상기 측정한 패턴들을 분석하는 것은 상기 디자인 크기를 X축으로 설정하고, 상기 패턴 밀도를 Y축으로 설정하고, 및 상기 측정한 수치들을 상기 타일들의 면적 별로 플로팅하는 것을 포함할 수 있다.
상기 패턴들은 디커플링 커패시터의 상부 전극 패턴을 포함할 수 있다.
상기 패턴 밀도를 조절하는 것은 상기 디커플링 커패시터의 상기 상부 전극 패턴의 레이아웃을 조절하는 것을 포함할 수 있다.
상기 디커플링 커패시터의 상기 상부 전극 패턴의 레이아웃을 조정하는 것은 적어도 두 개 이상의 상기 상부 전극 패턴들을 X-방향으로 통합하는 것을 포함할 수 있다.
상기 디커플링 커패시터의 상기 상부 전극 패턴의 레이아웃을 조정하는 것은 적어도 두 개 이상의 상기 상부 전극 패턴들을 Y-방향으로 통합하는 것을 포함할 수 있다.
상기 디커플링 커패시터의 상기 상부 전극 패턴의 레이아웃을 조정하는 것은 두 개 이상의 상기 상부 전극 패턴들을 브리지를 이용하여 연결하는 것을 포함할 수 있다.
상기 디커플링 커패시터의 상기 상부 전극 패턴의 레이아웃을 조정하는 것은 박스 형 패턴을 라인 형 패턴, 바 형 패턴, 또는 림 형 패턴으로 변형하는 것을 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 패턴을 디자인하는 방법은, 가상적인 패턴 레이아웃을 갖는 테스트 패턴 블록을 생성하고, 상기 테스트 패턴 블록의 가상적인 패턴 레이아웃을 웨이퍼 상에 실 패턴으로 형성하고, 상기 실 패턴을 측정하여 상기 실 패턴의 균일성에 영향을 주는 유효한 타일 면적을 결정하고, 및 상기 유효한 타일 면적 내의 패턴 밀도를 기준 밀도 범위 내에 위치하도록 상기 가상적인 패턴 레이아웃을 조절하는 것을 포함한다.
상기 테스트 패턴 블록은 각각 면적 또는 상기 패턴 밀도가 서로 다른 다수 개의 상기 타일들을 포함할 수 있다.
상기 유효한 타일 면적을 결정하는 것은 상기 실 패턴의 크기와 상기 패턴 밀도가 상대적으로 선형적 관계를 보이는 상기 타일의 면적을 결정하는 것을 포함할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자는 유효한 타일 면적을 기반으로 조절되고 균일한 패턴 밀도를 가질 수 있다. 본 발명의 기술적 사상은 다양한 반도체 소자를 가공하는 공정들의 각 특성에 따라 패턴 밀도 또는 페리미터 밀도를 규정 범위 내에 위치시키는 기준 타일 면적을 제공할 수 있다. 또한, 본 발명의 기술적 사상은 패턴 밀도 또는 페리미터 밀도를 조절하기 위한 다양한 방법들을 제안한다. 본 발명의 기술적 사상에 의하면, 반도체 소자를 가공하는 특정한 공정에서 산포가 작고 균일한 제원(spec.)이 얻어질 수 있다.
도 1a는 본 발명의 기술적 사상의 일 실시예에 의한, 반도체 소자의 패턴을 디자인하는 방법을 설명하는 플로우 차트이고, 및 도 1b는 본 발명의 기술적 사상의 일 실시예에 의한 유효한 타일 면적을 결정하는 방법을 설명하는 플로우 차트이다.
도 2a 내지 도 4는 본 발명의 기술적 사상의 일 실시예에 의한, 상기 유효한 타일 면적을 결정하는 방법을 개념적으로 설명하는 도면들이다.
도 3a 내지 3e는 본 발명의 기술적 사상의 일 실시예에 의한, 웨이퍼 상에 형성된 상기 테스트 패턴 블록 내의 패턴들을 측정하는 것을 설명하는 도면들이다.
도 5a 내지 5f는 본 발명의 기술적 사상의 일 실시예에 의한, 실 패턴들의 레이아웃을 조절하는 다양한 방법들을 설명하는 도면들이다.
도 6a 내지 6c는 본 발명의 기술적 사상의 일 실시예에 의해 제조된 반도체 소자를 포함하는 전자 시스템들을 개략적으로 도시한 블록 다이아그램들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
공간적으로 상대적인 용어인 '아래(below)', '아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다. 따라서, 예시적인 용어인 '아래'는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1a 및 1b는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 패턴을 디자인하는 방법을 설명하는 플로우 차트들이고, 도 2a 내지 5f는 본 발명의 일 실시예에 의한 반도체 소자의 패턴을 디자인하는 방법을 설명하는 개념적인 도면들이다. 도 1a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 패턴을 디자인하는 방법은, 유효한 타일 면적(effective tile array)을 결정(determine) (S100)하고, 상기 유효한 타일 면적의 패턴 밀도 범위(pattern density range)를 설정(establish) (S200) 하고, 및 상기 유효 타일 면적 당, 상기 패턴 밀도 범위 내의 패턴 밀도를 갖도록 상기 컴퓨터를 이용하여 실(real) 패턴 레이아웃을 조정(modify) (S300)하는 것을 포함할 수 있다. 이후, 상기 조정된 실 패턴 레이아웃을 반도체 기판 - 예를 들어 웨이퍼 - 상에 형성하여 반도체 소자가 제조될 수 있다.
도 1b 및 도 2a 내지 도 4는 본 발명의 일 실시예에 의한 상기 유효한 타일 면적을 결정하는 방법을 개념적으로 설명하는 플로우 차트 및 도면들이다. 도 1b 및 2a를 참조하면, 상기 유효한 타일 면적을 결정하는 상기 방법은 컴퓨터를 이용하여 테스트 패턴 블록(10)을 생성하는 것(S110)을 포함할 수 있다. 상기 테스트 패턴 블록(10)은 다수의 타일(T11, T12, T13, … T1y, T21, T22, T23, … T2y, T31, T32, T33, … T3y, … Tx1, Tx2, Tx3, … Txy)들을 포함할 수 있다. 상기 다수의 타일들(Txy)들은 다수의 행(Rx)들과 다수의 열(Cy)들 내에 격자형 섬 모양으로 배열될 수 있다. 상기 x 및 y는 설계자 또는 작업자의 의도에 따라 임의로 설정될 수 있다. 상기 테스트 패턴 블록(10) 및/또는 상기 다수의 타일들(Txy)은 디자인 프로그램의 데이터베이스 상, 컴퓨터 모니터 상, 및/또는 포토마스크 상에 보여지는 개념적 및/또는 가상적인 패턴 레이아웃을 포함할 수 있다.
예를 들어, 상기 같은 행(Rx)들 내에 배열된 상기 다수의 타일(Txy)들은 동일한 패턴 밀도(Dx)를 가질 수 있다. 상세하게, 제1행(R1) 내에 배열된 타일(T1y)들은 제1 패턴 밀도(D1)를 가질 수 있고, 제2행(R2) 내에 배열된 타일(T2y)들은 제1 패턴 밀도(D1)와 다른 제2 패턴 밀도(D2)를 가질 수 있고, 및 제3행(R3) 내에 배열된 타일(T3y)들은 제1 패턴 밀도(D1) 및 제2 패턴 밀도(D2)와 다른 제3 패턴 밀도(D3)를 가질 수 있다. 생략된 이후의 행(Rx)들 내에 배열된 타일(Txy)들은 동일한 행(Rx) 내에서 각각 유일한(unique) 패턴 밀도(Dx)들을 가질 수 있다. 구체적으로, 각 타일(Txy)들의 패턴 밀도(Dx)들은 디자인 룰에 따른 최저 패턴 밀도(Dmin) 내지 최고 패턴 밀도(Dmax) 사이에서 다양하게 스플릿될 수 있다. 예를 들어, 상기 제1행(R1)의 제1 패턴 밀도(D1)는 10%이고, 상기 제2 행(R2)의 상기 제2 패턴 밀도(D2)는 20%이고, 상기 제3 행(R3)의 상기 제3 패턴 밀도(D3)는 30%이고, 및 제x 행(Rx)의 제x 패턴 밀도(Dx)는 그에 상응하는 임의의 밀도를 가질 수 있다. 상기 최저 패턴 밀도(Dmin)와 상기 최고 패턴 밀도(Dmax)는 디자인 룰 또는 반도체 소자를 가공하는 공정들에 따라, 예를 들어 10% 및 80%처럼, 임의로 설정될 수 있다.
상기 같은 열(Cy)들 내에 배열된 상기 다수의 타일(Txy)들은 동일한 면적(Sy)을 가질 수 있다. 예를 들어, 제1열(C1) 내에 배열된 타일들(Tx1)은 제1 면적(S1)을 가질 수 있고, 제2열(C2) 내에 배열된 타일(Tx2)들은 제2 면적(S2)을 가질 수 있고, 제3열(C3) 내에 배열된 타일들(Tx3)은 제3 면적(S3)을 가질 수 있다. 생략된 다른 열(Cy)들 내에 배치된 타일(Txy)들은 각각 동일한 열(Cy) 내에서 동일한 면적(Sy)들을 가질 수 있다. 구체적으로, 각 타일(Txy)들의 면적(Sy)들은 디자인 룰 또는 공정 룰에 따른 최소 면적(Smin) 내지 최대 면적(Smax) 사이에서 다양하게 스플릿(split)될 수 있다. 상기 최소 면적(Smin)과 상기 최대 면적(Smax)은 디자인 룰(design rule), 패턴 밀도 룰(pattern density rule) 또는 다양한 반도체 소자를 가공하는 공정들에 따라 임의로 설정될 수 있다. 예를 들어, 제1열(C1)의 타일들(Tx1)은 25㎛2의 면적을 가질 수 있고, 제2열(C2)의 타일들(Tx2)은 50㎛2의 면적을 가질 수 있고, 제3열(Tx3)의 타일들(Tx3)은 75㎛2의 면적을 가질 수 있고, 및 제y열의 타일들(Txy)은 설정된 동일한 면적들을 가질 수 있다.
상기 반도체 소자를 가공하는 공정들은 포토리소그래피(photolithography) 공정, 에칭(etching) 공정, 에치-백(etch-back) 공정, CMP(chemical mechanical polishing) 공정, 에피택셜 성장 공정(epitaxial growth), 증착(deposition) 공정, 이온 주입(ion injection) 공정, 및/또는 실리시데이션(silicidation) 공정을 포함할 수 있다.
각 타일(Txy)들은 실(real) 패턴들과 동일하거나 유사한 레이아웃을 가질 수 있다. 예를 들어, 활성 영역(active region) 패턴들, 필드 영역(field region) 패턴들, 트랜지스터의 게이트 전극(gate electrode of transistor) 패턴들, 디커플링 커패시터의 상부 전극(upper electrode of capacitor) 패턴들, 저항(resistor) 패턴들, 컨택 플러그(contact plug) 패턴들 또는 하드 마스크(hard masks) 등, 다양한 패턴들의 레이아웃을 가질 수 있다. 부가하여, 돌출하거나 리세스된 입체적인 모양을 갖는 핀형 (FIN type) 패턴들의 레이아웃을 가질 수도 있다.
도 1b 및 2b를 참조하면, 상기 방법은 반도체 소자를 가공하는 공정들을 수행하여 웨이퍼(WF) 상에 상기 테스트 패턴 블록(10)을 형성하는 것(S120)을 포함할 수 있다. 예를 들어, 상기 테스트 패턴 블록(10)을 포함하는 다수의 칩들(20)을 형성하는 것을 포함할 수 있다. 상기 웨이퍼(WF) 상에 상기 칩(20)들, 즉 상기 테스트 패턴 블록(10)을 형성하는 것은 상기 포토리소그래피 공정, 상기 에칭 공정, 상기 에치-백 공정, 상기 CMP 공정, 상기 에피택셜 성장 공정, 상기 증착 공정, 상기 이온 주입 공정, 및/또는 상기 실리시데이션 공정들 중, 적어도 어느 하나를 수행하는 것을 포함할 수 있다.
도 3a 내지 3e는 본 발명의 기술적 사상의 일 실시예에 의한, 상기 웨이퍼(WF) 상에 형성된 상기 테스트 패턴 블록 내의 패턴들을 측정하는 것을 설명하는 도면들이다. 도 1b 및 3a 내지 3e를 참조하면, 상기 방법은 상기 웨이퍼(WF) 상에 형성된 상기 테스트 패턴 블록(10) 내의 패턴들(21~27)을 측정하는 것(S130)을 포함할 수 있다.
예를 들어, 도 3a를 참조하면, 상기 웨이퍼(WF) 상의 패턴들(21, 22)이 반복되는 라인 형 패턴(21)들 및 상기 라인 형 패턴(21)들 사이의 스페이스(22)들을 포함하는 경우, 상기 라인 형 패턴(21)들의 폭(W1)들 및 간격(I)들, 및/또는 상기 폭(W1)과 상기 간격(I)을 포함하는 피치(P)를 측정하는 것을 포함할 수 있다. 상기 간격(I)들은 스페이스(22)들의 폭에 해당할 수 있다.
도 3b를 참조하면, 상기 웨이퍼(WF) 상의 패턴들(23)이 박스(box) 또는 스퀘어(square) 형 패턴(23)들인 경우 면적(A)을 측정하는 것을 포함할 수 있고, 및 상기 테스트 패턴 블록(10) 내의 패턴들(24)이 바(bar) 형 패턴(24)들인 경우, 상기 바(bar) 형 패턴(24)들의 폭(W2)과 길이(L1)를 측정하는 것을 포함할 수 있다.
도 3c를 참조하면, 상기 웨이퍼(WF) 상의 패턴들(25a, 25b)이 트렌치 형 패턴(25a)들 또는 홀 형 패턴(25b)들인 경우, 트렌치 또는 홀의 폭들(W3, W4) 및/또는 깊이들(Dep1, Dep2)을 측정하는 것을 포함할 수 있다.
도 3d를 참조하면, 상기 웨이퍼(WF) 상의 패턴(26a)들이 에피택셜 성장되었거나, CMP 또는 에치-백을 통하여 가공 및 형성된 돌출한 타워(tower) 또는 레일(rail) 형의 패턴(26a)들인 경우, 돌출한 부위의 폭(W5), 및/또는 높이(H1)를 측정하는 것을 포함할 수 있다. 아래에 도시된 다른 물질층(26b)은 성장 마스크 층 또는 에치 마스크 층을 포함할 수 있다.
도 3e를 참조하면, 상기 웨이퍼(WF) 상의 패턴들(27)이 기판(27a) 상의 게이트 절연층(27b), 게이트 전극(27c), 내부 스페이서(27d) 및 외부 스페이서(27e)를 포함하는 게이트 구조 형인 경우, 외부 스페이서(27e)의 폭(W6) 또는 높이(H2)를 측정하는 것을 포함할 수 있다. 상기 기판(27a)은 실리콘 또는 실리콘 산화물을 포함할 수 있다. 상기 게이트 절연층(27b)은 실리콘 산화물 또는 금속 산화물을 포함할 수 있다. 상기 게이트 전극(27c)은 금속을 포함할 수 있다. 상기 내부 스페이서(27d)는 실리콘 산화물을 포함할 수 있다. 상기 외부 스페이스(27e)는 실리콘 질화물을 포함할 수 있다.
도 4는 본 발명의 기술적 사상의 일 실시예에 의한, 상기 웨이퍼(WF) 상에 형성된 패턴들(21-27)을 측정한 수치들을 플로팅한 그래프이다. 도 1b 및 4를 참조하면, 상기 방법은 상기 패턴들(21-27)을 측정한 다양한 수치들을 그래프화 등으로 분석하고(S140), 및 유효한 타일 면적을 결정하는 것(S150)을 포함할 수 있다. 도 4는 상기 웨이퍼(WF) 상에 형성된 테스트 패턴 블록(10)의 패턴들(21-27)의 다양한 수치들 중, 특히 도 3e에 도시된 상기 외부 스페이서(27e)의 폭(W6)을 측정하여 플로팅한 것이다. 도 4에서, X축은 패턴들의 디자인 크기들(㎚) 이고, Y축은 패턴의 페리미터 밀도(㎛/㎛2)이다. 다른 패턴들(21-27)을 분석하는 경우, Y축은 단위 면적 당 패턴들의 밀도 또는 점유율(%)일 수 있다. 각 타일(Txy)들은 면적(Sy)에 따라 동일한 표식을 갖는다.
상기 그래프를 분석하는 것은, 각 타일(Txy)들의 면적(Sy)들 별로 플로팅된 표시들 중, 상대적으로 가장 선형적(linear)인 변화 및 관계를 갖는 타일(Txy)들의 면적(Sy)를 선택하는 것을 포함할 수 있다. 도 4를 참조, 분석하면, 타일(Txy)의 면적(Sy)이 1200(㎛2)인 경우, 플롯된 표식들이 가장 선형적(linear)인 추세를 보인다. 보다 상세하게, 96.5㎚ 내지 100㎚의 폭(W5)을 갖는 외부 스페이서(27e)는 타일(Txy)들의 패턴 또는 페리미터 밀도(Dx)의 범위가 20% 내지 90%인 경우, 타일(Txy)의 면적(Sy)가 1200(㎛2)인 경우가 가장 낮은 산포를 갖는다는 것을 알 수 있다. 결과적으로, 상기 실험에서는 1200(㎛2)이 특정한 공정에서 가장 유효한 타일 면적인 것으로 분석 및 결론지을 수 있다. 따라서, 상기 분석 결과를 적용하면, 1200(㎛2) 면적을 갖는 타일을 단위 타일로 설정하고, 상기 단위 타일의 패턴 또는 페리미터 밀도가 일정 범위 - 예를 들어, 20% 내지 80% 등 - 내의 패턴 밀도를 갖도록 반도체 소자의 패턴을 디자인 및 조정(modify)하면, 패턴들이 특정한 공정에서 가장 낮은 산포를 갖도록 형성될 수 있다.
도 5a 내지 5f는 본 발명의 기술적 사상의 일 실시예에 의한, 실 패턴들의 레이아웃을 조절하는 다양한 방법들을 설명하는 도면들이다.
도 1c 및 5a 내지 5f를 참조하면, 상기 방법은, 결정된 유효 타일 면적 내의 패턴 밀도가 허용되는 최소 밀도 내지 최대 밀도 사이의 밀도를 갖도록, 실 패턴 레이아웃을 조절(modify)하는 것을 포함할 수 있다. 예를 들어, 더미 패턴을 추가하거나, 실 패턴의 모양을 변형시키는 것을 포함할 수 있다.
도 5a를 참조하면, 상기 방법은 아무 패턴이 없는 빈 공간(E) 또는 실 패턴들(34) 사이에 더미 패턴(34d)을 추가하는 것을 포함할 수 있다. 예를 들어, 상기 더미 패턴(34d)은 트랜지스터 모양을 가질 수 있다. 보다 상세하게, 상기 더미 패턴(34d)은 레이아웃 상에서 트랜지스터의 게이트 전극 패턴 또는 디커플링 커패시터의 상부 전극 패턴과 동일하거나 유사한 모양 및 규격을 가질 수 있다. 상기 동일하거나 유사한 모양 및 규격은 레이아웃 상에서, 동일한 층에 형성되고, 더미 패턴(34d)의 길이(Ld) 및 폭(Wd)이 실 패턴들(34)의 길이(Lr) 및 폭(Wr)과 동일하다는 의미이다. 따라서, 상기 더미 패턴(34d)은 활성 영역(33)과 상에 형성될 수도 있다.
도 5b를 참조하면, 상기 방법은 제1 활성 영역(43a) 및 제2 활성 영역(43b) 상에 각각 형성된 실 패턴들(44a, 44b)을 길이 방향 또는 폭 방향으로 병합하여 통합된(unified) 패턴들(44c, 44d)로 변형, 조절하는 것을 포함할 수 있다.
도 5c를 참조하면, 상기 방법은 하나 또는 두 개의 활성 영역들(43a, 43b) 상에 형성된 실 패턴들(44e, 44f)을 길이 방향 및 폭 방향으로 병합하여 통합된 패턴들(44g)로 변형, 조절하는 것을 포함할 수 있다.
도 5d를 참조하면, 상기 방법은 하나 또는 두 개의 활성 영역들(43a, 43b) 상에 형성된 실 패턴들(44e, 44f)을 브리지(45)들을 이용하여 연결하여 통합된 패턴들(44h)로 변형, 조절하는 것을 포함할 수 있다.
도 5e를 참조하면, 상기 방법은 실 패턴(46)들의 페리미터를 크게 할 필요가 있을 경우, 실 패턴(46)을 라인 형 패턴(46a), 바(bar) 형 패턴(46b), 림(rim) 형 패턴(46c), 또는 작은 박스 형 패턴(46d)으로 변형, 조절하는 것을 포함할 수 있다.
도 5f를 참조하면, 상기 방법은 활성 영역(43a, 43b)의 모양을 조절(modify)하는 것을 포함할 수 있다. 구체적으로, 활성 영역(43a, 43b)을 전체적으로 폭을 줄이거나, 부분적으로 폭을 넓히거나 또는 줄임으로써 변형, 조절된 활성 영역들(43c, 44d, 44e)을 형성하는 것을 포함할 수 있다.
도 5b 내지 5f에서, 상기 조절된(modified) 통합된 패턴(44c-44d, 44g-44h, 45, 46a-46d)들은 모두 트랜지스터의 게이트 전극 패턴과 동일한 더미(dummy) 패턴, 또는 디-커플링 커패시터의 상부 전극 패턴을 포함할 수 있다. 트랜지스터의 게이트 전극 패턴에 해당하는 실(real) 패턴들은 규격화되어 있고, 반도체 소자의 동작 및 성능에 영향을 주게 되므로 조절되지 않는다.
도 6a 내지 6c는 본 발명의 기술적 사상의 일 실시예에 의해 제조된 반도체 소자를 포함하는 전자 시스템들(2200, 2300, 2400)을 개략적으로 도시한 블록 다이아그램들이다.
도 6a를 참조하면, 본 발명의 일 실시예에 의한 전자 시스템(2200)은 이동 전화기(cellular phone), 스마트 폰(smart phone), 또는 태블릿(tablet) PC를 포함할 수 있다. 전자 시스템(2200)은 프로세서(2210), 컨트롤러(2220), 메모리(2230), 디스플레이(2240), 입력 디바이스(2250), 및 라디오 송수신부(2260)를 포함할 수 있다. 프로세서(2210)는 본 발명의 일 실시예에 의해 제조된 반도체 소자를 포함할 수 있다. 프로세서(2210)는 컨트롤러(2220)와 신호를 주고 받을 수 있다. 컨트롤러(2220)는 메모리(2230)와 데이터를 주고 받을 수 있다. 예를 들어, 프로세서(2210)는 컨트롤러(2220)를 통하여 메모리(2300)로 데이터를 주거나 받을 수 있다. 메모리(2300)는 디램 또는 플래시 메모리를 포함할 수 있다. 프로세서(2210)는 디스플레이()로 전기적 신호를 보낼 수 있다. 디스플레이(2240)는 프로세서(2210)로부터 전기 신호를 받아 시각적 이미지를 생성할 수 있다. 프로세서(2210)는 입력 디바이스(2250)로부터 명령 신호를 입력 받을 수 있다. 입력 디바이스(2250)는 터치 패드 (touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드를 포함할 수 있다. 프로세서(2210)는 라디오 송수신부(2260)와 통신하여 데이터를 송신하거나 수신할 수 있다. 라디오 송수신부(2260)는 안테나(ANT)를 통해 수신한 전파 신호를 전기 신호로 변환하여 프로세서(2210)로 전달하거나, 프로세서(2210)로부터 수신한 전기 신호를 전파 신호로 바꾸어 외부로 송출할 수 있다.
도 6b를 참조하면, 본 발명의 일 실시예에 의한 전자 시스템(2300)은 바디(2310), 디스플레이 유닛(2360), 및 외부 장치(2370)를 포함할 수 있다. 바디(2310)는 마이크로 프로세서 유닛(Micro Processor Unit; 2320), 파워 공급부(Power Supply; 2330), 기능 유닛(Function Unit; 2340), 및/또는 디스플레이 컨트롤 유닛(Display Control Unit; 2350)을 포함할 수 있다. 바디(2310)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board), 및/또는 케이스(case)를 포함할 수 있다. 마이크로 프로세서 유닛(2320), 파워 공급부(2330), 기능 유닛(2340), 및 디스플레이 컨트롤 유닛(2350)은 바디(2310)의 상면 또는 내부에 실장 또는 배치될 수 있다. 바디(2310)의 상면 혹은 바디(2310)의 내/외부에 디스플레이 유닛(2360)이 배치될 수 있다. 디스플레이 유닛(2360)은 디스플레이 컨트롤 유닛(2350)에 의해 프로세싱된 이미지를 표시할 수 있다. 예를 들어, 디스플레이 유닛(2360)은 LCD (liquid crystal display), AMOLED(active matrix organic light emitting diodes), 또는 다양한 디스플레이 패널을 포함할 수 있다. 디스플레이 유닛(2360)은 터치 스크린을 포함할 수 있다. 따라서, 디스플레이 유닛(2360)은 입출력 기능을 가질 수 있다. 파워 공급부(2330)는 전류 또는 전압을 마이크로 프로세서 유닛(2320), 기능 유닛(2340), 디스플레이 컨트롤 유닛(2350) 등으로 공급할 수 있다. 파워 공급부(2330)는 충전 배터리, 건전지용 소켓, 또는 전압/전류 변환기를 포함할 수 있다. 마이크로 프로세서 유닛(2320)은 파워 공급부(2330)로부터 전압을 공급받아 기능 유닛(2340)과 디스플레이 유닛(2360)을 제어할 수 있다. 예를 들어, 마이크로 프로세서 유닛(2320)은 CPU 또는 AP (application processor)를 포함할 수 있다. 기능 유닛(2340)은 다양한 전자 시스템(2300)의 기능을 수행할 수 있다. 예를 들어, 기능 유닛(2340)은 터치 패드, 터치 스크린, 휘발성/비휘발성 메모리, 메모리 카드 컨트롤러, 카메라, 라이트, 음성 및 동영상 재생 프로세서, 무선 송수신 안테나, 스피커, 마이크, USB 포트, 기타 다양한 기능을 가진 유닛을 포함할 수 있다. 마이크로 프로세서 유닛(2320) 또는 기능 유닛(2340)은 본 발명의 기술적 사상의 일 실시예에 의해 제조된 반도체 소자를 포함할 수 있다.
도 6c를 참조하면, 본 발명의 일 실시예에 의한 전자 시스템(2400)은 버스(2420)를 통하여 데이터 통신을 수행하는 마이크로프로세서(2414), 메모리 시스템(2412) 및 유저 인터페이스(2418)를 포함할 수 있다. 마이크로프로세서(2414)는 CPU 또는 AP를 포함할 수 있다. 전자 시스템(2400)은 마이크로프로세서(2414)와 직접적으로 통신하는 램(2416)을 더 포함할 수 있다. 마이크로프로세서(2414) 및/또는 램(2416)은 단일 패키지 내에 조립될 수 있다. 유저 인터페이스(2418)는 전자 시스템(2400)으로 정보를 입력하거나 또는 전자 시스템(2400)으로부터 정보를 출력하는데 사용될 수 있다. 예를 들어, 유저 인터페이스(2418)는 터치 패드, 터치 스크린, 키보드, 마우스, 스캐너, 음성 디텍터, CRT(cathode ray tube) 모니터, LCD, AMOLED, PDP(plasma display panel), 프린터, 라이트, 또는 기타 다양한 입출력 장치들을 포함할 수 있다. 메모리 시스템(2412)은 마이크로프로세서(2414) 동작용 코드들, 마이크로프로세서(2414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 메모리 시스템(2412)은 메모리 컨트롤러, 하드 디스크, 또는 SSD(solid state drive)를 포함할 수 있다. 마이크로프로세서(2414), 램(2416), 및/또는 메모리 시스템(2412)은 본 발명의 기술적 사상의 일 실시예에 의해 제조된 반도체 소자를 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 테스트 패턴 블록 20: 칩
WF: 웨이퍼 Rx: 행
Cy: 열 Txy: 타일
Dx: 패턴 밀도 Sy: 면적
W: 폭 I: 간격
L: 길이 A: 면적
Dep: 깊이 H: 높이
E: 빈 공간 21-27: 실 패턴들
21: 라인 형 패턴 22: 스페이스
23: 박스 또는 스퀘이 형 패턴 24: 바 형 패턴
25a: 트렌치 형 패턴 25b: 홀 형 패턴
26a: 돌출한 타워 또는 레일 형 패턴
26b: 물질층 27: 게이트 구조
27a: 기판 27b: 게이트 절연층
27c: 게이트 전극 27d: 내부 스페이서
27e: 외부 스페이서
33: 활성 영역 34: 실 패턴
34d: 더미 패턴
43a: 제1 활성 영역 43b: 제2 활성 영역
43c-43e: 조절된 활성 영역들 44a, 44b: 실 패턴들
44c-44h: 통합된 패턴들 45: 브리지
46: 실 패턴 46a: 라인 형 패턴
46b: 바 형 패턴 46c: 림 형 패턴
46d: 작은 박스형 패턴

Claims (10)

  1. 컴퓨터 시스템에 의해 수행되는 반도체 소자의 패턴을 디자인하는 방법에 있어서,
    웨이퍼 상에 다수의 타일들을 형성하되, 상기 타일들을 구성하는 각각의 타일은 다양한 패턴 밀도를 갖는 상기 타일들을 정의하기 위하여 다양한 크기의 다수의 패턴들을 포함하고;
    상기 다수의 타일들 각각에 위치하는 상기 패턴들을 측정하여 측정 결과를 얻고;
    타일 크기들 및 패턴 밀도에 관하여 상기 측정 결과를 분석하여 상기 타일 패턴 밀도에 따라 상기 측정 결과의 선형적 변화를 나타내는 타일의 크기를 결정하고; 및
    상기 크기가 결정된 타일의 상기 패턴 밀도를 상기 컴퓨터 시스템에 의해 조절하는 것을 포함하고,
    상기 측정 결과를 분석하는 것은,
    상기 패턴들의 디자인의 크기 범위를 그래프의 X축으로 설정하고,
    상기 패턴 밀도 범위를 상기 그래프의 Y축으로 설정하고, 및
    상기 타일들의 각각의 크기에 대해 상기 그래프 상에 상기 측정 결과를 플로팅하여 상기 그래프 상에서 선형 거동을 보여주는 타일의 크기를 결정하는 것을 포함하는 반도체 소자의 패턴을 디자인하는 방법.
  2. 제1항에 있어서,
    상기 다수의 타일들을 형성하는 것은 동일한 면적을 갖는 제1 타일들 및 동일한 패턴 밀도를 갖는 제2 타일들을 형성하는 것을 포함하는 반도체 소자의 패턴을 디자인하는 방법.
  3. 제2항에 있어서,
    상기 동일한 면적을 갖는 상기 제1 타일들을 형성하는 것은 동일한 면적 및 서로 다른 패턴 밀도들을 갖는 상기 타일들을 형성하는 것을 포함하는 반도체 소자의 패턴을 디자인하는 방법.
  4. 제3항에 있어서,
    상기 동일한 면적을 갖는 상기 제1 타일들을 형성하는 것은 하나의 행에 동일한 면적을 갖는 상기 타일들을 형성하는 것을 포함하는 반도체 소자의 패턴을 디자인하는 방법.
  5. 제2항에 있어서,
    상기 동일한 패턴 밀도를 갖는 상기 제2 타일들을 형성하는 것은 동일한 패턴 밀도 및 서로 다른 면적들을 갖는 상기 타일들을 형성하는 것을 포함하는 반도체 소자의 패턴을 디자인하는 방법.
  6. 제5항에 있어서,
    상기 동일한 패턴 밀도를 갖는 상기 제2 타일들을 형성하는 것은 하나의 열에 동일한 패턴 밀도를 갖는 상기 타일들을 형성하는 것을 포함하는 반도체 소자의 패턴을 디자인하는 방법.
  7. 제1항에 있어서,
    상기 다수의 타일들을 형성하는 것은 다수의 행들 및 다수의 열들에 격자형 섬 모양으로 배열하는 것을 포함하는 반도체 소자의 패턴을 디자인하는 방법.
  8. 제1항에 있어서,
    상기 패턴들은 디커플링 커패시터의 상부 전극 패턴을 포함하고, 및
    상기 패턴 밀도를 조절하는 것은 상기 디커플링 커패시터의 상기 상부 전극 패턴의 레이아웃을 조절하는 것을 포함하는 반도체 소자의 패턴을 디자인하는 방법.
  9. 제8항에 있어서,
    상기 디커플링 커패시터의 상기 상부 전극 패턴의 레이아웃을 조정하는 것은 적어도 두 개 이상의 상기 상부 전극 패턴들을 X-방향으로 통합하는 것을 포함하는 반도체 소자의 패턴을 디자인하는 방법.
  10. 제8항에 있어서,
    상기 디커플링 커패시터의 상기 상부 전극 패턴의 레이아웃을 조정하는 것은 적어도 두 개 이상의 상기 상부 전극 패턴들을 Y-방향으로 통합하는 것을 포함하는 반도체 소자의 패턴을 디자인하는 방법.
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