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KR102344379B1 - 실딩 패턴을 갖는 반도체 소자 - Google Patents

실딩 패턴을 갖는 반도체 소자 Download PDF

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KR102344379B1
KR102344379B1 KR1020150066683A KR20150066683A KR102344379B1 KR 102344379 B1 KR102344379 B1 KR 102344379B1 KR 1020150066683 A KR1020150066683 A KR 1020150066683A KR 20150066683 A KR20150066683 A KR 20150066683A KR 102344379 B1 KR102344379 B1 KR 102344379B1
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Abstract

기판 상에 형성된 회로 패턴들, 상기 회로 패턴들 상에 수직으로 정렬되도록 형성되고 다수의 평행하는 바들 및 상기 바들 사이의 슬릿들을 포함하는 실딩 패턴, 및, 상기 실딩 패턴 상에 수직으로 중첩되도록 형성되고 다수의 평행하는 바들 및 상기 바들 사이의 슬릿들을 포함하는 하부 오버레이 마크를 포함하고, 상기 실딩 패턴의 상기 바들은 상기 하부 오버레이 마크의 상기 바들의 피치보다 작은 피치를 갖는 반도체 소자를 나타낸다.

Description

실딩 패턴을 갖는 반도체 소자{SEMICONDUCTOR DEVICES HAVING SHIELDING PATTERNS}
본 발명은 실딩 패턴을 갖는 반도체 소자에 관한 것이다.
반도체 소자의 집적도가 증가하면서 반도체 소자를 제조하는 공정이 매우 정교해졌다. 따라서, 포토리소그래피 공정 전에 수행되는 얼라인먼트 공정과 후에 수행되는 오버레이 검사 공정이 매우 미세하고 중요해지고 있다. 오버레이 마크 하부에 아무 패턴들이 없는 경우, Chemical mechanical polishing(CMP) 공정에 의한 단차가 발생할 수 있고, 오버레이 마크의 하부에 패턴들이 있는 경우, 패턴들에 의해 반사된 빛이 오버레이 검사 공정에 영향을 줄 수 있다.
본 발명이 해결하고자 하는 과제는 칩 영역 내에 형성된 오버레이 마크를 갖는 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 오버레이 마크 하부에 형성된 실딩 패턴을 갖는 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는, 기판 상에 형성된 회로 패턴들; 상기 회로 패턴들 상에 수직으로 정렬되도록 형성되고 다수의 평행하는 바들 및 상기 바들 사이의 슬릿들을 포함하는 실딩 패턴; 및 상기 실딩 패턴 상에 수직으로 중첩되도록 형성되고 다수의 평행하는 바들 및 상기 바들 사이의 슬릿들을 포함하는 하부 오버레이 마크를 포함하고, 상기 실딩 패턴의 상기 바들은 상기 하부 오버레이 마크의 상기 바들의 피치보다 작은 피치를 갖을 수 있다.
상기 실딩 패턴의 상기 바들은 상기 하부 오버레이 마크의 상기 바들과 평행하게 연장하도록 배열될 수 있다.
상기 실딩 패턴의 상기 바들은 상기 하부 오버레이 마크의 상기 바들 및 상기 슬릿들에 대하여 각각, 수평으로 대칭적으로 배열될 수 있다.
상기 실딩 패턴의 상기 바들의 하나들은 각각 상기 오버레이 마크의 상기 바들의 중앙 및 상기 슬릿들의 중앙에 수직으로 정렬되도록 배열될 수 있다.
상기 실딩 패턴의 상기 바들의 피치는 상기 하부 오버레이 마크의 상기 바들의 피치의 1/n (n은 양의 정수)일 수 있다.
상기 실딩 패턴은 상대적으로 넓은 폭을 갖는 제1 바들 및 상대적으로 좁은 폭을 갖는 제2 바들을 포함할 수 있다.
본 발명의 기술적 사상의 다양한 실시예에 의한 반도체 소자는, 기판 상의 회로 패턴들; 상기 회로 패턴들 상에 형성된 다수의 평행하는 바들 및 상기 바들 사이의 슬릿들을 포함하는 실딩 패턴; 및 상기 실딩 패턴 상에 형성되고 다수의 평행하는 바들 및 상기 바들 사이의 슬릿들을 포함하는 하부 오버레이 패턴을 포함하고, 상기 실딩 패턴의 상기 바들의 일부들은 상기 하부 오버레이 패턴의 상기 바들 사이의 상기 슬릿들과 수직으로 중첩할 수 있다.
상기 하부 오버레이 패턴의 상기 바들 사이의 상기 슬릿들과 상기 실딩 패턴의 상기 바들 사이의 상기 슬릿들의 일부들이 수직으로 중첩할 수 있다.
상기 실딩 패턴의 상기 바들은 상기 하부 오버레이 마크의 상기 바들과 평행하게 연장하는 제1 바들을 포함할 수 있다.
상기 실딩 패턴은 스퀘어 형 영역의 네 개의 사분 면들 내에 4-방향으로 바람개비 형태로 배열될 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 실딩 패턴의 하부에 형성된 패턴들로부터 반사되는 빛이 차단되므로 오버레이 검사의 정확성이 향상된다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 동일 레이어와 수평적으로 평행한 오버레이 마크를 가지므로 오버레이 검사의 정확성이 향상된다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 칩 영역 내에 위치한 오버레이 마크를 포함하므로 스크라이브 레인의 면적이 줄어들 수 있다.
도 1a 내지 도 1c는 본 발명의 기술적 사상의 다양한 실시예들에 의한 실딩 패턴들과 하부 오버레이 마크를 도시한 레이아웃들이다.
도 2a 내지 4a는 본 발명의 기술적 사상의 다양한 실시예들에 의한 상기 실딩 패턴들과 하부 오버레이 마크들이 중첩하는 모양을 도시한 중첩된 레이아웃들이고, 도 2b 내지 4b는 각각 도 2a 내지 4a의 II - II′ 내지 IV-IV′ 선들을 따라 절단한 종단면도들이다.
도 5a 및 6a는 본 발명의 기술적 사상의 다양한 실시예들에 의한 실딩 패턴들과 하부 오버레이 마크가 중첩하는 모양을 도시한 중첩된 레이아웃들이고, 및 도 5b, 5C, 6b, 및 6c는 각각 도 5a 및 6a의 V-V′ 내지 VIII-VIII′ 선들을 따라 절단한 종단면도들이다.
도 7a 및 8a는 본 발명의 기술적 사상의 다양한 실시예들에 의한 실딩 패턴들과 하부 오버레이 마크가 중첩하는 모양을 도시한 중첩된 레이아웃들이고, 및 도 7b 및 8b는 각각 도 7a 및 8a의 IX-IX′ 및 X-X′ 선을 따라 절단한 종단면도들이다.
도 9a 내지 9f는 본 발명의 일 실시예에 의한 실딩 패턴을 갖는 반도체 소자를 형성하는 방법들을 설명하기 위하여 도 1a의 I-I' 방향을 따라 절단한 개념적인 종단면도들이다.
도 10은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 하부 오버레이 마크와 상부 오버레이 마크가 중첩하는 것을 보이는 레이아웃이다.
도 11a, 및 11b는 본 발명의 기술적 사상의 일 실시예에 의한 전자 시스템을 개념적으로 도시한 블록다이어그램이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)' 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 '직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', '아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1a 내지 도 1c는 본 발명의 기술적 사상의 다양한 실시예들에 의한 실딩 패턴들과 하부 오버레이 마크를 도시한 레이아웃들이다.
도 1a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 실딩 패턴(30a)들 및 하부 오버레이 마크(40)들은 각각, 스퀘어 형 영역의 네 개의 사분 면들 내에 4-방향으로 바람개비 형태로 서로 평행하게 연장하도록 배열된 다수 개의 바(bars)들 및 슬릿(slits)들을 포함할 수 있다. 상기 실딩 패턴(30a)들은 상기 하부 오버레이 마크(40)들보다 낮은 레벨의 층에 상기 하부 오버레이 마크(40)들과 중첩되도록 배열될 수 있다. 예를 들어, 상기 실딩 패턴(30a)의 상기 바들은 상기 하부 오버레이 마크(40)의 상기 바들과 평행하도록 중첩될 수 있다. 상기 실딩 패턴(30a)은 상기 하부 오버레이 마크(40)보다 좁은 바들 및 상기 바들 사이의 슬릿들을 포함할 수 있다. 예를 들어, 상기 실딩 패턴(30a)의 피치(pitch)는 상기 하부 오버레이 마크(40)의 피치의 1/n 배일 수 있다. (n: 양의 정수)
도 1b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 실딩 패턴(30b)들은 스퀘어 형 영역의 네 개의 사분 면들 내에 4-방향으로 바람개비 형태로 서로 평행하고, 및 하부 오버레이 마크(40)의 바들과 수직하게(orthogonally) 연장하도록 배열된 바들 및 슬릿들을 포함할 수 있다. 상기 실딩 패턴(30b)의 피치도 상기 하부 오버레이 마크(40)의 피치보다 작을 수 있다.
도 1c를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 실딩 패턴(30c)들은 스퀘어 형 영역의 네 개의 사분 면들 내에 그리드(grid) 또는 격자(lattice) 모양으로 배열된 다수의 수평 바들 및 수직 바들을 포함할 수 있다. 상기 오버레이 마크(40)의 바들과 평행하게 배열된 상기 실딩 패턴(30c)의 상기 바들의 피치는 상기 하부 오버레이 마크(40)의 피치보다 작을 수 있다.
도 1a 내지 1c를 참조하여, 상기 실딩 패턴(30a, 30b, 30c)의 상기 바들 및 상기 슬릿들은 모두 상기 하부 오버레이 마크(40)의 상기 바들 및 상기 슬릿들과 수직으로 중첩될 수 있다.
도 2a 내지 4a는 본 발명의 기술적 사상의 다양한 실시예들에 의한 상기 실딩 패턴들과 하부 오버레이 마크들이 중첩하는 모양을 도시한 중첩된 레이아웃들이고, 도 2b 내지 4b는 각각 도 2a 내지 4a의 II - II′ 내지 IV-IV′ 선들을 따라 절단한 종단면도들이다.
도 2a 및 2b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 실딩 패턴(30a1)은 상기 하부 오버레이 마크(40)의 바들과 평행하는 다수 개의 바들을 포함할 수 있고, 상기 실딩 패턴(30a1)의 상기 바들의 피치(Pa1)는 상기 하부 오버레이 마크(40)의 상기 바들의 피치(P2)보다 작을 수 있다. 예를 들어, 상기 실딩 패턴(30a1)의 상기 바들의 피치(Pa1)는 상기 하부 오버레이 마크(40)의 상기 바들의 피치(P2)의 1/2일 수 있다. 상기 실딩 패턴(30a1)의 상기 바들 중 각 하나는 상기 하부 오버레이 마크(40)의 바들 및/또는 슬릿들과 완전히 중첩될 수 있다. 예를 들어, 상기 실딩 패턴(30a1)의 상기 바들은 상기 하부 오버레이 마크(40)의 바들 및 슬릿들에 각각 하나씩 대응하는 피치(Pa1) 또는 배열을 가질 수 있다. 따라서, 상기 실딩 패턴(30a1)은 상기 하부 오버레이 마크(40)에 대하여 가로 방향 또는 수평 방향으로 대칭적으로 중첩될 수 있다. 예를 들어, 상기 실딩 패턴(30a1)의 상기 바들로부터 왼 쪽 및 오른 쪽에 가장 가깝게 위치한 상기 하부 오버레이 마크(40)의 상기 바들까지의 거리들은 동일할 수 있다. 또는, 상기 실딩 패턴(30a1)의 상기 바들로부터 왼 쪽 및 오른 쪽에 가장 가깝게 위치한 상기 하부 오버레이 마크(40)의 상기 슬릿들까지의 거리들은 동일할 수 있다.
도 3a 및 3b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 실딩 패턴(30a2)은 상기 하부 오버레이 마크(40)의 상기 바들과 평행하는 다수 개의 바들을 포함할 수 있고, 상기 실딩 패턴(30a2)의 상기 바들의 피치(Pa2)는 상기 하부 오버레이 마크(40)의 상기 바들의 피치(P2)의 1/4일 수 있다. 상기 실딩 패턴(30a2)의 상기 바들 중 각 하나는 상기 하부 오버레이 마크(40)의 바들, 슬릿들, 및/또는 상기 하부 오버레이 마크(40)의 상기 바들의 측벽들과 수직으로 정렬될 수 있다. 상기 실딩 패턴(30a2)의 상기 바들도 상기 하부 오버레이 마크(40)의 상기 바들에 대하여 가로 방향 또는 수평 방향으로 대칭적으로 중첩될 수 있다. 예를 들어, 상기 하부 오버레이 마크(40)의 상기 슬릿들의 중앙과 수직으로 중첩되도록 배열된 상기 실딩 패턴(30a2)의 상기 바들로부터 왼 쪽 및 오른 쪽에 가장 가깝게 위치한 상기 하부 오버레이 마크(40)의 상기 바들까지의 거리들은 동일할 수 있다. 또는 상기 하부 오버레이 마크(40)의 상기 바들의 중앙과 수직으로 중첩되도록 배열된 상기 실딩 패턴(30a2)의 상기 바들로부터 왼 쪽 및 오른 쪽에 가장 가깝게 위치한 상기 하부 오버레이 마크(40)의 상기 슬릿들까지의 거리들은 동일할 수 있다.
도 4a 및 4b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 실딩 패턴(30a3)은 상기 하부 오버레이 마크(40)의 상기 바들과 평행하는 다수 개의 바들을 포함할 수 있고, 상기 실딩 패턴(30a3)의 상기 바들의 피치(Pa3)는 상기 하부 오버레이 마크(40)의 상기 바들의 피치(P2)의 1/6일 수 있다. 상기 실딩 패턴(30a2)의 상기 바들 중 각 세 개는 상기 하부 오버레이 마크(40)의 상기 바들 및/또는 슬릿들과 중첩할 수 있고, 각 하나는 상기 하부 오버레이 마크(40)의 상기 바들의 측벽들과 수직으로 정렬될 수 있다. 상기 실딩 패턴(30a2)의 상기 바들도 상기 하부 오버레이 마크(40)의 상기 바들에 대하여 가로 방향 또는 수평 방향으로 대칭적으로 중첩될 수 있다. 예를 들어, 상기 하부 오버레이 마크(40)의 상기 슬릿들의 중앙과 수직으로 중첩되도록 배열된 상기 실딩 패턴(30a3)의 상기 바들로부터 왼 쪽 및 오른 쪽에 가장 가깝게 위치한 상기 하부 오버레이 마크(40)의 상기 바들까지의 거리들은 동일할 수 있다. 또는 상기 하부 오버레이 마크(40)의 상기 바들의 중앙과 수직으로 중첩되도록 배열된 상기 실딩 패턴(30a3)의 상기 바들로부터 왼 쪽 및 오른 쪽에 가장 가깝게 위치한 상기 하부 오버레이 마크(40)의 상기 슬릿들까지의 거리들은 동일할 수 있다.
도 2a 내지 4b의 상기 실딩 패턴(30a1, 30a2, 30a3)들의 상기 바들의 하나들은 상기 오버레이 마크(40)의 상기 바들의 중앙 및 상기 슬릿들의 중앙과 각각 수직으로 정렬되도록 배열될 수 있다.
도 5a 및 6a는 본 발명의 기술적 사상의 다양한 실시예들에 의한 실딩 패턴들과 하부 오버레이 마크가 중첩하는 모양을 도시한 중첩된 레이아웃들이고, 및 도 5b, 5C, 6b, 및 6c는 각각 도 5a 및 6a의 V-V′ 내지 VIII-VIII′ 선들을 따라 절단한 종단면도들이다.
도 5a 내지 5c를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 실딩 패턴(30b)은 상기 하부 오버레이 마크(40)의 상기 바들과 수직으로 교차하도록 배열된 다수 개의 바들 및 슬릿들을 포함할 수 있다. 상기 실딩 패턴(30b)의 상기 바들의 피치(Pb)는 상기 하부 오버레이 마크(40)의 상기 바들의 피치(P2)와 동일하거나 작을 수 있다.
도 6a 내지 6c를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 실딩 패턴(30c)은 상기 하부 오버레이 마크(40)의 상기 바들과 평행하도록 배치된 다수 개의 바들, 및 수직으로 교차하도록 배열된 다수 개의 수직 바들 및 수평 바들을 포함할 수 있다. 실딩 패턴(30c)의 상기 바들의 수평 피치(Pc1) 및 수직 피치(Pc2)는 상기 하부 오버레이 마크(40)의 상기 바들의 피치(P2)보다 작을 수 있다. 상기 수평 피치(Pc1)와 상기 수직 피치(Pc2)가 동일하게 도시되었으나, 동일하지 않을 수도 있다. 상기 실딩 패턴(30c)의 상기 바들의 수평 피치(Pc1)는 상기 하부 오버레이 마크(40)의 상기 바들의 피치(P2)보다 작을 수 있다.
도 3a 내지 6c에 도시된 상기 실딩 패턴(30a, 30b, 30c)들의 듀티 사이클은 50%일 수 있다. 예를 들어, 한 피치(Pa1, Pa2, Pa3, Pb, Pc1, Pc2) 내에서 상기 바들이 점유하는 폭과 상기 슬릿들이 점유하는 폭은 이상적으로 동일할 수 있다. 다른 말로, 상기 바들과 상기 슬릿들은 동일한 폭들을 가질 수 있다.
도 7a 및 8a는 본 발명의 기술적 사상의 다양한 실시예들에 의한 실딩 패턴들과 하부 오버레이 마크가 중첩하는 모양을 도시한 중첩된 레이아웃들이고, 및 도 7b 및 8b는 각각 도 7a 및 8a의 IX-IX′ 및 X-X′ 선을 따라 절단한 종단면도들이다.
도 7a 및 7b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 실딩 패턴(30d)은 하부 오버레이 마크(40)의 바들과 중첩하는 제1 바들(30d1) 및 상기 하부 오버레이 마크(40)의 바들 사이의 슬릿들과 중첩하는 제2 바들(30d2)을 포함할 수 있다. 상기 제1 바들(30d1)과 상기 제2 바들(30d2)은 교대로(alternating) 배열될 수 있다. 예를 들어, 상기 제2 바들(30d2)은 상기 제1 바들(30d1)의 사이에 배열될 수 있다. 상기 실딩 패턴(30d)의 상기 제1 바들(30d1)은 상기 하부 오버레이 마크(40)의 상기 바들과 동일한 폭들을 가질 수 있다. 예를 들어, 상기 실딩 패턴(30d)의 상기 제1 바들(30d1)의 측벽들과 상기 하부 오버레이 마크(40)의 상기 바들의 측벽들이 수직으로 정렬할 수 있다. 상기 제1 바들(30d1)은 상기 제2 바들(30d2)보다 넓은 폭을 가질 수 있다. 상기 제2 바들(30d2)은 상기 하부 오버레이 마크(40)의 상기 바들 사이에 수평 대칭적으로 배열될 수 있다. 예를 들어, 상기 제2 바들(30d2)은 상기 하부 오버레이 마크(40)의 상기 슬릿들의 중앙에 배열될 수 있다. 인접하는 상기 제1 바들(30d1) 중 하나과 상기 제2 바들(30d2) 중 하나를 갖는 한 세트의 피치(Pd)는 상기 하부 오버레이 마크(40)의 피치(P2)와 동일할 수 있다. 상기 제1 바들(30e1)과 상기 제2 바들(30e2) 사이의 슬릿들은 균일할 수 있다.
도 8a 및 8b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 실딩 패턴(30e)은 하부 오버레이 마크(40)의 바들과 중첩하는 제1 바들(30e1) 및 상기 하부 오버레이 마크(40)의 바들 사이의 슬릿들과 중첩하는 제2 바들(30e2)을 포함할 수 있다. 상기 실딩 패턴(30e)의 상기 제1 바들(30e1)은 상기 하부 오버레이 마크(40)의 상기 바들보다 작은 폭들을 가질 수 있다. 따라서, 상기 실딩 패턴(30e)의 상기 제1 바들(30e1)은 상기 하부 오버레이 마크(40)의 상기 바들과 완전히 중첩될 수 있다. 상기 제1 바들(30e1)은 상기 제2 바들(30e2)보다 넓을 수 있다. 상기 제2 바들(30e2)은 상기 하부 오버레이 마크(40)의 상기 바들 사이에 수평 대칭적으로 배열될 수 있다. 예를 들어, 상기 제2 바들(30e2)은 상기 하부 오버레이 마크(40)의 상기 슬릿(slit)들의 중앙에 배열될 수 있다. 인접하는 상기 제1 바들(30e1) 중 하나와 상기 제2 바들(30e2) 중 하나를 갖는 한 세트의 피치(Pe)는 상기 하부 오버레이 마크(40)의 피치(P2)와 동일할 수 있다. 상기 제1 바들(30e1)과 상기 제2 바들(30e2) 사이의 슬릿들은 균일할 수 있다.
도 7a 내지 8b에 도시된 상기 실딩 패턴(30d, 30e)들의 상기 바들이 점유하는 폭과 상기 슬릿들이 점유하는 폭은 동일하지 않을 수 있다. 다른 말로, 상기 실딩 패턴(30d, 30e)들의 상기 바들과 상기 슬릿들은 상이한 폭들을 가질 수 있다.
도 9a 내지 9f는 본 발명의 일 실시예에 의한 실딩 패턴을 갖는 반도체 소자를 형성하는 방법들을 설명하기 위하여 도 1a의 I-I' 방향을 따라 절단한 개념적인 종단면도들이다.
도 9a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은 기판(101) 상에 회로 패턴들(10, 15, 20)을 형성하는 것을 포함할 수 있다.
상기 기판(101)은 핀 활성 영역을 포함할 수 있다. 상기 기판(101)은 상기 핀 활성 영역 내의 소스/드레인(102)들을 포함할 수 있다. 상기 기판(100)은 실리콘(Si) 또는 실리콘 산화물을 포함할 수 있다. 예를 들어, 상기 기판(100)은 실리콘 웨이퍼일 수 있다. 상기 회로 패턴들(10, 15, 20)은 게이트 패턴(10)들, 컨택 패턴(15)들, 및 비아 패턴(20)들을 포함할 수 있다.
상기 게이트 패턴(10)들은 각각, 게이트 절연층(11), 게이트 전극(12), 및 게이트 스페이서(13)를 포함할 수 있다. 상기 게이트 절연층(11)은 상기 기판(101) 상에 직접적으로 형성될 수 있다. 상기 게이트 절연층(11)은 산화된 실리콘 또는 금속 산화물 같은 절연체를 포함할 수 있다. 상기 게이트 전극(12)은 금속 같은 전도체를 포함할 수 있다. 상기 게이트 스페이서(13)는 상기 게이트 전극(12)의 측면들을 감쌀 수 있다. 상기 게이트 스페이서(13)는 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다.
상기 방법은 상기 게이트 패턴(10)들 및 상기 컨택 패턴(15)들의 측면들을 감싸는 바닥(bottom) 층간 절연층(110)을 형성하는 것을 더 포함할 수 있다. 상기 바닥 층간 절연층(110)은 TEOS 같은 실리콘 산화물을 포함할 수 있다.
상기 방법은 상기 게이트 패턴(10)들과 상기 바닥 층간 절연층(110)을 평탄화하고, 제1 스토핑 절연층(115) 및 제1 층간 절연 층(120)을 형성하는 것을 포함할 수 있다. 상기 제1 스토핑 절연층(115)은 실리콘 질화물을 포함할 수 있다.
상기 컨택 패턴(15)들은 각각, 컨택 실리사이드 층(16), 컨택 배리어 층(17), 및, 컨택 플러그(18)를 포함할 수 있다. 상기 컨택 실리사이드 층(16)은 상기 소스/드레인(102) 상에 금속층을 형성하고 실리시데이션 공정을 수행하는 것을 포함할 수 있다. 상기 금속층들은 텅스텐(W), 티타늄(Ti), 니켈(Ni), 코발트(Co), 또는 기타 금속을 포함할 수 있다. 따라서, 상기 컨택 실리사이드 층(16)은 텅스텐 실리사이드(WSi), 티타늄 실리사이드(TiSi), 니켈 실리사이드(NiSi), 코발트 실리사이드(CoSi), 또는 기타 금속 실리사이드를 포함할 수 있다.
상기 컨택 배리어 층(17)은 티타늄 질화물(TiN) 같은 금속 질화물을 포함할 수 있다. 상기 컨택 플러그(18)는 텅스텐 같은 금속을 포함할 수 있다.
상기 컨택 패턴(15)들을 형성하는 것은 상기 제1 층간 절연층(120), 상기 제1 스토핑 절연층(115) 및 상기 바닥 층간 절연층(110)을 수직으로 관통하여 상기 소스/드레인(102)들을 노출하는 컨택 홀들을 형성하고, 상기 노출된 소스/드레인(102) 상에 컨택 실리사이드 층(16)을 형성하고, 상기 컨택 실리사이드 층(16) 및 상기 컨택 홀의 내벽들 상에 컨포멀하게 컨택 배리어 층(17)을 형성하고, 상기 컨택 배리어 층(17)들 상에 상기 컨택 홀을 채우도록 컨택 플러그(18)들을 형성하고, 및 상기 제1 층간 절연층(120), 상기 컨택 배리어 층(17) 및 상기 컨택 플러그(18)들의 상면들을 CMP 공정을 수행하여 평탄화하는 것을 포함할 수 있다.
상기 방법은 상기 컨택 패턴(15)들과 상기 제1 층간 절연층(120) 상에 제2 스토핑 절연층(125) 및 제2 층간 절연층(130)을 형성하는 것을 더 포함할 수 있다. 상기 제2 스토핑 절연층(125)은 실리콘 질화물을 포함할 수 있고, 및 상기 제2 층간 절연층(130)은 TEOS 같은 실리콘 산화물을 포함할 수 있다.
상기 비아 패턴(20)들은 각각, 비아 배리어 층(21) 및 비아 플러그(22)를 포함할 수 있다. 상기 비아 배리어 층(21)은 티타늄(Ti) 또는 티타늄 질화물(TiN)을 포함할 수 있다. 상기 비아 플러그(22)는 구리(Cu) 또는 텅스텐(W)과 같은 금속을 포함할 수 있다.
상기 비아 패턴(20)들을 형성하는 것은 상기 제2 층간 절연층(130), 상기 제2 스토핑 절연층(125), 상기 제1 층간 절연층(120), 및 상기 제1 스토핑 절연층(115)을 수직으로 관통하여 상기 컨택 패턴(15)들 및/또는 상기 게이트 패턴(10)들의 상면들을 노출하는 비아홀을 형성하고, 상기 비아홀의 내벽들 상에 컨포멀하게 비아 배리어 층(21)들을 형성하고, 상기 비아홀들을 채우는 비아 플러그(22)들을 형성하고, 및 상기 비아 패턴(20)들과 상기 제2 층간 절연층(130)의 상면들을 평탄화하는 것을 포함할 수 있다.
상기 방법은 상기 비아 패턴(20)들 및 상기 제2 층간 절연층(130) 상에 캡핑층(130) 및 하부 층간 절연층(140)을 형성하는 것을 포함할 수 있다. 상기 캡핑층(135)은 실리콘 질화물(SiN), 실리콘 탄화질화물(SiCN), 또는 실리콘 산화질화물(SiON)을 포함할 수 있다. 상기 하부 층간 절연층(140)은 TEOS(tetraethyl orthosilicate) 또는 HDP(high density plasma)-Oxide 같은 실리콘 산화물을 포함할 수 있다.
도 9b를 참조하면, 상기 방법은 상기 하부 층간 절연층(120)을 선택적으로 식각하여 상기 하부 층간 절연층(120) 내에 실딩 트렌치(30T)들을 형성하는 것을 포함할 수 있다.
도 9c를 참조하면, 상기 방법은 상기 실딩 트렌치(30T)들을 금속으로 채우도록 실딩 플레이트(30P)를 형성하는 것을 포함할 수 있다. 상기 실딩 플레이트(30P)는 구리(Cu) 또는 텅스텐(W) 같은 금속을 포함할 수 있다.
도 9d를 참조하면, 상기 방법은 상기 실딩 플레이트(30P)의 상면을 CMP(chemical mechanical polishing) 같은 평탄화 공정을 수행하여 상기 실딩 패턴(30)을 형성하는 것을 포함할 수 있다. 상기 실딩 패턴(30)들은 상기 하부 층간 절연층(140)을 선택적으로 노출할 수 있다. 상기 실딩 패턴(30)의 상면과 상기 하부 층간 절연층(140)의 상면은 공면을 이룰 수 있다(be co-planar).
도 9e를 참조하면, 상기 방법은 상기 실딩 패턴(30)들 및 상기 하부 층간 절연층(140) 상에 하부 스토핑 절연층(145) 및 상부 층간 절연층(150)을 형성하고, 및 상기 상부 층간 절연층(145) 내에 하부 오버레이 마크(40)들을 형성하는 것을 포함할 수 있다. 상기 하부 오버레이 마크(40)들은 상기 상부 층간 절연층(150)의 상부를 선택적으로 노출할 수 있다. 상기 하부 스토핑 절연층(145)은 상기 하부 층간 절연층(140)보다 단단한 물질, 예를 들어, 실리콘 질화물(SiN), 실리콘 탄화질화물(SiCN), 또는 실리콘 산화질화물(SiON)을 포함할 수 있다. 상기 상부 층간 절연층(150)은 실리콘 이산화물(SiO2)과 같은 실리콘 산화물을 포함할 수 있다. 상기 하부 오버레이 마크(40)들은 구리(Cu) 또는 텅스텐(W) 같은 금속을 포함할 수 있다. 본 발명의 기술적 사상에 의하면, 상기 하부 오버레이 마크(40)들은 상기 회로 패턴들(10, 15, 20) 상에 수직으로 정렬되도록 형성될 수 있다. 다른 말로, 상기 하부 오버레이 마크(40)들은 웨이퍼의 스크라이브 레인이 아닌, 칩 영역 내에 형성될 수 있다.
도 9f를 참조하면, 상기 방법은 상기 하부 오버레이 마크(40) 및 상기 상부 층간 절연층(150) 상에 상부 스토핑 절연층(155), 희생층(160) 및, 상부 오버레이 마크(50)들을 형성하는 것을 포함할 수 있다. 상기 방법은 희생층(160)상에 희생 캡핑층(165), 반사 방지층(175)을 형성하는 것을 더 포함할 수 있다. 상기 상부 스토핑 절연층(155)은 상기 상부 층간 절연층(150)보다 단단한 물질, 예를 들어, 실리콘 질화물(SiN), 실리콘 탄화질화물(SiCN), 또는 실리콘 산화질화물(SiON)을 포함할 수 있다. 상기 희생층(160)은 실리콘 산화물 및 실리콘 질화물과 식각 선택비를 가질 수 있다. 예를 들어, 상기 희생층(160)은 SOH(spin on hardmask) 같이 탄소를 포함하는 실리콘 산화물을 포함할 수 있다. 상기 희생 캡핑층(165)은 상기 희생층(160)과 식각 선택비를 가질 수 있다. 예를 들어, 상기 희생 캡핑층(165)은 실리콘 질화물, 실리콘 산화질화물, 또는 실리콘 탄화질화물 중 어느 하나를 포함할 수 있다. 상기 반사 방지층(175)은 고분자 유기물 또는 무기물을 포함할 수 있다. 상기 상부 오버레이 마크(50)들은 다수 개의 평행한 오버레이 슬릿(So, Overlay slits)들을 포함할 수 있다. 상기 오버레이 슬릿(So)들은 상기 하부 오버레이 마크(40)들과 서로 수직으로 정렬, 중첩할 수 있다. 상기 상부 오버레이 마크(50)은 포토레지스트를 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 따르면, 하부 오버레이 마크(40)의 하부에 배치된 실딩 패턴(30)이 오버레이 검사 공정에서 상기 회로 패턴(10, 15, 20)들로부터 반사되는 빛을 차단할 수 있으므로, 오버레이 공정의 정확도가 개선될 수 있다.
본 발명의 기술적 사상의 일 실시예에 따르면, 상기 실딩 패턴(30a-30e)들은 CMP 공정에서 연마 저지층으로 이용될 수 있으므로, 상기 하부 오버레이 마크(40)가 스크라이브 레인이 아닌 칩 영역 내에 형성될 수 있다. 따라서, 본 발명의 기술적 사상에 따르면 웨이퍼 당 칩 수가 증가하므로 생산성이 증가할 수 있다.
본 발명의 기술적 사상의 일 실시예에 따르면, 상기 하부 오버레이 마크(40)를 이용하여 동일한 위치에서 다수의 오버레이 검사 공정이 진행될 수 있으므로, 오버레이 검사의 정확성이 향상될 수 있다.
도 10은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 하부 오버레이 마크와 상부 오버레이 마크가 중첩하는 것을 보이는 레이아웃이다.
도 10을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 서로 교대로(alternating) 중첩하는 바들을 갖는 하부 오버레이 마크(40) 및 상부 오버레이 마크(50)을 가질 수 있다. 상기 하부 오버레이 마크(40) 및 상기 상부 오버레이 마크(50)는 각각, 스퀘어 형 영역의 네 개의 사분 면들 내에 4-방향으로 바람개비 형태로 서로 평행하게 연장하도록 배열된 다수 개의 바(bars)들 및 슬릿(slits)들을 포함할 수 있다. 예를 들어, 상기 하부 오버레이 마크(40)의 바들과 상기 상부 오버레이 마크(50)의 슬릿들이 수직으로 정렬 및 중첩될 수 있고, 및 상기 하부 오버레이 마크(40)의 슬릿들과 상기 상부 오버레이 마크(50)의 바들이 수직으로 정렬 및 중첩될 수 있다. 상기 하부 오버레이 마크(40)와 상기 상부 오버레이 마크(50)는 동일한 피치를 가질 수 있다.
본 발명의 실시예들에 의한 반도체 소자는 상부 오버레이 마크(50)와 하부 오버레이 마크(40) 보다 낮은 레벨에 형성된 실딩 패턴(30)들을 포함하므로, 오버레이를 검사하는 공정에서 상부 오버레이 마크(50)과 하부 오버레이 마크(40) 하부 층에 회로 패턴이 있음에도 불구하고 오버레이 에러를 감소시켜 오버레이 검사의 정확성을 높일 수 있다.
도 11a, 및 11b는 본 발명의 기술적 사상의 일 실시예에 의한 전자 시스템을 개념적으로 도시한 블록다이어그램이다.
도 11a를 참조하면, 본 발명의 일 실시예에 의한 전자 시스템(2300)은 바디(2310), 디스플레이 유닛(2360), 및 외부 장치(2370)를 포함할 수 있다. 상기 바디(2310)는 마이크로 프로세서 유닛(Micro Processor Unit; 2320), 파워 공급부(Power Supply; 2330), 기능 유닛(Function Unit; 2340), 및/또는 디스플레이 컨트롤 유닛(Display Control Unit; 2350)을 포함할 수 있다. 상기 바디(2310)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board), 및/또는 케이스(case)를 포함할 수 있다. 상기 마이크로 프로세서 유닛(2320), 상기 파워 공급부(2330), 상기 기능 유닛(2340), 및 상기 디스플레이 컨트롤 유닛(2350)은 상기 바디(2310)의 상면 또는 내부에 실장 또는 배치될 수 있다. 상기 바디(2310)의 상면 혹은 상기 바디(2310)의 내/외부에 디스플레이 유닛(2360)이 배치될 수 있다. 상기 디스플레이 유닛(2360)은 디스플레이 컨트롤 유닛(2350)에 의해 프로세싱된 이미지를 표시할 수 있다. 예를 들어, 상기 디스플레이 유닛(2360)은 LCD (liquid crystal display), AMOLED(active matrix organic light emitting diodes), 또는 다양한 디스플레이 패널을 포함할 수 있다. 상기 디스플레이 유닛(2360)은 터치 스크린을 포함할 수 있다. 따라서, 상기 디스플레이 유닛(2360)은 입출력 기능을 가질 수 있다. 상기 파워 공급부(2330)는 전류 또는 전압을 상기 마이크로 프로세서 유닛(2320), 상기 기능 유닛(2340), 상기 디스플레이 컨트롤 유닛(2350) 등으로 공급할 수 있다. 상기 파워 공급부(2330)는 충전 배터리, 건전지용 소켓, 또는 전압/전류 변환기를 포함할 수 있다. 상기 마이크로 프로세서 유닛(2320)은 상기 파워 공급부(2330)로부터 전압을 공급받아 상기 기능 유닛(2340)과 상기 디스플레이 유닛(2360)을 제어할 수 있다. 예를 들어, 상기 마이크로 프로세서 유닛(2320)은 CPU 또는 AP (application processor)를 포함할 수 있다. 상기 기능 유닛(2340)은 터치 패드, 터치 스크린, 휘발성/비휘발성 메모리, 메모리 카드 컨트롤러, 카메라, 라이트, 음성 및 동영상 재생 프로세서, 무선 송수신 안테나, 스피커, 마이크, USB 포트, 기타 다양한 기능을 가진 유닛을 포함할 수 있다. 상기 마이크로 프로세서 유닛(2320) 또는 상기 기능 유닛(2340)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 실딩 패턴을 가진 반도체 소자를 포함할 수 있다.
도 11b을 참조하면, 본 발명의 일 실시예에 의한 전자 시스템(2400)은 버스(2420)를 통하여 데이터 통신을 수행하는 마이크로프로세서(2414), 메모리 시스템(2412) 및 유저 인터페이스(2418)를 포함할 수 있다. 상기 마이크로프로세서(2414)는 CPU 또는 AP를 포함할 수 있다. 상기 전자 시스템(2400)은 상기 마이크로프로세서(2414)와 직접적으로 통신하는 상기 램(2416)을 더 포함할 수 있다. 상기 마이크로프로세서(2414) 및/또는 상기 램(2416)은 단일 패키지 내에 조립될 수 있다. 상기 유저 인터페이스(2418)는 상기 전자 시스템(2400)으로 정보를 입력하거나 또는 상기 전자 시스템(2400)으로부터 정보를 출력하는데 사용될 수 있다. 예를 들어, 상기 유저 인터페이스(2418)는 터치 패드, 터치 스크린, 키보드, 마우스, 스캐너, 음성 디텍터, CRT(cathode ray tube) 모니터, LCD, AMOLED, PDP(plasma display panel), 프린터, 라이트, 또는 기타 다양한 입출력 장치들을 포함할 수 있다. 상기 메모리 시스템(2412)은 상기 마이크로프로세서(2414) 동작용 코드들, 상기 마이크로프로세서(2414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 상기 메모리 시스템(2412)은 메모리 컨트롤러, 하드 디스크, 또는 SSD(solid state drive)를 포함할 수 있다. 상기 마이크로프로세서(2414), 상기 램(2416), 및/또는 상기 메모리 시스템(2412)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 실딩 패턴을 가진 반도체 소자를 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 게이트 패턴 11: 게이트 절연층
12: 게이트 패턴 전극 13: 게이트 스페이서
15: 컨택 패턴 16: 컨택 실리사이드층
17: 컨택 배리어층 18: 컨택 플러그
20: 비아 패턴 21: 비아 배리어층
22: 비아 플러그
30, 30a, 30b, 30c, 30d, 30e: 실딩 패턴
30a1, 30a2, 30a3, 30d1, 30d2, 30e1, 30e2: 실딩 패턴
30T: 실딩 트렌치 30P: 실딩 플레이트
40: 하부 오버레이 마크 50: 상부 오버레이 마크
101: 기판 102: 소스/드레인 전극
110: 바닥 층간 절연층 115: 제1 스토핑 절연층
120: 제1 층간 절연층 125: 제2 스토핑 절연층
130: 제2 층간 절연층 135: 캡핑층
140: 하부 층간 절연층 145: 하부 스토핑 절연층
150: 상부 층간 절연층 155: 상부 스토핑 절연층
160: 희생층 175: 반사 방지층
So: 오버레이 슬릿
P2: 하부 오버레이 마크의 바들의 피치
Pa1, Pa2, Pa3, Pb, Pc1, Pc2, Pd, Pe: 실딩 패턴의 바들의 피치
2300, 2400: 전자 시스템 2310: 바디
2320: 마이크로 프로세서 유닛 2330: 파워 공급부
2340: 기능 유닛 2350: 디스플레이 컨트롤 유닛
2360: 디스플레이 유닛 2370: 외부 장치
2420: 버스 2414: 마이크로프로세서
2412: 메모리 시스템 2418: 유저 인터페이스
2416: 램

Claims (10)

  1. 기판 상에 형성된 회로 패턴들;
    상기 회로 패턴들 상에서, 다수의 평행하는 바들 및 상기 바들 사이의 슬릿들을 포함하는 실딩 패턴; 및
    상기 실딩 패턴 상에 수직으로 중첩되도록 형성되고 다수의 평행하는 바들 및 상기 바들 사이의 슬릿들을 포함하는 하부 오버레이 마크를 포함하고,
    상기 실딩 패턴의 상기 바들 중 적어도 일부는 상기 회로 패턴들과 수직 방향으로 중첩되고,
    상기 실딩 패턴의 상기 바들은, 상기 하부 오버레이 마크의 상기 바들의 피치보다 작은 피치를 갖고 금속 물질을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 실딩 패턴의 상기 바들은 상기 하부 오버레이 마크의 상기 바들과 평행하게 연장하도록 배열되는 반도체 소자.
  3. 제2항에 있어서,
    상기 실딩 패턴의 상기 바들은 상기 하부 오버레이 마크의 상기 바들 및 상기 슬릿들에 대하여 각각, 수평으로 대칭적으로 배열되는 반도체 소자.
  4. 제3항에 있어서,
    상기 실딩 패턴의 상기 바들의 하나들은 각각 상기 오버레이 마크의 상기 바들의 중앙 및 상기 슬릿들의 중앙에 수직으로 정렬되도록 배열되는 반도체 소자.
  5. 제3항에 있어서,
    상기 실딩 패턴의 상기 바들의 피치는 상기 하부 오버레이 마크의 상기 바들의 피치의 1/n (n은 양의 정수)인 반도체 소자.
  6. 활성 영역을 포함하는 기판;
    상기 기판 상에 배치되며 게이트 패턴들을 포함하는 회로 패턴들;
    상기 회로 패턴들 상에 형성된 다수의 평행하는 바들 및 상기 바들 사이의 슬릿들을 포함하는 실딩 패턴; 및
    상기 실딩 패턴 상에 형성되고 다수의 평행하는 바들 및 상기 바들 사이의 슬릿들을 포함하는 하부 오버레이 패턴을 포함하고,
    상기 실딩 패턴의 상기 바들의 일부들은 상기 하부 오버레이 패턴의 상기 바들 사이의 상기 슬릿들과 수직으로 중첩하고,
    상기 실딩 패턴의 상기 바들 중 적어도 일부 및 상기 하부 오버레이 패턴의 상기 바들 중 적어도 일부는 상기 회로 패턴들과 수직으로 중첩하는 반도체 소자.
  7. 제6항에 있어서,
    상기 하부 오버레이 패턴의 상기 바들 사이의 상기 슬릿들과 상기 실딩 패턴의 상기 바들 사이의 상기 슬릿들의 일부들이 수직으로 중첩하는 반도체 소자.
  8. 제6항에 있어서,
    상기 실딩 패턴의 상기 바들은 상기 하부 오버레이 마크의 상기 바들과 평행하게 연장하는 제1 바들을 포함하는 반도체 소자.
  9. 제8항에 있어서,
    상기 실딩 패턴의 상기 바들은 상기 하부 오버레이 마크의 상기 바들과 수직하게 연장하는 제2 바들을 포함하는 반도체 소자.
  10. 제6항에 있어서,
    상기 실딩 패턴은 스퀘어 형 영역의 네 개의 사분 면들 내에 4-방향으로 바람개비 형태로 배열되는 반도체 소자.
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* Cited by examiner, † Cited by third party
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KR100342081B1 (ko) 1994-03-18 2002-11-13 타키론 가부시기가이샤 광차폐그레이팅을가진디스플레이장치
KR100810157B1 (ko) * 2004-06-23 2008-03-06 인텔 코포레이션 다수 개의 연장 피처 및 정렬 피처를 형성하는 방법 및이들 피처를 포함하는 장치와 정렬 파라미터를 결정하는방법
US20060117293A1 (en) 2004-11-30 2006-06-01 Nigel Smith Method for designing an overlay mark
NL1036245A1 (nl) 2007-12-17 2009-06-18 Asml Netherlands Bv Diffraction based overlay metrology tool and method of diffraction based overlay metrology.
NL2003785A (en) 2008-12-09 2010-06-10 Asml Netherlands Bv Method of forming a marker, substrate having a marker and device manufacturing method.
US8183701B2 (en) 2009-07-29 2012-05-22 Taiwan Semiconductor Manufacturing Company, Ltd. Structure of stacking scatterometry based overlay marks for marks footprint reduction
US8803320B2 (en) * 2010-10-28 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits and fabrication methods thereof
KR102473825B1 (ko) * 2012-05-22 2022-12-02 케이엘에이 코포레이션 직교 하지층 더미필을 갖는 오버레이 타겟

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