KR101913316B1 - 디커플링 커패시터 및 더미 트랜지스터를 갖는 반도체 소자 - Google Patents

Abstract

중앙에 위치한 로직 영역, 및 외곽에 위치한 주변 영역을 포함하고, 상기 로직 영역은, 라인 형상의 로직 트랜지스터, 및 박스 형상의 디커플링 커패시터를 포함하고, 및 상기 주변 영역은, 라인 형상의 주변 트랜지스터, 및 상기 주변 트랜지스터의 주위에 배치된 라인 형상의 주변 더미 트랜지스터를 포함하는 반도체 소자가 설명된다.

Description

디커플링 커패시터 및 더미 트랜지스터를 갖는 반도체 소자{Semiconductor Device Having Decoupling Capacitors and Dummy Transistors}

본 발명은 로직 트랜지스터 및 주변 트랜지스터를 갖는 반도체 소자에 관한 것이다.

패턴들의 밀도 및 패턴들이 형성되어야 할 영역의 크기 또는 넓이에 따라 패턴들의 모양이 디자인된 모양과 달라질 수 있다.

본 발명이 해결하고자 하는 과제는 로직 영역 내에 트랜지스터 형상의 디커플링 커패시터를 갖는 반도체 소자를 제공하는 것이다.

본 발명이 해결하고자 하는 과제는 로직 영역 내에 박스 형상을 갖는 디커플링 커패시터를 갖는 반도체 소자를 제공하는 것이다.

본 발명이 해결하고자 하는 과제는 주변 영역 내에 트랜지스터 형상을 갖는 더미 패턴을 제공하는 것이다.

본 발명이 해결하고자 하는 과제는 주변 영역 내에 라인 형상을 갖는 더미 패턴을 제공하는 것이다.

본 발명의 해결하고자 하는 과제는 로직 영역에 형성된 트랜지스터의 스페이서의 두께와 주변 영역에 형성된 트랜지스터의 두께를 균일하게 하는 방법을 제공하는 것이다.

본 발명이 해결하고자 하는 과제는 로직 영역의 패턴 밀도를 줄이고 주변 영역의 패턴 밀도를 늘리는 방법을 제공하는 것이다.

본 발명이 해결하고자 하는 과제는 로직 영역의 패턴들의 총 페리미터를 줄이고 주변 영역의 패턴들의 총 페리미터를 증가시키는 것이다.

본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.

본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 중앙에 위치한 로직 영역, 및 외곽에 위치한 주변 영역을 포함하고, 상기 로직 영역은, 라인 형상의 로직 트랜지스터, 및 박스 형상의 디커플링 커패시터를 포함하고, 및 상기 주변 영역은, 라인 형상의 주변 트랜지스터, 및 상기 주변 트랜지스터의 주위에 배치된 라인 형상의 주변 더미 트랜지스터를 포함한다.

상기 라인 형상의 로직 트랜지스터는 제1 폭의 로직 트랜지스터 게이트 전극을 갖고, 및 상기 박스 형상의 디커플링 커패시터는 상기 제1 폭 보다 10배 이상 큰 제2 폭의 커패시터 전극을 가질 수 있다.

상기 라인 형상의 주변 트랜지스터는 상기 제1 폭 보다 5배 이상 크고 상기 제2 폭 보다 작은 제3 폭의 주변 트랜지스터 게이트 전극을 가질 수 있다.

상기 라인 형상의 주변 더미 트랜지스터는 상기 제3 폭 보다 작은 제4 폭의 주변 더미 트랜지스터 게이트 전극을 가질 수 있다.

상기 라인 형상의 주변 더미 트랜지스터의 상기 주변 더미 트랜지스터 게이트 전극은 길이보다 폭이 5배 이상 클 수 있다.

상기 라인 형상의 로직 트랜지스터의 상기 로직 트랜지스터 게이트 전극은 제1 길이를 갖고, 및 상기 박스 형상의 디커플링 커패시터의 상기 커패시터 전극은 상기 제1 길이보다 작은 제2 길이를 가질 수 있다.

상기 박스 형상의 디커플링 커패시터의 커패시터 전극은 폭보다 길이가 2배 이하일 수 있다.

상기 로직 영역은, 상기 로직 트랜지스터의 주변에 상기 로직 트랜지스터와 평행한 로직 더미 트랜지스터들을 더 포함하고, 상기 로직 더미 트랜지스터들은 상기 로직 트랜지스터의 폭과 같거나 작은 폭을 가질 수 있다.

본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는, 로직 영역 및 주변 영역을 포함하고, 상기 로직 영역은, 서로 평행하고 수평 방향으로 제1 폭을 가진 다수 개의 로직 트랜지스터들을 포함하고, 및 서로 나란하고 수평 방향으로 상기 제1 폭보다 5배 이상 큰 제2 폭을 갖는 다수 개의 디커플링 커패시터들을 포함하고, 및 상기 주변 영역은, 서로 평행하고 수평 방향으로 상기 제1 폭보다 크고 상기 제2 폭 보다 작은 제3 폭을 갖는 다수 개의 주변 트랜지스터들, 및 서로 평행하고 수평 방향으로 상기 제3 폭 보다 작은 제4 폭을 갖는 다수 개의 주변 더미 트랜지스터들을 포함한다.

상기 로직 트랜지스터는, 기판 내에 형성된 로직 활성 영역, 상기 로직 활성 영역 상에 적층된 로직 트랜지스터 게이트 절연층 및 로직 트랜지스터 게이트 전극, 상기 로직 트랜지스터 게이트 절연층 및 상기 로직 트랜지스터 게이트 전극의 측면들 상에 형성되고 실리콘 산화물을 포함하는 내측 로직 트랜지스터 스페이서, 및 상기 내측 로직 트랜지스터 스페이서의 측면 상에 형성되고 실리콘 질화물을 포함하는 외측 로직 트랜지스터 스페이서를 포함하고, 상기 내측 로직 트랜지스터 스페이서는 상기 기판의 상면으로 연장하는 하측 단부를 갖고, 상기 외측 로직 트랜지스터 스페이서는 상기 내측 로직 트랜지스터 스페이서의 상기 하측 단부 상에 형성되고, 상기 내측 로직 트랜지스터 스페이서의 상기 하측 단부의 외측면과 상기 외측 로직 트랜지스터 스페이서의 외측면이 수직으로 정렬될 수 있다.

상기 디커플링 커패시터는, 상기 기판 내에 형성되고 상기 로직 활성 영역과 분리된 커패시터 활성 영역, 상기 커패시터 활성 영역과 중첩하도록 상기 기판 상에 형성된 커패시터 유전층 및 커패시터 전극, 상기 커패시터 유전층 및 상기 커패시터 전극의 측면들 상에 형성되고 실리콘 산화물을 포함하는 내측 커패시터 스페이서, 및 상기 내측 커패시터 스페이서의 측면 상에 형성되고 실리콘 질화물을 포함하는 외측 커패시터 스페이서를 포함하고, 상기 내측 커패시터 스페이서는 상기 기판 상으로 연장하는 하측 단부를 갖고, 상기 외측 커패시터 스페이서는 상기 내측 커패시터 스페이서의 하측 단부 상에 형성되고, 상기 내측 커패시터 스페이서의 상기 하측 단부의 외측면과 상기 외측 커패시터 스페이서의 외측면이 수직으로 정렬될 수 있다.

상기 내측 커패시터 스페이서의 상단부는 상기 커패시터 유전층의 상단부보다 낮은 레벨에 위치할 수 있고, 상기 외측 커패시터 스페이서의 상단부는 상기 내측 커패시터 유전층의 상기 상단부보다 낮은 레벨에 위치할 수 있다.

상기 주변 트랜지스터는, 상기 기판 내에 형성된 주변 활성 영역, 상기 주변 활성 영역 상에 적층된 주변 트랜지스터 게이트 절연층 및 주변 트랜지스터 게이트 전극, 상기 주변 트랜지스터 게이트 절연층 및 상기 주변 트랜지스터 게이트 전극의 측면들 상에 형성되고 실리콘 산화물을 포함하는 내측 주변 트랜지스터 스페이서, 및 상기 내측 주변 트랜지스터 스페이서의 측면 상에 형성되고 실리콘 질화물을 포함하는 외측 주변 트랜지스터 스페이서를 포함하고, 상기 내측 주변 트랜지스터 스페이서는 상기 기판의 상면으로 연장하는 하측 단부를 갖고, 상기 외측 주변 트랜지스터 스페이서는 상기 내측 주변 트랜지스터 스페이서의 상기 하측 단부 상에 형성되고, 상기 내측 주변 트랜지스터 스페이서의 상기 하측 단부의 외측면과 상기 외측 로직 트랜지스터 스페이서의 외측면이 수직으로 정렬될 수 있다.

상기 주변 더미 트랜지스터는, 기판 내에 형성되고 상기 주변 활성 영역과 연결되는 더미 활성 영역, 상기 더미 활성 영역 상에 적층된 주변 더미 트랜지스터 게이트 절연층 및 주변 더미 트랜지스터 게이트 전극, 상기 주변 더미 트랜지스터 게이트 절연층 및 상기 주변 더미 트랜지스터 게이트 전극의 측면들 상에 형성되고, 상기 기판 상으로 연장하는 하측 단부를 갖는 내측 주변 더미 트랜지스터 스페이서, 및 상기 내측 주변 더미 트랜지스터 스페이서의 측면 및 상기 하측 단부 상에 형성된 외측 주변 더미 트랜지스터 스페이서를 포함하고, 상기 내측 주변 더미 트랜지스터 스페이서의 하측 단부의 외측면과 상기 외측 주변 더미 트랜지스터 스페이서의 외측면이 수직으로 정렬될 수 있다.

상기 주변 더미 트랜지스터는, 상기 주변 더미 트랜지스터 게이트 전극의 상기 측면들과 수직으로 정렬하고 제1 깊이를 갖는 저농도 주변 더미 트랜지스터 도핑 영역, 및 상기 외측 주변 더미 트랜지스터 스페이서의 상기 외측면과 수직으로 정렬하고 상기 제1 깊이보다 깊은 제2 깊이를 갖는 고농도 주변 더미 트랜지스터 도핑 영역을 더 포함할 수 있다.

기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자에서, 로직 영역 내에서 스퀘어 형상의 디커플링 커패시터를 포함하므로, 로직 영역의 트랜지스터 및 디커플링 커패시터를 포함하는 패턴들의 총 페리미터가 낮아질 수 있다.

본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자에서, 로직 영역 내에서 트랜지스터 형상의 디커플링 커패시터를 포함하므로, 추가 공정을 필요로 하지 않고 로직 트랜지스터를 형성하는 공정을 통하여 디커플링 커패시터가 동시에 형성될 수 있다.

본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자에서, 주변 영역 내에서 라인, 바, 또는 스틱 형상의 더미 패턴들을 포함하므로, 주변 영역의 트랜지스터를 포함하는 패턴들의 밀도 및 총 페리미터가 높아질 수 있다.

본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자에서, 주변 영역 내에서 트랜지스터 형상의 더미 패턴들을 포함하므로, 추가 공정을 필요로 하지 않고 주변 트랜지스터를 형성하는 공정을 통하여 더미 패턴이 동시에 형성될 수 있다.

본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자에서, 로직 영역과 주변 영역의 패턴들의 밀도 차이 및 총 페리미터의 차이가 감소하므로, 로직 영역과 주변 영역들 내에서 동일한 층에 형성된 패턴들의 크기가 균일해 질 수 있다.

본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자에서, 로직 영역과 주변 영역에서 총 페리미터들의 차이가 감소하므로, 스페이서들이 균일하게 형성될 수 있다.

본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자에서, 로직 영역과 주변 영역에서 스페이서들이 균일하게 형성되므로 고농도 도핑 영역들이 설계된 위치에 정확하게 형성될 수 있다.

본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자에서, 로직 영역과 주변 영역에서 고농도 도핑 영역들이 정확한 위치에 형성되므로 트랜지스터들의 전기적 특성이 균일해지고 안정될 수 있다.

도 1a 및 1b는 본 발명의 기술적 사상의 실시예들에 의한 반도체 소자들을 개념적으로 도시한 레이아웃들이다.
도 2는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자들의 로직 영역들의 일부분을 개략적으로 확대한 레이아웃이다.
도 3a 및 3b는 도 2에서 트랜지스터 블록들 중 임의의 하나들을 각각 확대 도시한 레이아웃들이다.
도 4a 및 4b는 본 발명의 일 실시예에 의한 반도체 소자들의 커패시터 블록들 중 임의의 하나들을 각각 확대 도시한 레이아웃들이다.
도 5a 및 5b는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자들의 주변 영역들 중 임의의 일부들을 개략적으로 확대한 레이아웃들이다.
도 6a는 도 3a의 I-I′방향을 따라 취한 제1 로직 트랜지스터의 개략적인 종단면도이다.
도 6b는 도 4a의 II-II′방향을 따라 취한 제1 디커플링 커패시터의 개략적인 종단면도이다.
도 6c는 도 5a의 III-III′방향을 따라 취한 제1 주변 트랜지스터의 개략적인 종단면도이다.
도 6d는 도 5a의 IV-IV′방향을 따라 취한 제1 주변 더미 트랜지스터의 개략적인 종단면도이다.
도 7a 내지 7c는 본 발명의 일 실시예에 의한 반도체 소자들 중 적어도 하나를 포함하는 전자 시스템들을 개략적으로 도시한 블록 다이아그램들이고, 도 7d는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함하는 모바일 기기를 개략적으로 도시한 도면이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.

하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.

공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.

또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 형상은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.

명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.

본 명세서에서, 라인 형상(line shaped)라는 것은 라인처럼 긴 변이 짧은 변 보다 5 배 이상 길다는 의미로 이해될 수 있고, 박스 형상(box shaped)이라는 것은 긴 변이 짧은 변과 같거나 5배 이하로 길다는 의미로 이해될 수 있다. 라인 형상은 바 형상 또는 스틱 형상 등으로 이해될 수 있고, 박스 형상은 스퀘어 형상(square shaped) 또는 사각형 형상(rectangle shaped) 등으로 이해될 수 있다. 따라서, 라인 형상, 바 형상, 및 스틱 형상은 긴 변이 짧은 변보다 충분히 길다는 의미로 이해될 수 있고, 박스 형상, 스퀘어 형상, 또는 사각형 형상은 긴 변이 짧은 변과 유사하거나 수 배 이하로 길다는 의미로 이해될 수 있다.

본 명세서에서, 폭(width)은 레이아웃 또는 상면도에서, 가로 방향의 거리 또는 사이즈로 정의될 수 있고, 길이들은 세로 방향의 거리 또는 사이즈로 정의될 수 있다. 따라서, 폭과 길이는 서로 수직하는 방향으로 정의되는 수치들이다.

본 명세서에서, 실질적으로 동일하다는 의미는 두 구성 요소들 간의 오차가 각 구성 요소들의 이상적인 수치의 5% 이내라는 의미로 이해될 수 있다. 통상적으로, 우수한 반도체 제조 공정을 이용하여 반도체 소자를 제조하여도, 구성 요소들은 이상적인 크기로 형성되지 않고 약간의 오차를 갖는다. 오차율이 5% 이내인 경우, 두 구성 요소는 실질적으로 동일한 것으로 간주될 수 있다.

도 1a 및 1b는 본 발명의 기술적 사상의 실시예들에 의한 반도체 소자들(10A, 10B)을 개념적으로 도시한 레이아웃들이다. 도 1a 및 1b를 참조하면, 본 발명의 실시예들에 의한 반도체 소자들(10A, 10B)은, 각각, 로직 영역들(200A, 200B) 및 주변 영역들(300A, 300B)을 포함할 수 있다. 주변 영역들(300A, 300B)은 아날로그 코어 영역(400A, 400B) 및/또는 입출력 회로 영역(500A, 500B)을 포함할 수 있다. 예를 들어, 로직 영역들(200A, 200B)은 반도체 소자들(10A, 10B)의 중앙 영역에 배치될 수 있고, 아날로그 코어 영역들(400A, 400B) 및 입출력 회로 영역들(500A, 500B)은 반도체 소자들(10A, 10B)의 외곽 영역에 배치될 수 있다. 반도체 소자들(10A, 10B)의 종류에 따라 로직 영역들(200A, 200B), 아날로그 코어 영역들(400A, 400B), 및 입출력 회로 영역들(500A, 500B)은 다양한 위치에 다양한 모양으로 배치될 수 있다. 예를 들어, 로직 영역들(200A, 200B)의 일부들은 반도체 소자들(10A, 10B)의 외곽 영역에 배치될 수도 있다. 아날로그 코어 영역들(400A, 400B) 및 입출력 회로 영역들(500A, 500B)의 일부들은 반도체 소자(10A, 10B)의 중앙 영역에 배치될 수도 있다. 본 발명의 기술적 사상을 이해하기 쉽도록 설명하기 위하여, 본 명세서에서는 로직 영역들(200A, 200B)이 반도체 소자들(10A, 10B)의 중앙 영역에 배치되고, 아날로그 코어 영역들(400A, 400B) 및 입출력 회로 영역들(500A, 500B)이 반도체 소자들(10A, 10B)의 외곽 영역에 배치된 것으로 가정, 설명될 것이다.

도 2는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자들(10A, 10B)의 로직 영역들(200A, 200B)의 일부분을 개략적으로 확대한 레이아웃이다. 도 2를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자들(10A, 10B)의 로직 영역들(200)은 다수 개의 행들(R, rows)을 포함할 수 있다. 각 행들(R)은 각각 다수 개의 트랜지스터 블록들(210) 및 다수 개의 커패시터 블록들(260)을 포함할 수 있다. 트랜지스터 블록들(210)과 커패시터 블록들(260)은 랜덤하게 배치될 수 있다.

도 3a 및 3b는 도 2에서 트랜지스터 블록들(210) 중 임의의 하나들을 각각 확대 도시한 레이아웃들이다. 도 3a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(10A, 10B)는 트랜지스터 블록(210) 내에 배치된 제1 로직 활성 영역들(221) 및 제1 로직 트랜지스터들(231)을 포함할 수 있다. 반도체 소자(10A, 10B)는 제1 로직 더미 트랜지스터들(241)을 더 포함할 수 있다.

제1 로직 활성 영역들(221)은 행들(R)과 평행하게 연장 또는 늘어질 수 있다. 제1 로직 활성 영역들(221)은 평탄하거나 서로 평행하는 긴 변들을 가질 수 있다. 예를 들어, 제1 로직 활성 영역들(221)은 마주 보는 변들이 평행하도록 가로 방향으로 늘어진 사각형 형상을 가질 수 있다. 도 2를 더 참조하면, 제1 로직 활성 영역들은 바 형상을 가질 수도 있다. 제1 로직 활성 영역들(221)은 평탄한(even) 변들을 가질 수 있다.

제1 로직 트랜지스터들(231)은 행들(R)과 수직하게 연장하는 라인, 바, 또는 스틱 형상을 가질 수 있다. 제1 로직 트랜지스터들(231)은 서로 평행하거나 나란하게(side by side) 배치될 수 있다. 제1 로직 트랜지스터들(231)은 제1 로직 활성 영역들(221)이 연장하는 방향과 수직한 방향으로 연장할 수 있다. 제1 로직 트랜지스터들(231)은 균일화된 폭(W1) 및 길이(L1)를 가질 수 있다. 제1 로직 트랜지스터들(231)의 전기적 특성은 반도체 소자(10A, 10B)의 성능에 중요한 영향을 미치므로, 제1 로직 트랜지스터들(231)이 전체적으로 동등한 퍼포먼스를 갖도록 하기 위하여, 제1 로직 트랜지스터들(231)은 일정한 폭(W1) 및 길이(L1)로 디자인될 수 있다. 제1 로직 트랜지스터들(231)의 길이(L1)는 폭(W1)들보다 수 배 이상 클 수 있다. 예를 들어, 제1 로직 트랜지스터들(231)의 길이(L1)는 폭(W1)보다 5배 내지 20배 정도로 더 길 수 있다. 제1 로직 트랜지스터들(231)의 긴 변들은 제1 로직 활성 영역들(221)과 교차 또는 접(abut)할 수 있다. 제1 로직 활성 영역들(221)과 교차 또는 접하는 제1 로직 트랜지스터들(231)의 변들의 길이(LS)는 제1 로직 트랜지스터들(231)의 채널 폭(channel width)을 정의할 수 있다. 제1 로직 트랜지스터들(231)의 폭(W1)은 제1 로직 트랜지스터들(231)의 채널 길이(channel length)를 정의할 수 있다. 따라서, 제1 로직 트랜지스터들(231)의 폭(W1) 및 제1 로직 활성 영역(221)과 교차 또는 접하는 제1 로직 트랜지스터들(231)의 긴 변들의 길이(LS)는 제1 로직 트랜지스터들(231)의 채널을 정의할 수 있다.

제1 로직 더미 트랜지스터들(241)이 제1 로직 트랜지스터들(231)의 주변에 배치될 수 있다. 제1 로직 더미 트랜지스터들(241)은 제1 로직 트랜지스터들(231)과 평행하게 배치될 수 있다. 제1 로직 더미 트랜지스터들(241)도 제1 로직 활성 영역(221)과 중첩할 수 있다. 제1 로직 더미 트랜지스터들(241)은 제1 로직 트랜지스터들(231)과 실질적으로 동일하거나 유사한 길이 또는 폭을 가질 수 있다. 또는, 제1 로직 더미 트랜지스터들(241)은 제1 로직 트랜지스터들(231)의 폭(W1)보다 작은 폭을 가질 수도 있다. 제1 로직 더미 트랜지스터들(241)은 제1 로직 트랜지스터들(231)과 동일한 모양을 가질 수 있다.

도 3b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(10A, 10B)는 트랜지스터 블록(210) 내에 배치된 제2 로직 활성 영역들(222) 및 제2 로직 활성 영역들(222)과 교차하는 제2 및/또는 제3 로직 트랜지스터들(232, 233)을 더 포함할 수 있다. 반도체 소자(10A, 10B)는 제2 로직 더미 트랜지스터들(242)을 더 포함할 수 있다.

제2 로직 트랜지스터들(232)은 제1 로직 트랜지스터들(231)의 길이(L1) 보다 짧은 길이(L2)를 가질 수 있다. 제3 로직 트랜지스터들(233)은 브리지된 형상을 가질 수 있다. 예를 들어, 제3 로직 트랜지스터들(233)은 다수 개의 제1 로직 트랜지스터들(231)이 연결된 형상을 가질 수 있다. 제2 로직 트랜지스터들(232)은 하나의 제2 로직 활성 영역(222)과 교차 또는 접할 수 있다. 제3 로직 트랜지스터들(233)은 다수 개의 제2 로직 활성 영역들(222)과 교차 또는 접할 수 있다. 따라서, 제1 로직 트랜지스터들(231), 제2 로직 트랜지스터들(232) 및 제3 로직 트랜지스터들(233)은 다양한 채널 폭들 및 다양한 전기적 특성을 가질 수 있다. 제1 내지 제3 로직 트랜지스터들(231, 232, 233)은 모두 동일한 폭(W1)을 가질 수 있다. 제1 로직 트랜지스터들(231)과 제3 로직 트랜지스터들(233)은 동일한 길이(L1)를 가질 수 있다.

제2 로직 활성 영역들(222)의 긴 변들은 평탄하지 않을 수 있다. 도 2를 더 참조하면, 제2 로직 활성 영역들(222)의 긴 변들은 굴곡 또는 요철을 가질 수 있다. 따라서, 제2 및 제3 로직 트랜지스터들(232, 233)의 긴 변들은 다양한 길이들로 제2 로직 활성 영역들(222)과 교차 및/또는 접할 수 있다. 따라서, 제2 및 제3 로직 트랜지스터들(231, 232)은 더욱 다양한 채널 폭들 및 전기적 특성들을 가질 수 있다.

제2 로직 더미 트랜지스터들(242)이 제2 로직 트랜지스터들(232) 및/또는 제3 로직 트랜지스터들(233)의 주변에 배치될 수 있다. 제2 로직 더미 트랜지스터들(242)은 제2 로직 트랜지스터들(232) 및/또는 제3 로직 트랜지스터들(233)과 평행하게 배치될 수 있다. 제2 로직 더미 트랜지스터들(242)도 제2 로직 활성 영역들(222)과 중첩할 수 있다. 제2 로직 더미 트랜지스터들(242)은 제2 로직 트랜지스터들(232) 또는 제3 로직 트랜지스터들(233)과 실질적으로 동일하거나 유사한 길이 및 폭을 가질 수 있다. 또는, 제2 로직 더미 트랜지스터들(242)은 제2 로직 트랜지스터들(232) 또는 제3 로직 트랜지스터들(233)의 폭(W2)보다 작은 폭을 가질 수도 있다.

도 3a 및 3b에서, 본 발명을 이해하기 쉽도록 하기 위하여, 로직 트랜지스터들(231, 232, 233) 또는 로직 더미 트랜지스터들(241, 242)의 폭들(W1) 또는 길이들(L1, L2)이 로직 트랜지스터들(231, 232, 233) 또는 로직 더미 트랜지스터들(241, 242)의 전체 폭이거나 전극들의 폭인 것처럼 도시되었다. 그러나, 도 3a 및 3b는 레이아웃을 보이는 것이므로, 로직 트랜지스터들(231, 232, 233) 또는 로직 더미 트랜지스터들(241, 242)의 폭들(W1) 또는 길이들(L1, L2)은 로직 트랜지스터들(231, 232, 233) 또는 로직 더미 트랜지스터들(241, 242)의 전극들의 폭들과 스페이서들의 일부의 폭들을 각각 합한 크기인 것으로 이해될 수 있다. 이것은, 로직 트랜지스터들(231, 232, 233)의 종단면을 보이는 도면을 참조하여 이해될 수 있을 것이다.

도 4a 및 4b는 본 발명의 일 실시예에 의한 반도체 소자들(10A, 10B)의 커패시터 블록들(260) 중 임의의 하나들을 각각 확대 도시한 레이아웃들이다. 도 4a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(10A, 10B)는 커패시터 블록(260) 내에 배치된 제1 커패시터 활성 영역들(271) 및 제1 커패시터 활성 영역들(271)과 중첩하는 제1 디커플링 커패시터들(281)을 포함할 수 있다.

제1 커패시터 활성 영역들(271)은 행들(R)과 평행하게 연장 또는 늘어질 수 있다. 제1 커패시터 활성 영역들(271)은 평탄한 변들을 가질 수 있다. 예를 들어, 제1 커패시터 활성 영역들(271)은 마주 보는 변들이 평행하도록 가로 방향으로 늘어진 바 또는 사각형 형상을 가질 수 있다.

제1 디커플링 커패시터들(281)은 행들(R)과 수직하는 방향으로 늘어진 바 또는 박스 형상을 가질 수 있다. 예를 들어, 제1 디커플링 커패시터들(281)은 각각 둘 이상의 커패시터 활성 영역들(271)과 중첩할 수 있다. 제1 디커플링 커패시터들(281)은 서로 평행하거나 나란하게 배치될 수 있다. 제1 디커플링 커패시터들(281)은 동일한 폭들(W2) 및 동일한 길이들(L3)을 가질 수 있다. 예를 들어, 제1 디커플링 커패시터들(281)은 동일한 크기를 가질 수 있다. 제1 디커플링 커패시터들(281)의 길이(L3)는 폭(W2)보다 수 배 정도로 클 수 있다. 예를 들어, 제1 디커플링 커패시터들(281)의 길이(L3)는 폭(W2)보다 2배 내지 10배 정도 클 수 있다. 제1 디커플링 커패시터들(281)은 제1 커패시터 활성 영역들(271)과 동일한 면적으로 중첩할 수 있다. 따라서, 제1 디커플링 커패시터들(281)은 동일한 정전 용량을 가질 수 있다. 예시적으로, 본 도면에는 두 개의 제1 커패시터 활성 영역들(271)이 도시되었지만, 세 개 이상의 제1 커패시터 활성 영역들(271)이 제공될 수도 있다. 제1 디커플링 커패시터들(281)의 폭(W2)은 로직 트랜지스터들(231, 232, 233)의 폭(W1)보다 수 십 배 이상 클 수 있다. 예를 들어, 제1 디커플링 커패시터들(281)의 폭(W2)은 제1 로직 트랜지스터들(231)의 폭(W1)보다 10 배 이상 클 수 있다. 제1 디커플링 커패시터들(281)의 길이들(L3)은 제1 로직 트랜지스터들(231)의 길이(L1)와 동일할 수 있다.

도 4b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(10A, 10B)는 커패시터 블록(260) 내에 배치된 제2 커패시터 활성 영역들(272) 및 제2 커패시터 활성 영역들(272)과 중첩하는 제2 디커플링 커패시터들(282)을 포함할 수 있다. 제2 디커플링 커패시터들(282)은 스퀘어 또는 박스 형상을 가질 수 있다. 제2 디커플링 커패시터들(282)은 제1 디커플링 커패시터들(281)과 동일한 폭(W2)을 가질 수 있다. 제2 디커플링 커패시터들(282)은 제1 디커플링 커패시터들(281)의 길이(L3)보다 짧은 길이(L4)를 가질 수 있다. 제2 디커플링 커패시터들(282)은 길이(L4)가 폭(W2)과 같거나 클 수 있다. 또는 제2 디커플링 커패시터들(282)은 길이(L4)가 폭(W2)의 두 배 보다 작을 수 있다. 제2 디커플링 커패시터들(282)은 하나의 제2 커패시터 활성 영역(272)과 중첩할 수 있다. 제2 디커플링 커패시터들(282)은 평행하거나 나란하게 배치될 수 있다. 예를 들어, 제2 디커플링 커패시터들(282)은 격자형 섬 형상으로 배치될 수 있다. 트랜지스터 블록(210)과 커패시터 블록(260)이 각각 분리되어 배치되므로, 로직 활성 영역들(221, 222)과 커패시터 활성 영역들(271, 272)은 서로 분리, 배치될 수 있다.

도 4a 및 4b에서, 본 발명을 이해하기 쉽도록 하기 위하여, 디커플링 커패시터들(281, 282)의 폭들(W2) 또는 길이들(L3, L4)이 디커플링 커패시터들(281, 282)의 전체 폭 또는 길이거나, 전극들의 폭 또는 길이인 것처럼 도시되었다. 그러나, 도 4a 및 4b는 레이아웃을 보이는 것이므로, 디커플링 커패시터들(281, 282)의 폭들(W2) 또는 길이들(L3, L4)은 디커플링 커패시터들(281, 282)의 전극들 또는 스페이서들의 일부들의 폭 또는 길이들을 각각 합한 크기인 것으로 이해될 수 있다. 이것은, 디커플링 커패시터들(241, 242)의 종단면을 보이는 도면을 참조하여 이해될 수 있을 것이다.

도 3a 내지 4b를 참조하면, 본 발명의 실시예들에 의한 반도체 소자들(10A, 10B)은 로직 영역들(200A, 200B) 내에서 전체적으로 동일하거나 유사한 폭들(W1)을 가진 라인, 바, 또는 스틱 형상의 로직 트랜지스터들(231, 232)을 포함할 수 있다. 또한, 로직 트랜지스터들(231, 232)은 실질적으로 동일하거나 유사한 길이들(L1, L2)을 가질 수 있다. 로직 트랜지스터들(231, 232)의 폭(W1)과 길이들(L1, L2)은 로직 트랜지스터들(231, 232)의 각각의 전기적 특성에 중요한 영향을 줄 수 있다. 디자인 및 제조 공정의 안정성을 위하여, 로직 트랜지스터들(231, 232)은 통일된 모델을 갖도록 디자인될 수 있다. 로직 트랜지스터들(231, 232)이 통일되면 제조 공정이 최적화되기 수월하므로, 전체적으로 각 로직 트랜지스터들(231, 232)이 일정한 퍼포먼스를 갖도록 제조될 수 있다. 이것은 제조 공정의 안정화에 매우 큰 영향을 줄 수 있다.

본 발명의 실시예들에 의한 반도체 소자들(10A, 10B)은 로직 영역들(200, 200B) 내에서, 라인 형상의 로직 트랜지스터들(231, 232)의 폭(W1)보다 수 십 배 이상 큰 폭(W2)을 가진 스퀘어 또는 박스 형상의 디커플링 커패시터들(281, 282)을 포함할 수 있다. 스퀘어 형상의 디커플링 커패시터들(281, 282)들은 동일한 점유 면적에서 라인 형상의 커패시터보다 더 높은 정전 용량을 가질 수 있다. 따라서, 반도체 소자(10A, 10B)의 집적도 향상 및 소형화에 유리할 수 있다. 예를 들어, 동일한 정전 용량을 위하여, 스퀘어 또는 박스 형상의 디커플링 커패시터들(281, 282)은 라인 형상의 커패시터보다 단순한 형상을 가질 수 있다. 따라서, 스퀘어 또는 박스 형상의 디커플링 커패시터들(281, 282)을 형성하기 위한 포토리소그래피 공정, 식각 공정, 및 증착 공정 등, 패터닝 공정들이 수월해질 수 있다. 로직 영역들(200A, 200B) 내에서, 제1 및 제2 디커플링 커패시터들(281, 282)이 스퀘어 또는 박스 형상을 가짐으로써, 제1 및 제2 디커플링 커패시터들(281, 282)이 라인, 바, 또는 스틱 형상을 갖는 경우보다, 제1 내지 제3 로직 트랜지스터들(231, 232, 233) 및 제1 및 제2 디커플링 커패시터들(281, 282)의 단위 면적 단 총 페리미터는 감소할 수 있다.

도 5a 및 5b는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자들(10A, 10B)의 주변 영역들(300A, 300B) 중 임의의 일부들을 개략적으로 확대한 레이아웃들이다. 앞서 언급하였듯이, 주변 영역들(300A, 300B)은 아날로그 코어 영역들(400A, 400B) 및/또는 입출력 회로 영역들(500A, 500B)을 포함할 수 있다.

도 5a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(10A, 10B)의 주변 영역들(300A, 300B)은 제1 주변 활성 영역들(321), 제1 주변 트랜지스터들(331), 제1 더미 활성 영역들(361), 및 제1 주변 더미 트랜지스터들(351)을 포함할 수 있다.

제1 주변 활성 영역들(321)과 제1 주변 트랜지스터들(331)은 다양하게 중첩할 수 있다. 예를 들어, 하나의 제1 주변 트랜지스터(331)가 하나의 제1 주변 활성 영역(321)과 중첩할 수도 있고, 하나의 제1 주변 트랜지스터(331)가 다수 개의 제1 주변 활성 영역들(321)과 중첩할 수도 있고, 다수 개의 제1 주변 트랜지스터들(331)이 하나의 제1 주변 활성 영역(321)과 중첩할 수도 있다.

제1 주변 트랜지스터들(331)은 제1 내지 제3 로직 트랜지스터들(231, 232) 보다 수 배 이상 넓은 폭들(W3)을 가질 수 있다. 예를 들어, 제1 주변 트랜지스터들(331)의 폭(W3)은 제1 내지 제3 로직 트랜지스터들(231, 232, 233)의 폭(W1)보다 5배 내지 20배 클 수 있다. 따라서, 제1 주변 트랜지스터들(331)은 제1 내지 제3 로직 트랜지스터들(231, 232, 233)보다 긴 채널 길이를 가질 수 있다. 제1 주변 트랜지스터들(331)은 라인, 바, 또는 스틱 형상을 가질 수 있다.

제1 더미 활성 영역들(361)과 제1 주변 더미 트랜지스터들(351)이 다양하게 중첩할 수 있다. 제1 더미 활성 영역들(361)과 제1 주변 활성 영역들(321)은 서로 연결될 수도 있다.

제1 주변 더미 트랜지스터들(351)이 제1 주변 트랜지스터들(331)의 사이 및/또는 제1 주변 트랜지스터들(331)의 주위에 배치될 수 있다. 제1 주변 더미 트랜지스터들(351)은 라인, 바, 또는 스틱 형상을 가질 수 있다. 제1 주변 더미 트랜지스터들(351)은 길이(L5)가 폭(W4)보다 수 배 이상 클 수 있다. 예를 들어, 제1 주변 더미 트랜지스터들(351)의 길이(L5)는 폭(W4) 보다 10 배 이상 클 수 있다. 제1 주변 더미 트랜지스터들(351)은 제1 주변 활성 영역들(321)과 연결된 제1 더미 활성 영역들(361)과 중첩할 수 있다.

제1 주변 트랜지스터들(331)의 폭(W3)은 제1 주변 더미 트랜지스터들(351)의 폭(W4)보다 클 수 있다. 예를 들어, 제1 주변 트랜지스터들(331)의 폭(W3)은 제1 주변 더미 트랜지스터들(351)의 폭(W4)보다 2 배 내지 10 배 클 수 있다.

도 5b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(10A, 10B)의 주변 영역들(300A, 300B)은 제2 주변 활성 영역들(322), 제2 주변 트랜지스터들(332), 제2 더미 활성 영역들(362) 및 제2 주변 더미 트랜지스터들(352)을 포함할 수 있다.

제2 주변 활성 영역들(322) 및 제2 더미 활성 영역들(362)은 스퀘어 또는 박스 형상을 가질 수 있다. 하나의 제2 주변 활성 영역(322)과 다수 개의 제2 주변 트랜지스터들(332)이 중첩할 수 있다. 제2 주변 활성 영역들(322) 및 제2 더미 활성 영역들(362)는 연결될 수 있다. 또는, 제2 더미 활성 영역들(362)은 분리되어 위치할 수도 있다.

제2 주변 더미 트랜지스터들(352)이 제2 주변 활성 영역들(322)의 사이, 제2 주변 트랜지스터들(332)의 사이 및/또는 그 주위들에 배치될 수 있다. 제2 주변 더미 트랜지스터들(352)은 라인, 바, 또는 스틱 형상을 가질 수 있다. 제2 주변 더미 트랜지스터들(352)은 서로 평행하게 배치될 수 있다. 제2 주변 더미 트랜지스터들(352)은 동일 직선 상에 간격을 갖도록 분리된 형태로 배치될 수 있다. 제2 주변 더미 트랜지스터들(352)은 서로 정렬되지 않고 랜덤하게 배치될 수도 있다. 제2 주변 트랜지스터들(332)의 길이(L5)는 제2 주변 더미 트랜지스터들(352)의 길이(L6) 보다 길 수 있다.

도 5a 및 5b에서, 본 발명을 이해하기 쉽도록 하기 위하여, 주변 트랜지스터들(331, 332) 또는 주변 더미 트랜지스터들(351, 352)의 폭들(W3, W4) 또는 길이들(L5, L6)이 주변 트랜지스터들(331, 332) 또는 주변 더미 트랜지스터들(351, 352)의 전체 폭이거나 전극들의 폭인 것처럼 도시되었다. 그러나, 도 5a 및 5b는 레이아웃을 보이는 것이므로, 주변 트랜지스터들(331, 332) 또는 주변 더미 트랜지스터들(351, 352)의 폭들(W3, W4) 또는 길이들(L5, L5)은 주변 트랜지스터들(331, 332) 또는 주변 더미 트랜지스터들(351, 352)의 전극들의 폭들과 스페이서들의 일부의 폭들을 각각 합한 크기인 것으로 이해될 수 있다. 이것은, 주변 트랜지스터들(331, 332) 또는 주변 더미 트랜지스터들(351, 352)의 종단면을 보이는 도면을 참조하여 이해될 수 있을 것이다.

주변 영역들(300A, 300B) 내에서, 제1 및 제2 주변 더미 트랜지스터들(351, 352)이 라인, 바, 또는 스틱 형상을 가짐으로써, 제1 및 제2 주변 더미 트랜지스터들(351, 352)이 스퀘어 또는 박스 형상을 갖는 경우보다, 제1 및 제2 주변 트랜지스터들(331, 332) 및 제1 및 제2 주변 더미 트랜지스터들(351, 352)의 단위 면적 당 총 페리미터는 증가할 수 있다.

본 발명의 기술적 사상에 의하면, 로직 영역들(200A, 200B) 내에서, 로직 트랜지스터들(231, 232, 233) 및 디커플링 커패시터들(281, 282)을 포함하는 패턴들의 총 페리미터는 감소할 수 있고, 주변 영역들(300A, 300B) 내에서 주변 트랜지스터들(331, 332) 및 주변 더미 트랜지스터들(351, 352)을 포함하는 패턴들의 총 페리미터는 증가할 수 있다. 따라서, 로직 영역들(200A, 200B)의 총 페리미터와 주변 영역들(300A, 300B)의 총 페리미터의 차이가 감소할 수 있다.

도 6a는 도 3a의 I-I′방향을 따라 취한 제1 로직 트랜지스터(231)의 개략적인 종단면도이다. 도 6a는 제1 로직 트랜지스터(231)의 종단면도이지만, 제2 로직 트랜지스터(232) 또는 제3 로직 트랜지스터(233)의 종단면도로 가정, 설명될 수도 있다. 따라서, 이하의 설명에서, 각 구성 요소들은 대표 명칭 및 대표 참조 부호로 설명될 것이다.

도 6a를 참조하면, 본 발명의 일 실시예에 의한 로직 트랜지스터(230)는 기판(20)의 로직 활성 영역(220) 상에 배치된 로직 트랜지스터 게이트 절연층(31), 로직 트랜지스터 게이트 전극(41), 내측 로직 트랜지스터 스페이서(51), 및 외측 로직 트랜지스터 스페이서(61)를 포함할 수 있다.

로직 트랜지스터 게이트 절연층(31)의 측벽들과 로직 트랜지스터 게이트 전극(41)의 측벽들은 수직으로 정렬할 수 있다. 로직 트랜지스터 게이트 절연층(31) 및 로직 트랜지스터 게이트 전극(41)은 제1 높이(H1)을 가질 수 있다.

내측 로직 트랜지스터 스페이서(51)가 로직 트랜지스터 게이트 절연층(31)의 측벽들과 로직 트랜지스터 게이트 전극(41)의 측벽들 상에 컨포멀하게 형성될 수 있다. 내측 로직 트랜지스터 스페이서(51)는 상부의 수평 폭과 하부의 수평 폭이 유사하거나 실질적으로 동일할 수 있다. 내측 로직 트랜지스터 스페이서(51)의 하측 단부는 기판(20) 상으로 연장할 수 있다. 예를 들어, 내측 로직 트랜지스터 스페이서(51)는 원자층 증착 방법 (ALD, atomic layered deposition)을 이용하여 형성될 수 있으므로, 전체적으로 균일한 두께 및 폭을 가질 수 있다. 앞서 설명된 로직 트랜지스터들(230, 231, 232)의 폭(W1)은 로직 트랜지스터 게이트 전극(41) 및 내측 로직 트랜지스터 스페이서(51)의 폭들을 합한 크기로 이해될 수 있다.

외측 로직 트랜지스터 스페이서(61)가 내측 로직 트랜지스터 스페이서(51)의 일 측면 상에 형성될 수 있다. 외측 로직 트랜지스터 스페이서(61)는 상부가 좁고 하부가 넓은 형상을 가질 수 있다. 외측 로직 트랜지스터 스페이서(61)는 기판(20) 상으로 연장한 내측 로직 트랜지스터 스페이서(51)의 하측 단부 상에 형성될 수 있다. 예를 들어, 외측 로직 트랜지스터 스페이서(61)는 화학 증착 방법 (CVD, chemical vapor deposition) 및 에치-백 방법을 이용하여 형성될 수 있으므로, 상부가 좁고 하부가 넓은 형상을 할 수 있다.

기판(20) 상으로 연장한 내측 로직 트랜지스터 스페이서(51)의 하측 단부의 외측면과 외측 로직 트랜지스터 스페이서(61)의 외측면이 수직으로 정렬될 수 있다. 예를 들어, 기판(20) 상으로 연장한 내측 로직 트랜지스터 스페이서(51)의 하측 단부의 최대 수평 폭과 외측 로직 트랜지스터 스페이서(61)의 최대 수평 폭은 동일할 수 있다.

로직 트랜지스터(230)는 제1 총 스페이서 폭(WD1)을 가질 수 있다. 제1 총 스페이서 폭(WD1)은 로직 트랜지스터 게이트 절연층(31) 또는 로직 트랜지스터 게이트 전극(41)의 측면으로부터, 내측 로직 트랜지스터 스페이서(51)의 하측 단부의 외측면까지의 거리로 정의될 수 있다.

로직 트랜지스터(230)의 외측 로직 트랜지스터 스페이서(61)는 제1 외측 폭(WS1)을 가질 수 있다. 제1 외측 폭(WS1)은 외측 로직 트랜지스터 스페이서(61)의 최대 수평 폭으로 정의될 수 있다.

로직 트랜지스터 게이트 전극(41)의 상부 표면은 내측 로직 트랜지스터 스페이서(51) 및/또는 외측 로직 트랜지스터 스페이서(61)로 덮이지 않을 수 있다. 로직 트랜지스터 게이트 전극(41)의 측면의 상단부가 내측 로직 트랜지스터 스페이서(51) 및/또는 외측 로직 트랜지스터 스페이서(61)로 덮이지 않을 수 있다. 내측 로직 트랜지스터 스페이서(51)의 측면의 상단부가 외측 로직 트랜지스터 스페이서(61)로 덮이지 않을 수 있다.

기판(20) 내에 로직 트랜지스터 도핑 영역들(71)이 형성될 수 있다. 로직 트랜지스터 도핑 영역들(71)은 저농도 로직 트랜지스터 도핑 영역들(71A) 및 고농도 로직 트랜지스터 도핑 영역들(71B)을 포함할 수 있다. 저농도 로직 트랜지스터 도핑 영역들(71A)의 일 단부들은 로직 트랜지스터 게이트 절연층(31) 또는 로직 트랜지스터 게이트 전극(41)의 측벽들에 수직으로 정렬될 수 있다. 고농도 로직 트랜지스터 도핑 영역들(71B)의 일 단부들은 내측 로직 트랜지스터 스페이서들(41)의 하측 단부들의 외측면 또는 외측 로직 트랜지스터 스페이서들(61)의 외측면들에 수직으로 정렬되도록 형성될 수 있다. 고농도 로직 트랜지스터 도핑 영역들(71B)은 저농도 로직 트랜지스터 도핑 영역들(71A) 보다 깊게 형성될 수 있다. 예를 들어, 기판(20)의 표면으로부터 고농도 로직 트랜지스터 도핑 영역들(71B)의 저면까지의 깊이(D1b)는 기판(20)의 표면으로부터 저농도 로직 트랜지스터 도핑 영역들(71A)의 저면까지의 깊이(D1a)보다 깊을 수 있다.

기판(20)은 실리콘 웨이퍼, SOI(silicon on insulator) 웨이퍼, SIGe 웨이퍼, 또는 그 외 다양한 반도체 웨이퍼를 포함할 수 있다. 로직 활성 영역(220)은 도펀트를 포함하고, 기판(20)의 일부일 수 있다. 로직 트랜지스터 게이트 절연층(31)은 실리콘 산화물, 실리콘 산질화물, 또는 금속 산화물 같은 절연물을 포함할 수 있다. 로직 트랜지스터 게이트 전극(41)은 도핑된 실리콘, 금속 실리사이드, 금속, 또는 금속 화합물 같은 전도체를 포함할 수 있다. 내측 로직 트랜지스터 스페이서(51)는 실리콘 산화물을 포함할 수 있다. 외측 로직 트랜지스터 스페이서(61)는 실리콘 질화물을 포함할 수 있다. 로직 트랜지스터 도핑 영역들(71)은 도펀트를 포함할 수 있다. 예를 들어, 도펀트는 비소(As, Arsenic) 또는 인(P, phosphorous) n형 V족 원소, 또는 붕소(B, boron) 같은 p형 III족 원소를 포함할 수 있다. 로직 활성 영역(220)은 로직 트랜지스터 도핑 영역들(71)과 반대되는 극성의 도펀트를 포함할 수 있다.

도 6b는 도 4a의 II-II′방향을 따라 취한 제1 디커플링 커패시터(281)의 개략적인 종단면도이다. 도 6b는 제1 디커플링 커패시터(281)의 종단면도이지만, 제2 디커플링 커패시터(282)의 종단면도로 가정, 설명될 수도 있다. 따라서, 이하의 설명에서, 각 구성 요소들은 대표 명칭 및 대표 참조 부호로 설명될 것이다.

도 6b를 참조하면, 본 발명의 일 실시예에 의한 디커플링 커패시터(280)는 기판(20)의 커패시터 활성 영역(270) 상에 배치된 커패시터 유전층(32), 커패시터 전극(42), 내측 커패시터 스페이서(52), 및 외측 커패시터 스페이서(62)를 포함할 수 있다.

커패시터 유전층(32)과 커패시터 전극(42)의 측벽들은 수직으로 정렬할 수 있다. 커패시터 유전층(32) 및 커패시터 전극(42)은 제2 높이(H2)를 가질 수 있다. 제2 높이(H2)와 제1 높이(H1)는 실질적으로 동일할 수 있다.

내측 커패시터 스페이서(51)가 커패시터 절연층(32)의 측벽들과 커패시터 전극(42)의 측벽들 상에 컨포멀하게 형성될 수 있다. 내측 커패시터 스페이서(52)는 상부의 수평 폭과 하부의 수평 폭이 유사하거나 실질적으로 동일할 수 있다. 내측 커패시터 스페이서(52)의 하측 단부는 기판(20) 상으로 연장할 수 있다. 예를 들어, 내측 커패시터 스페이서(52)는 원자층 증착 방법 (ALD, atomic layered deposition)을 이용하여 형성될 수 있으므로, 전체적으로 균일한 두께 및 폭을 가질 수 있다. 앞서 설명된 디커플링 커패시터들(280, 281, 282)의 폭(W2)은 커패시터 전극(42) 및 내측 커패시터 스페이서(52)의 폭들을 합한 크기로 이해될 수 있다.

외측 커패시터 스페이서(62)가 내측 커패시터 스페이서(52)의 일 측면 상에 형성될 수 있다. 외측 커패시터 스페이서(62)는 상부가 좁고 하부가 넓은 형상을 가질 수 있다. 외측 커패시터 스페이서(62)는 기판(20) 상으로 연장한 내측 커패시터 스페이서(52)의 하측 단부 상에 형성될 수 있다. 예를 들어, 외측 커패시터 스페이서(62)는 화학 증착 방법 (CVD, chemical vapor deposition) 및 에치-백 방법을 이용하여 형성될 수 있으므로, 상부가 좁고 하부가 넓은 형상을 할 수 있다.

기판(20) 상으로 연장한 내측 커패시터 스페이서(52)의 하측 단부의 외측면과 외측 커패시터 스페이서(62)의 외측면이 수직으로 정렬될 수 있다. 예를 들어, 기판(20) 상으로 연장한 내측 커패시터 스페이서(52)의 하측 단부의 최대 수평 폭과 외측 커패시터 스페이서(62)의 최대 수평 폭은 동일할 수 있다.

디커플링 커패시터(280)는 제2 총 스페이서 폭(WD2)을 가질 수 있다. 제2 총 스페이서 폭(WD2)은 커패시터 절연층(32) 또는 커패시터 전극(42)의 측면으로부터, 내측 커패시터 스페이서(52)의 하측 단부의 외측면까지의 거리로 정의될 수 있다.

디커플링 커패시터(280)의 외측 커패시터 스페이서(62)는 제2 외측 폭(WS2)을 가질 수 있다. 제2 외측 폭(WS2)은 외측 커패시터 스페이서(62)의 최대 수평 폭으로 정의될 수 있다. 제2 외측 폭(WS2)과 제1 외측 폭(WS1)은 실질적으로 동일할 수 있다.

커패시터 전극(42)의 상부 표면은 내측 커패시터 스페이서(52) 및/또는 외측 커패시터 스페이서(62)로 덮이지 않을 수 있다. 커패시터 전극(42)의 측면의 상단부가 내측 커패시터 스페이서(52) 및/또는 외측 커패시터 스페이서(62)로 덮이지 않을 수 있다. 내측 커패시터 스페이서(52)의 측면의 상단부가 외측 커패시터 스페이서(62)로 덮이지 않을 수 있다.

기판(20) 내에 커패시터 도핑 영역들(72)이 형성될 수 있다. 커패시터 도핑 영역들(72)은 저농도 커패시터 도핑 영역들(72A) 및 고농도 커패시터 도핑 영역들(72B)을 포함할 수 있다. 저농도 커패시터 도핑 영역들(72A)의 일 단부들은 커패시터 절연층(32) 또는 커패시터 전극(42)의 측벽들에 수직으로 정렬될 수 있다. 고농도 커패시터 도핑 영역들(72B)의 일 단부들은 내측 커패시터 스페이서들(42)의 하측 단부들의 외측면 또는 외측 커패시터 스페이서들(62)의 외측면들에 수직으로 정렬되도록 형성될 수 있다. 고농도 커패시터 도핑 영역들(72B)은 저농도 커패시터 도핑 영역들(72A) 보다 깊게 형성될 수 있다. 예를 들어, 기판(20)의 표면으로부터 고농도 커패시터 도핑 영역들(72B)의 저면까지의 깊이(D2b)는 기판(20)의 표면으로부터 저농도 커패시터 도핑 영역들(72A)의 저면까지의 깊이(D2a)보다 깊을 수 있다. 저농도 도핑 영역들(71A, 72A)의 깊이들(D1a, D2a)은 실질적으로 동일할 수 있다. 고농도 도핑 영역들(71B, 72B)의 깊이들(D1b, D2b)은 실질적으로 동일할 수 있다.

커패시터 활성 영역(270)은 도펀트를 포함하는 기판(20)의 일부일 수 있다. 커패시터 절연층(32)은 실리콘 산화물, 실리콘 산질화물, 또는 금속 산화물 같은 절연물을 포함할 수 있다. 커패시터 전극(42)은 도핑된 실리콘, 금속 실리사이드, 금속, 또는 금속 화합물 같은 전도체를 포함할 수 있다. 내측 커패시터 스페이서(52)는 실리콘 산화물을 포함할 수 있다. 외측 커패시터 스페이서(62)는 실리콘 질화물을 포함할 수 있다. 커패시터 도핑 영역들(72)은 도펀트를 포함할 수 있다. 예를 들어, 도펀트는 비소(As, Arsenic) 또는 인(P, phosphorous) n형 V족 원소, 또는 붕소(B, boron) 같은 p형 III족 원소를 포함할 수 있다. 커패시터 활성 영역(22)은 커패시터 도핑 영역들(72)과 반대되는 극성의 도펀트를 포함할 수 있다.

도 6c는 도 5a의 III-III′방향을 따라 취한 제1 주변 트랜지스터(331)의 개략적인 종단면도이다. 도 6c는 제1 주변 트랜지스터(331)의 종단면도이지만, 제2 주변 트랜지스터(332)의 종단면도로 가정, 설명될 수도 있다. 따라서, 이하의 설명에서, 각 구성 요소들은 대표 명칭 및 대표 참조 부호로 설명될 것이다.

도 6c를 참조하면, 본 발명의 일 실시예에 의한 주변 트랜지스터(330)는 기판(20)의 주변 활성 영역(320) 상에 배치된 주변 트랜지스터 게이트 절연층(33), 주변 트랜지스터 게이트 전극(43), 내측 주변 트랜지스터 스페이서(53), 및 외측 주변 트랜지스터 스페이서(63)를 포함할 수 있다.

주변 트랜지스터 게이트 절연층(33)의 측벽들과 주변 트랜지스터 게이트 전극(43)의 측벽들은 수직으로 정렬할 수 있다. 주변 트랜지스터 게이트 절연층(33) 및 주변 트랜지스터 게이트 전극(43)은 제3 높이(H3)를 가질 수 있다. 제3 높이(H3)는 제1 높이(H1) 또는 제2 높이(H2) 중 하나와 실질적으로 동일할 수 있다.

내측 주변 트랜지스터 스페이서(53)가 주변 트랜지스터 게이트 절연층(33)의 측벽들과 주변 트랜지스터 게이트 전극(43)의 측벽들 상에 컨포멀하게 형성될 수 있다. 내측 주변 트랜지스터 스페이서(53)는 상부의 수평 폭과 하부의 수평 폭이 유사하거나 실질적으로 동일할 수 있다. 내측 주변 트랜지스터 스페이서(53)의 하측 단부는 기판(20) 상으로 연장할 수 있다. 앞서 설명된 주변 트랜지스터들(330, 331, 332)의 폭(W3)은 주변 트랜지스터 게이트 전극(43) 및 내측 주변 트랜지스터 스페이서(53)의 폭들을 합한 크기로 이해될 수 있다.

외측 주변 트랜지스터 스페이서(63)가 내측 주변 트랜지스터 스페이서(53)의 일 측면 상에 형성될 수 있다. 외측 주변 트랜지스터 스페이서(63)는 상부가 좁고 하부가 넓은 형상을 가질 수 있다. 외측 주변 트랜지스터 스페이서(63)는 기판(20) 상으로 연장한 내측 주변 트랜지스터 스페이서(53)의 하측 단부 상에 형성될 수 있다.

기판(20) 상으로 연장한 내측 주변 트랜지스터 스페이서(53)의 하측 단부의 외측면과 외측 주변 트랜지스터 스페이서(63)의 외측면이 수직으로 정렬될 수 있다. 예를 들어, 기판(20) 상으로 연장한 내측 주변 트랜지스터 스페이서(53)의 하측 단부의 최대 수평 폭과 외측 주변 트랜지스터 스페이서(63)의 최대 수평 폭은 동일할 수 있다.

주변 트랜지스터(330)는 제3 총 스페이서 폭(WD3)을 가질 수 있다. 제3 총 스페이서 폭(WD3)은 주변 트랜지스터 게이트 절연층(33) 또는 주변 트랜지스터 게이트 전극(43)의 측면으로부터, 내측 주변 트랜지스터 스페이서(53)의 하측 단부의 외측면까지의 거리로 정의될 수 있다. 제3 총 스페이서 폭(WD3)은 제1 총 스페이서 폭(WD1) 또는 제2 총 스페이서 폭(WD2)과 유사하거나 실질적으로 동일할 수 있다.

주변 트랜지스터(330)의 외측 주변 트랜지스터 스페이서(63)는 제3 외측 폭(WS3)을 가질 수 있다. 제3 외측 폭(WS3)은 외측 주변 트랜지스터 스페이서(63)의 최대 수평 폭으로 정의될 수 있다. 제3 외측 폭(WS3)은 제1 외측 폭(WS1) 또는 제2 외측 폭(WS2)과 유사할 수 있다.

주변 트랜지스터 게이트 전극(43)의 상부 표면은 내측 주변 트랜지스터 스페이서(53) 및/또는 외측 주변 트랜지스터 스페이서(63)로 덮이지 않을 수 있다. 주변 트랜지스터 게이트 전극(43)의 측면의 상단부가 내측 주변 트랜지스터 스페이서(53) 및/또는 외측 주변 트랜지스터 스페이서(63)로 덮이지 않을 수 있다. 내측 주변 트랜지스터 스페이서(53)의 측면의 상단부가 외측 주변 트랜지스터 스페이서(63)로 덮이지 않을 수 있다.

기판(20) 내에 주변 트랜지스터 도핑 영역들(73)이 형성될 수 있다. 주변 트랜지스터 도핑 영역들(73)은 저농도 주변 트랜지스터 도핑 영역들(73A) 및 고농도 주변 트랜지스터 도핑 영역들(73B)을 포함할 수 있다. 저농도 주변 트랜지스터 도핑 영역들(73A)의 일 단부들은 주변 트랜지스터 게이트 절연층(33) 또는 주변 트랜지스터 게이트 전극(43)의 측벽들에 수직으로 정렬될 수 있다. 고농도 주변 트랜지스터 도핑 영역들(73B)의 일 단부들은 내측 주변 트랜지스터 스페이서들(43)의 하측 단부들의 외측면 또는 외측 주변 트랜지스터 스페이서들(63)의 외측면들에 수직으로 정렬되도록 형성될 수 있다. 고농도 주변 트랜지스터 도핑 영역들(73B)은 저농도 주변 트랜지스터 도핑 영역들(73A) 보다 깊게 형성될 수 있다. 예를 들어, 기판(20)의 표면으로부터 고농도 주변 트랜지스터 도핑 영역들(73B)의 저면까지의 깊이(D3b)는 기판(20)의 표면으로부터 저농도 주변 트랜지스터 도핑 영역들(73A)의 저면까지의 깊이(D3a)보다 깊을 수 있다.

주변 활성 영역(320)은 도펀트를 포함하는 기판(20)의 일부일 수 있다. 주변 트랜지스터 게이트 절연층(33)은 실리콘 산화물, 실리콘 산질화물, 또는 금속 산화물 같은 절연물을 포함할 수 있다. 주변 트랜지스터 게이트 전극(43)은 도핑된 실리콘, 금속 실리사이드, 금속, 또는 금속 화합물 같은 전도체를 포함할 수 있다. 내측 주변 트랜지스터 스페이서(53)는 실리콘 산화물을 포함할 수 있다. 외측 주변 트랜지스터 스페이서(63)는 실리콘 질화물을 포함할 수 있다. 주변 트랜지스터 도핑 영역들(73)은 도펀트를 포함할 수 있다. 예를 들어, 도펀트는 비소(As, Arsenic) 또는 인(P, phosphorous) n형 V족 원소, 또는 붕소(B, boron) 같은 p형 III족 원소를 포함할 수 있다. 주변 활성 영역(23)은 주변 트랜지스터 도핑 영역들(73)과 반대되는 극성의 도펀트를 포함할 수 있다.

도 6d는 도 5a의 IV-IV′방향을 따라 취한 제1 주변 더미 트랜지스터(351)의 개략적인 종단면도이다. IV-IV″방향의 종단면도는 제1 주변 더미 트랜지스터(351)의 종단면도이지만, 제2 주변 더미 트랜지스터(352)의 종단면도로 이해될 수도 있다. 따라서, 이하의 설명에서, 각 구성 요소들은 대표 명칭 및 대표 참조 부호로 설명될 것이다.

도 6d를 참조하면, 본 발명의 일 실시예에 의한 주변 더미 트랜지스터(350)는 기판(20) 내에 형성된 더미 주변 활성 영역(360) 상에 배치된 주변 더미 트랜지스터 게이트 절연층(34), 주변 더미 트랜지스터 게이트 전극(44), 내측 주변 더미 트랜지스터 스페이서(54), 및 외측 주변 더미 트랜지스터 스페이서(64)를 포함할 수 있다.

주변 더미 트랜지스터 게이트 절연층(34)의 측벽들과 주변 더미 트랜지스터 게이트 전극(44)의 측벽들은 수직으로 정렬할 수 있다. 주변 더미 트랜지스터 게이트 절연층(34) 및 주변 더미 트랜지스터 게이트 전극(44)은 제4 높이(H4)를 가질 수 있다. 제4 높이(H4)는 제1 높이(H1) 내지 제3 높이(H3) 중 하나와 실질적으로 동일할 수 있다.

내측 주변 더미 트랜지스터 스페이서(54)가 주변 더미 트랜지스터 게이트 절연층(34)의 측벽들과 주변 더미 트랜지스터 게이트 전극(44)의 측벽들 상에 컨포멀하게 형성될 수 있다. 내측 주변 더미 트랜지스터 스페이서(54)는 상부의 수평 폭과 하부의 수평 폭이 유사하거나 실질적으로 동일할 수 있다. 내측 주변 더미 트랜지스터 스페이서(54)의 하측 단부는 기판(20) 상으로 연장할 수 있다. 앞서 설명된 주변 더미 트랜지스터들(350, 351, 352)의 폭(W4)은 주변 더미 트랜지스터 게이트 전극(41) 및 내측 주변 더미 트랜지스터 스페이서(51)의 폭들을 합한 크기로 이해될 수 있다.

외측 주변 더미 트랜지스터 스페이서(64)가 내측 주변 더미 트랜지스터 스페이서(54)의 일 측면 상에 형성될 수 있다. 외측 주변 더미 트랜지스터 스페이서(64)는 상부가 좁고 하부가 넓은 형상을 가질 수 있다. 외측 주변 더미 트랜지스터 스페이서(64)는 기판(20) 상으로 연장한 내측 주변 더미 트랜지스터 스페이서(54)의 하측 단부 상에 형성될 수 있다.

기판(20) 상으로 연장한 내측 주변 더미 트랜지스터 스페이서(54)의 하측 단부의 외측면과 외측 주변 더미 트랜지스터 스페이서(64)의 외측면이 수직으로 정렬될 수 있다. 예를 들어, 기판(20) 상으로 연장한 내측 주변 더미 트랜지스터 스페이서(54)의 하측 단부의 최대 수평 폭과 외측 주변 더미 트랜지스터 스페이서(64)의 최대 수평 폭은 동일할 수 있다.

주변 더미 트랜지스터(350)는 제4 총 스페이서 폭(WD4)을 가질 수 있다. 제4 총 스페이서 폭(WD4)은 주변 더미 트랜지스터 게이트 절연층(34) 또는 주변 더미 트랜지스터 게이트 전극(44)의 측면으로부터, 내측 주변 더미 트랜지스터 스페이서(54)의 하측 단부의 외측면까지의 거리로 정의될 수 있다. 제4 총 스페이서 폭(WD4)은 제1 총 스페이서 폭(WD1) 내지 제3 총 스페이서 폭(WD3) 중 하나와 유사할 수 있다.

주변 더미 트랜지스터(350)의 외측 주변 더미 트랜지스터 스페이서(64)는 제4 외측 폭(WS4)을 가질 수 있다. 제4 외측 폭(WS4)은 외측 주변 더미 트랜지스터 스페이서(64)의 최대 수평 폭으로 정의될 수 있다. 제4 외측 폭(WS4)은 제1 외측 폭(WS1) 내지 제3 외측 폭(WS3)과 유사할 수 있다.

주변 더미 트랜지스터 게이트 전극(44)의 상부 표면은 내측 주변 더미 트랜지스터 스페이서(54) 및/또는 외측 주변 더미 트랜지스터 스페이서(64)로 덮이지 않을 수 있다. 주변 더미 트랜지스터 게이트 전극(44)의 측면의 상단부가 내측 주변 더미 트랜지스터 스페이서(54) 및/또는 외측 주변 더미 트랜지스터 스페이서(64)로 덮이지 않을 수 있다. 내측 주변 더미 트랜지스터 스페이서(54)의 측면의 상단부가 외측 주변 더미 트랜지스터 스페이서(64)로 덮이지 않을 수 있다.

기판(20) 내에 주변 더미 트랜지스터 도핑 영역들(74)이 형성될 수 있다. 주변 더미 트랜지스터 도핑 영역들(74)은 저농도 주변 더미 트랜지스터 도핑 영역들(74A) 및 고농도 주변 더미 트랜지스터 도핑 영역들(74B)을 포함할 수 있다. 저농도 주변 더미 트랜지스터 도핑 영역들(74A)의 일 단부들은 주변 더미 트랜지스터 게이트 절연층(34) 또는 주변 더미 트랜지스터 게이트 전극(44)의 측벽들에 수직으로 정렬될 수 있다. 고농도 주변 더미 트랜지스터 도핑 영역들(74B)의 일 단부들은 내측 주변 더미 트랜지스터 스페이서들(44)의 하측 단부들의 외측면 또는 외측 주변 더미 트랜지스터 스페이서들(64)의 외측면들에 수직으로 정렬되도록 형성될 수 있다. 고농도 주변 더미 트랜지스터 도핑 영역들(74B)은 저농도 도핑 영역들(74A) 보다 깊게 형성될 수 있다. 예를 들어, 기판(20)의 표면으로부터 고농도 주변 더미 트랜지스터 도핑 영역들(74B)의 저면까지의 깊이(D4b)는 기판(20)의 표면으로부터 저농도 주변 더미 트랜지스터 도핑 영역들(74A)의 저면까지의 깊이(D4a)보다 깊을 수 있다.

더미 주변 활성 영역(360)은 도펀트를 포함하는 기판(20)의 일부일 수 있다. 주변 더미 트랜지스터 게이트 절연층(34)은 실리콘 산화물, 실리콘 산질화물, 또는 금속 산화물 같은 절연물을 포함할 수 있다. 주변 더미 트랜지스터 게이트 전극(44)은 도핑된 실리콘, 금속 실리사이드, 금속, 또는 금속 화합물 같은 전도체를 포함할 수 있다. 내측 주변 더미 트랜지스터 스페이서(54)는 실리콘 산화물을 포함할 수 있다. 외측 주변 더미 트랜지스터 스페이서(64)는 실리콘 질화물을 포함할 수 있다. 주변 더미 트랜지스터 도핑 영역들(74)은 도펀트를 포함할 수 있다. 예를 들어, 도펀트는 비소(As, Arsenic) 또는 인(P, phosphorous) n형 V족 원소, 또는 붕소(B, boron) 같은 p형 III족 원소를 포함할 수 있다. 더미 주변 활성 영역(360)은 주변 더미 트랜지스터 도핑 영역들(74)과 반대되는 극성의 도펀트를 포함할 수 있다.

화학 기상 증착 방법 및 에치-백 방법은 이온이나 라디칼 같은 반응기들의 밀도에 큰 영향을 받는다. 따라서, 화학 기상 증착 방법 및 에치-백 방법을 이용하여 형성되는 외측 스페이서들(61, 62, 63, 64)은 외측 스페이서들(61, 62, 63, 64)이 형성되어야 할 곳들의 면적, 예를 들어, 내측 스페이서들(51, 52, 53, 54)의 면적에 따라 그 체적들이 달라질 수 있다. 예를 들어, 내측 스페이서들(51, 52, 53, 54)의 점유 면적 또는 밀도가 큰 영역에서는 외측 스페이서들(61, 62, 63, 64)을 형성하기 위한 이온들 또는 라디칼들이 상대적으로 부족할 수 있고, 반대로, 내측 스페이서들(51, 52, 53, 54)의 점유 면적 또는 밀도가 작은 영역에서는 외측 스페이서들(61, 62, 63, 64)을 형성하기 위한 이온들 또는 라디칼들이 상대적으로 풍부할 수 있다. 외측 스페이서들(61, 62, 63, 64)을 형성하기 위한 이온들 또는 라디칼들이 상대적으로 부족한 영역에서는 외측 스페이서들(61, 62, 63, 64)의 체적이 상대적으로 작을 것이고, 외측 스페이서들(61, 62, 63, 64)을 형성하기 위한 이온들 또는 라디칼들이 상대적으로 풍부한 영역에서는 외측 스페이서들(61, 62, 63, 64)의 체적이 상대적으로 클 것이다. 외측 스페이서들(61, 62, 63, 64)의 체적은 도핑 영역들(71, 72, 73, 74)의 프로파일에 큰 영향을 미칠 수 있다. 예를 들어, 각 전극들(41, 42, 43, 44)과 고농도 도핑 영역들(71B, 72B, 73, 74B)의 거리가 영역에 따라 달라짐으로써, 로직 트랜지스터들(231, 232, 233) 및 주변 트랜지스터들(331, 332)의 퍼포먼스가 과잉되거나 저하될 수 있다. 로직 트랜지스터들(231, 232, 233) 및 주변 트랜지스터들(331, 332)의 퍼포먼스는 균일할수록 안정적이다. 외측 스페이서들(61, 62, 63, 64)이 형성되는 위치는 내측 스페이서들(51, 52, 53, 54)의 외면들이고, 내측 스페이서들(51, 52, 53, 54)은 절연층들(31, 32, 33, 34) 및 전극들(41, 42, 43, 44)의 측벽들 상에 균일한 두께로 형성될 수 있다. 따라서, 절연층들(31, 32, 33, 34) 및 전극들(41, 42, 43, 44)의 측벽들의 총 면적을 늘리거나 줄임으로써, 외측 스페이서들(61, 62, 63, 64)의 체적을 컨트롤 할 수 있다. 본 발명의 기술적 사상에서, 박스 형 또는 스퀘어형 디커플링 커패시터들(281, 282)은 절연층들(31, 32, 33, 34) 및 전극들(41, 42, 43, 44)의 측벽들의 총 면적을 줄임으로써, 외측 스페이서들(61, 62, 63, 64)의 체적을 컨트롤 할 수 있고, 주변 더미 트랜지스터들(351, 352)은 절연층들(31, 32, 33, 34) 및 전극들(41, 42, 43, 44)의 측벽들의 총 면적을 늘림으로써, 외측 스페이서들(61, 62, 63, 64)의 체적을 컨트롤 할 수 있다.

참고로, 증착 공정은 이온들이나 라디칼들의 밀도가 높을수록 증착 량이 증가할 것이나, 에치-백 공정은 이온들이나 라디칼들의 밀도가 높을수록 식각 량이 증가할 것이다. 따라서, 로직 영역들(200A, 200B) 또는 주변 영역들(300, 300B) 내에서, 전체적으로 내측 스페이서들(51, 52, 53, 54)들의 외면들의 점유 면적들을 유사하게 하면 균일한 체적의 외측 스페이서들(61, 62, 63, 64)을 얻을 수 있다.

도 7a 내지 7c는 본 발명의 일 실시예에 의한 반도체 소자들(10A, 10B) 중 적어도 하나를 포함하는 전자 시스템들(2200, 2300, 2400)을 개략적으로 도시한 블록 다이아그램들이다.

도 7a를 참조하면, 본 발명의 일 실시예에 의한 전자 시스템(2200)은 이동 전화기(cellular phone), 스마트 폰(smart phone), 또는 태블릿(tablet) PC를 포함할 수 있다. 전자 시스템(2200)은 프로세서(2210), 컨트롤러(2220), 메모리(2230), 디스플레이(2240), 입력 디바이스(2250), 및 라디오 송수신부(2260)를 포함할 수 있다. 프로세서(2210)는 본 발명의 일 실시예에 의한 반도체 소자들(10A, 10B) 중 하나를 포함할 수 있다. 프로세서(2210)는 컨트롤러(2220)와 신호를 주고 받을 수 있다. 컨트롤러(2220)는 메모리(2230)와 데이터를 주고 받을 수 있다. 예를 들어, 프로세서(2210)는 컨트롤러(2220)를 통하여 메모리(2300)로 데이터를 주거나 받을 수 있다. 메모리(2300)는 디램 또는 플래시 메모리를 포함할 수 있다. 프로세서(2210)는 디스플레이()로 전기적 신호를 보낼 수 있다. 디스플레이(2240)는 프로세서(2210)로부터 전기 신호를 받아 시각적 이미지를 생성할 수 있다. 프로세서(2210)는 입력 디바이스(2250)로부터 명령 신호를 입력 받을 수 있다. 입력 디바이스(2250)는 터치 패드 (touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드를 포함할 수 있다. 프로세서(2210)는 라디오 송수신부(2260)와 통신하여 데이터를 송신하거나 수신할 수 있다. 라디오 송수신부(2260)는 안테나(ANT)를 통해 수신한 전파 신호를 전기 신호로 변환하여 프로세서(2210)로 전달하거나, 프로세서(2210)로부터 수신한 전기 신호를 전파 신호로 바꾸어 외부로 송출할 수 있다.

도 7b는 본 발명의 기술적 사상의 일 실시예들에 의한 반도체 소자들(10A, 10BC) 중 적어도 하나를 포함하는 전자 시스템(2300)을 개념적으로 도시한 블록도이다. 도 7b를 참조하면, 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(10A, 10B)은 전자 시스템(2300)에 적용될 수 있다. 전자 시스템(2300)은 바디(Body; 2310)를 포함할 수 있다. 바디(2310)는 마이크로 프로세서(Micro Processor; 2320), 파워 서플라이(Power Supply; 2330), 기능 유닛(Function Unit; 2340), 및/또는 디스플레이 컨트롤러(Display Controller; 2350)를 포함할 수 있다. 바디(2310)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board)일 수 있다. 마이크로 프로세서(2320), 파워 서플라이(2330), 기능 유닛(2340), 및 디스플레이 컨트롤러(2350)는 바디(2310)상에 실장 또는 장착될 수 있다. 바디(2310)의 상면 혹은 바디(2310)의 외부에 디스플레이(2360)가 배치될 수 있다. 예를 들면, 디스플레이(2360)는 바디(2310)의 표면 상에 배치되어 디스플레이 컨트롤러(2350)에 의해 프로세싱된 이미지를 표시할 수 있다. 파워 서플라이(2330)는 외부의 전원 등으로부터 일정 전압을 공급받아 이를 다양한 전압 레벨로 분기하여 마이크로 프로세서(2320), 기능 유닛(2340), 디스플레이 컨트롤러(2350) 등으로 공급할 수 있다. 마이크로 프로세서(2320)는 파워 서플라이(2330)로부터 전압을 공급받아 기능 유닛(2340)과 디스플레이(2360)를 제어할 수 있다. 기능 유닛(2340)은 다양한 전자 시스템(2300)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2300)이 휴대폰 같은 모바일 전자 제품인 경우 상기 기능 유닛(2340)은 다이얼링, 또는 외부 장치(External Apparatus; 2370)와의 교신으로 상기 디스플레이(2360)로 영상 출력, 스피커로 음성 출력 등과 같은 무선 통신 기능을 수행할 수 있는 여러 구성 요소들을 포함할 수 있으며, 카메라를 포함하는 경우, 이미지 프로세서(Image Processor)의 역할을 할 수 있다. 다른 실시예에서, 전자 시스템(2300)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 기능 유닛(2340)은 메모리 카드 컨트롤러일 수 있다. 기능 유닛(2340)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2380)을 통해 외부 장치(2370)와 신호를 주고 받을 수 있다. 또한, 전자 시스템(2300)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 기능 유닛(2340)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 본 발명의 기술적 사상에 의한 다양한 실시예들에서 설명된 반도체 소자들(10A, 10B)은 마이크로 프로세서(2320) 또는 기능 유닛(2340) 중 적어도 어느 하나에 포함될 수 있다.

도 7c는 본 발명의 기술적 사상의 일 실시예들에 의한 반도체 소자들(10A, 10B) 중 적어도 하나를 포함하는 가진 다른 전자 시스템(2400)을 개략적으로 도시한 블록도이다. 도 7c를 참조하면, 전자 시스템(2400)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(10A, 10B) 중 적어도 하나를 포함할 수 있다. 전자 시스템(2400)은 모바일 기기 또는 컴퓨터를 포함할 수 있다. 예를 들어, 전자 시스템(2400)은 메모리 시스템(2412), 마이크로프로세서(2414), 램(2416) 및 버스(2420)를 사용하여 데이터 통신을 수행하는 유저 인터페이스(2418)를 포함할 수 있다. 마이크로프로세서(2414)는 전자 시스템(2400)을 프로그램 및 컨트롤할 수 있다. 램(2416)은 마이크로프로세서(2414)의 동작 메모리로 사용될 수 있다. 예를 들어, 마이크로프로세서(2414) 또는 램(2416)은 본 발명의 실시예들에 의한 반도체 소자들(10A, 10B)들 중 적어도 하나를 포함할 수 있다. 마이크로프로세서(2414), 램(2416) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다. 유저 인터페이스(2418)는 전자 시스템(2400)으로 데이터를 입력하거나 또는 전자 시스템(2400)으로부터 출력하는데 사용될 수 있다. 메모리 시스템(2412)은 마이크로프로세서(2414) 동작용 코드들, 마이크로프로세서(2414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 메모리 시스템(2412)은 컨트롤러 및 메모리를 포함할 수 있다.

도 7d는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(10A, 10B) 중 적어도 하나를 포함하는 모바일 기기(2500)를 개략적으로 도시한 도면이다. 모바일 기기(2500)는 모바일 폰 또는 태블릿 PC를 포함할 수 있다. 부가하여, 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(10A, 10B) 중 적어도 하나는 모바일 폰 또는 태블릿 PC 외에도, 노트북 같은 휴대용 컴퓨터, mpeg-1 오디오 레이어 3 (MP3) 플레이어, MP4 플레이어, 네비게이션 기기, 솔리드 스테이트 디스크(SSD), 테이블 컴퓨터, 자동차 및 가정용 가전 제품에 사용될 수 있다.

이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

10, 10A, 10B: 반도체 소자
20: 기판
31: 로직 트랜지스터 게이트 절연층
32: 커패시터 절연층
33: 주변 절연층 34: 더미 절연층
41: 로직 트랜지스터 게이트 전극 42: 커패시터 전극
43: 주변 트랜지스터 게이트 전극
44: 주변 더미 트랜지스터 게이트 전극
51: 내측 로직 트랜지스터 스페이서
52: 내측 커패시터 스페이서
53: 내측 주변 트랜지스터 스페이서
54: 내측 주변 더미 트랜지스터 스페이서
61: 외측 로직 트랜지스터 스페이서
62: 외측 커패시터 스페이서
63: 외측 주변 트랜지스터 스페이서
64: 외측 주변 더미 트랜지스터 스페이서
71: 로직 트랜지스터 도핑 영역
71A: 저농도 로직 트랜지스터 도핑 영역
71B: 고농도 로직 트랜지스터 도핑 영역
72: 스페이서 도핑 영역
72A: 저농도 스페이서 도핑 영역
72B: 고농도 스페이서 도핑 영역
73: 주변 트랜지스터 도핑 영역
73A: 저농도 주변 트랜지스터 도핑 영역
73B: 고농도 주변 트랜지스터 도핑 영역
74: 주변 더미 트랜지스터 도핑 영역
74A: 저농도 주변 더미 트랜지스터 도핑 영역
74B: 고농도 주변 더미 트랜지스터 도핑 영역
200, 200A, 200B: 로직 영역들
210: 트랜지스터 블록
220, 221, 222: 로직 활성 영역들
230, 231, 232, 233: 로직 트랜지스터들
241, 242: 로직 더미 트랜지스터들
260: 커패시터 블록
271, 272: 커패시터 활성 영역들
280, 281, 282: 디커플링 커패시터들
300, 300A, 300B: 주변 영역들
400A, 400B: 아날로그 코어 영역들
500A, 500B: 입출력 회로 영역들
321, 322: 주변 활성 영역
330, 331, 332: 주변 트랜지스터
350, 351, 352: 주변 더미 트랜지스터
360, 361, 362: 더미 주변 활성 영역

Claims (10)

1. 중앙에 위치한 로직 영역; 및
   외곽에 위치한 주변 영역을 포함하고,
   상기 로직 영역은,
   라인 형상의 로직 트랜지스터; 및
   박스 형상의 디커플링 커패시터를 포함하고, 및
   상기 주변 영역은,
   라인 형상의 주변 트랜지스터; 및
   상기 주변 트랜지스터의 주위에 배치된 라인 형상의 주변 더미 트랜지스터를 포함하는 반도체 소자.
2. 제1항에 있어서,
   상기 라인 형상의 로직 트랜지스터는 제1 폭의 로직 트랜지스터 게이트 전극을 갖고, 및
   상기 박스 형상의 디커플링 커패시터는 상기 제1 폭 보다 10배 이상 큰 제2 폭의 커패시터 전극을 갖는 반도체 소자.
3. 제2항에 있어서,
   상기 라인 형상의 주변 트랜지스터는 상기 제1 폭 보다 5배 이상 크고 상기 제2 폭 보다 작은 제3 폭의 주변 트랜지스터 게이트 전극을 갖는 반도체 소자.
4. 제3항에 있어서,
   상기 라인 형상의 주변 더미 트랜지스터는 상기 제3 폭 보다 작은 제4 폭의 주변 더미 트랜지스터 게이트 전극을 갖는 반도체 소자.
5. 제2항에 있어서,
   상기 라인 형상의 로직 트랜지스터의 상기 로직 트랜지스터 게이트 전극은 제1 길이를 갖고, 및
   상기 박스 형상의 디커플링 커패시터의 상기 커패시터 전극은 상기 제1 길이보다 작은 제2 길이를 갖는 반도체 소자.
6. 제2항에 있어서,
   상기 박스 형상의 디커플링 커패시터의 커패시터 전극은 폭보다 길이가 2배 이하인 반도체 소자.
7. 제1항에 있어서,
   상기 라인 형상의 주변 더미 트랜지스터는 길이보다 폭이 5배 이상 큰 반도체 소자.
8. 로직 영역 및 주변 영역을 포함하고,
   상기 로직 영역은,
   서로 평행하고 수평 방향으로 제1 폭을 가진 다수 개의 로직 트랜지스터들을 포함하고; 및
   서로 나란하고 수평 방향으로 상기 제1 폭보다 5배 이상 큰 제2 폭을 갖는 다수 개의 디커플링 커패시터들을 포함하고, 및
   상기 주변 영역은,
   서로 평행하고 수평 방향으로 상기 제1 폭보다 크고 상기 제2 폭 보다 작은 제3 폭을 갖는 다수 개의 주변 트랜지스터들; 및
   서로 평행하고 수평 방향으로 상기 제3 폭 보다 작은 제4 폭을 갖는 다수 개의 주변 더미 트랜지스터들을 포함하는 반도체 소자.
9. 제8항에 있어서,
   상기 디커플링 커패시터는,
   기판 내에 형성된 커패시터 활성 영역;
   상기 커패시터 활성 영역과 중첩하도록 상기 기판 상에 형성된 커패시터 유전층 및 커패시터 전극;
   상기 커패시터 유전층 및 상기 커패시터 전극의 측면들 상에 형성되고 실리콘 산화물을 포함하는 내측 커패시터 스페이서; 및
   상기 내측 커패시터 스페이서의 측면 상에 형성되고 실리콘 질화물을 포함하는 외측 커패시터 스페이서를 포함하고,
   상기 내측 커패시터 스페이서는 상기 기판 상으로 연장하는 하측 단부를 갖고,
   상기 외측 커패시터 스페이서는 상기 내측 커패시터 스페이서의 하측 단부 상에 형성되고,
   상기 내측 커패시터 스페이서의 상기 하측 단부의 외측면과 상기 외측 커패시터 스페이서의 외측면이 수직으로 정렬되고,
   상기 내측 커패시터 스페이서의 상단부는 상기 커패시터 전극의 상단부보다 낮은 레벨에 위치하고, 및
   상기 외측 커패시터 스페이서의 상단부는 상기 커패시터 전극의 상기 상단부보다 낮은 레벨에 위치하는 반도체 소자.
10. 제9항에 있어서,
    상기 주변 더미 트랜지스터는,
    상기 기판 내에 형성된 더미 주변 활성 영역;
    상기 더미 주변 활성 영역 상에 적층된 주변 더미 트랜지스터 게이트 절연층 및 주변 더미 트랜지스터 게이트 전극;
    상기 주변 더미 트랜지스터 게이트 절연층 및 상기 주변 더미 트랜지스터 게이트 전극의 측면들 상에 형성되고, 상기 기판 상으로 연장하는 하측 단부를 갖는 내측 주변 더미 트랜지스터 스페이서; 및
    상기 내측 주변 더미 트랜지스터 스페이서의 측면 및 상기 하측 단부 상에 형성된 외측 주변 더미 트랜지스터 스페이서를 포함하고,
    상기 내측 주변 더미 트랜지스터 스페이서의 하측 단부의 외측면과 상기 외측 주변 더미 트랜지스터 스페이서의 외측면이 수직으로 정렬되고,
    상기 주변 더미 트랜지스터 게이트 전극의 상기 측면들과 수직으로 정렬하고 제1 깊이를 갖는 저농도 주변 더미 트랜지스터 도핑 영역; 및
    상기 외측 주변 더미 트랜지스터 스페이서의 상기 외측면과 수직으로 정렬하고 상기 제1 깊이보다 깊은 제2 깊이를 갖는 고농도 주변 더미 트랜지스터 도핑 영역을 더 포함하는 반도체 소자.

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