KR100915763B1 - 반도체 소자 - Google Patents
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Abstract
반도체 소자가 개시되어 있다. 반도체 소자는 반도체기판상에 배치되는 게이트 전극, 게이트 전극의 측면에 배치되며, 도전체인 기생 게이트, 게이트 전극 및 상기 기생 게이트 사이에 개재되는 측면 절연막, 게이트 전극의 일 측방에 형성되는 소오스영역 및 게이트 전극의 다른 측방에 형성되는 드레인영역을 포함한다.
Description
실시예는 반도체 소자에 관한 것이다.
정보통신기술이 발달함에 따라서, 휴대용 통신장치에 고전압용 반도체 소자들이 사용되고 있다.
실시예는 성능이 향상되며, 특히 고전압에서 사용가능한 반도체 소자를 제공하는데 있다.
실시예에 따른 반도체 소자는 반도체기판상에 배치되는 게이트 전극, 상기 게이트 전극의 측면에 배치되며, 도전체인 기생 게이트, 상기 게이트 전극 및 상기 기생 게이트 사이에 개재되는 측면 절연막, 상기 게이트 전극의 일 측방에 형성되는 소오스영역 및 상기 게이트 전극의 다른 측방에 형성되는 드레인영역을 포함한다.
실시예에 따른 반도체 소자는 게이트 전극의 측면에 배치되는 기생 게이트를 포함한다. 따라서, 게이트 절연막을 통과하여, 게이트 전극으로 이동하는 핫 캐리어들을 기생 게이트가 포집할 수 있다.
따라서, 실시예에 따른 반도체 소자는 핫 캐리어에 의한 오동작을 방지하고, 향상된 성능을 가질 수 있다.
또한, 실시예에 따른 반도체 소자는 소오스영역에 높은 전압이 인가되어도, 기생 게이트에 의해서, 성능이 저하되지 않고 작동된다.
따라서, 실시예에 따른 반도체 소자는 고전압에서도 사용이 가능하다.
도 1 내지 도 5는 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 1 내지 도 5는 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 1을 참조하면, 저농도의 n형 불순물이 주입된 실리콘 기판에 트렌치가 형성되고, 상기 트렌치 내측에 산화물이 채워져서, 소자분리막(120)이 형성된다. 상기 소자분리막(120)에 의해서 활성영역(AR)이 정의되고, 상기 활성영역(AR)에 저농도의 p형 불순물이 주입되어 p웰(130)이 형성된다.
이와 같이, n형 불순물을 포함하는 영역, 상기 소자분리막(120) 및 상기 p웰(130)을 포함하는 반도체기판(100)이 형성된다.
이후, 상기 반도체기판(100)상에, 열산화 공정 또는 화학기상증착(chemical vapor deposition;CVD) 공정에 의해서 산화막이 형성되고, 상기 산화막 상에 화학 기상 증착 공정에 의해서 폴리 실리콘층이 형성된다.
이후, 상기 산화막 및 상기 폴리 실리콘층은 마스크 공정에 의해서 패터닝되고, 상기 반도체기판(100)상에 게이트 절연막(210) 및 게이트 전극(200)이 형성된다.
도 2를 참조하면, 상기 게이트 전극(200)을 마스크로 사용하여, 상기 활성영역(AR)에 저농도의 n형 불순물이 주입되고, 이후의 열처리 등의 공정 등에 의해서, 상기 n형 불순물은 측방으로 확산되어, LDD영역(300)이 형성된다.
이후, 상기 활성영역(AR) 상에 TEOS막이 형성되고, 상기 TEOS막 상에 질화막이 형성된 후, 반응 이온성 식각공정(reactive ion etching;RIE) 등의 이방성 식각공정에 의해서, 상기 TEOS막 및 상기 질화막이 식각되고, 상기 게이트 전극(200)의 측면에 스페이서들(310,320)이 형성된다.
이후, 상기 게이트 전극(200) 및 상기 스페이서들(310,320)을 이온주입 마스크로 사용하여, 상기 활성영역(AR)에 고농도의 n형 불순물이 주입된 후, 이후의 열처리 공정등에 의해서 상기 n형 불순물이 측방으로 확산되어, 소오스영역(410) 및 드레인영역(420)이 형성된다.
도 3을 참조하면, 상기 게이트 전극(200), 상기 소오스영역(410) 및 상기 드레인영역(420) 상에 금속층이 형성된다. 이후, 급속 열처리 공정(rapid temperature process;RTP)에 의해서, 실리사이드막(430)이 형성되고, 반응하지 않은 금속은 세정된다.
이후, 상기 스페이서(310,320)들 중 상기 드레인영역(420) 상에 형성된 스페이서(320)의 일부를 노출하는 포토레지스트패턴(500)이 형성된다. 상기 포토레지스트패턴(500)을 식각마스크로 사용하여, 상기 스페이서(320)의 일부를 식각한다. 이때, 상기 게이트 전극(200)의 측면 및 상기 반도체기판(100)의 일부가 노출되도록, 상기 스페이서(320)가 식각된다.
이후, 열산화 공정에 의해서, 상기 노출된 게이트 전극(200)의 측면 상에 측면 절연막(220)이 형성되고, 상기 노출된 반도체기판(100) 상에 기생 게이트(600) 절연막(230)이 형성된다.
도 4를 참조하면, 상기 식각된 게이트 스페이서(320), 상기 포토레지스트패턴(500) 및 상기 게이트 전극(200)에 의해서 형성된 홈 내측에, 도전형 불순물이 도핑된 폴리 실리콘이 채워진다. 이후, 식각 공정에 의해서, 상기 측면 절연막(220) 및 상기 기생 게이트(600) 절연막(230) 상에 기생 게이트(600)가 형성된다.
상기 기생 게이트(600)의 높이는 상기 게이트 전극(200)의 높이보다 낮으며, 상기 측면 절연막(220)의 높이보다 낮다.
도 5를 참조하면, 상기 기생 게이트(600)에 티타늄 또는 니켈과 같은 금속층이 형성되고, 급속 열처리 공정(rapid temperature process;RTP) 및 세정공정을 거쳐서, 실리사이드막(610)이 형성된다.
이후, 상기 반도체기판(100)을 덮는 층간 절연막이 형성될 수 있다.
도 5를 참조하여, 실시예에 따른 반도체 소자를 추가적으로 설명한다.
상기 반도체기판(100) 상에 상기 게이트 전극(200)이 형성되고, 상기 게이트 전극(200)의 양 측방에 각각 소오스영역(410) 및 드레인영역(420)이 형성된다. 상기 LDD영역(300)은 한 쌍이 서로 이격되어 형성된다.
상기 기생 게이트(600)의 폭은(D) 약 80nm 내지 100nm 이다. 또한, 상기 기생 게이트(600)는 상기 측면 절연막(220)에 의해서, 상기 게이트 전극(200)과 절연된다. 또한, 상기 기생 게이트(600)는 상기 기생 게이트(600) 절연막(230)에 의해서, 상기 드레인영역(420)과 절연된다.
상기 기생 게이트(600)는 상기 드레인영역(420) 상에 형성되며, 도전체이다.
상기 소오스영역(410)에 높은 전압이 인가되는 경우, 예를 들어, 상기 소오스영역(410)에 약 4.8 내지 5.2V의 전압이 인가되는 경우, 상기 LDD영역(300)들 사이에 형성된 채널영역에 높은 전계가 형성된다.
이때, 상기 드레인영역(420) 및 상기 채널 영역 사이에 핫 캐리어가 발생하고, 상기 핫 캐리어는 상기 기생 게이트(600)에 의해서 포집되고, 상기 기생 게이트(600)에 연결되는 드레인 전극(VDD) 또는 그라운드에 흡수된다. 상기 드레인 전극(VDD)은 상기 소오스영역(410)보다 낮은 전위를 가진다.
따라서, 실시예에 따른 반도체 소자는 핫 캐리어에 의한 성능저하를 줄일 수 있다.
또한, 실시예에 따른 반도체 소자는 상기 소오스영역(410)에 고전압이 인가되어도 성능이 저하되지 않고 작동된다.
Claims (5)
- 반도체기판상에 배치되는 게이트 전극;상기 게이트 전극의 측면에 배치되며, 도전체인 기생 게이트;상기 게이트 전극 및 상기 기생 게이트 사이에 개재되는 측면 절연막;상기 게이트 전극의 일 측방에 형성되는 소오스영역; 및상기 게이트 전극의 다른 측방에 형성되는 드레인영역을 포함하는 반도체 소자.
- 제 1 항에 있어서, 상기 게이트 전극의 높이는 상기 기생 게이트의 높이보다 높고, 상기 기생 게이트 및 상기 반도체기판 사이에 개재되는 기생 게이트 절연막을 포함하는 반도체 소자.
- 제 1 항에 있어서, 상기 기생 게이트는 상기 드레인영역 상에 형성되는 반도체 소자.
- 제 1 항에 있어서, 상기 기생 게이트는 상기 소오스영역보다 낮은 전위를 가지는 전극에 전기적으로 연결되는 반도체 소자.
- 제 1 항에 있어서, 상기 기생 게이트의 폭은 80 내지 90 ㎚인 반도체 소자.
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