JPH07221314A - Ｓｏｉ構造ｍｏｓ型半導体装置 - Google Patents
Ｓｏｉ構造ｍｏｓ型半導体装置Info
- Publication number
- JPH07221314A JPH07221314A JP6027597A JP2759794A JPH07221314A JP H07221314 A JPH07221314 A JP H07221314A JP 6027597 A JP6027597 A JP 6027597A JP 2759794 A JP2759794 A JP 2759794A JP H07221314 A JPH07221314 A JP H07221314A
- Authority
- JP
- Japan
- Prior art keywords
- region
- gate electrode
- source
- semiconductor
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 激しい合わせ精度を必要とせず、微細ゲート
にも適用でき、双方向性を有し、論理ＬＳＩ特有のレイ
アウトにも適用できるように、ボディコンタクト領域を
設置するようにしたものである。 【構成】 ボディコンタクト領域５をソース領域３およ
びドレイン領域４と同一線上に形成するとともに、ｐ+
不純物拡散層であるボディコンタクト領域５を、ｎ+ 不
純物拡散層であるソース領域３およびドレイン領域４と
は接触しないように離して形成する。
にも適用でき、双方向性を有し、論理ＬＳＩ特有のレイ
アウトにも適用できるように、ボディコンタクト領域を
設置するようにしたものである。 【構成】 ボディコンタクト領域５をソース領域３およ
びドレイン領域４と同一線上に形成するとともに、ｐ+
不純物拡散層であるボディコンタクト領域５を、ｎ+ 不
純物拡散層であるソース領域３およびドレイン領域４と
は接触しないように離して形成する。
Description
【０００１】
【産業上の利用分野】この発明は、絶縁膜上に形成され
た半導体層に作られるＳＯＩ構造ＭＯＳ型半導体装置に
関し、特に半導体層との接続が容易にできるレイアウト
を可能とするＳＯＩ構造ＭＯＳ型半導体装置に関する。
た半導体層に作られるＳＯＩ構造ＭＯＳ型半導体装置に
関し、特に半導体層との接続が容易にできるレイアウト
を可能とするＳＯＩ構造ＭＯＳ型半導体装置に関する。
【０００２】
【従来の技術】ＳＯＩ構造の基板上に形成されたＭＯＳ
型半導体装置においては、基板とトランジスタなどの形
成されている領域とが、絶縁膜により完全に分離されて
いることが特徴である。図４は、ＳＯＩ構造の基板上に
形成されたＭＯＳ型半導体装置の標準的なパターンレイ
アウト構成を示す平面図である。同図において、４４は
周辺を素子分離のための酸化膜で覆われたシリコンから
なるアクティブ領域、４６はアクティブ領域４４上にゲ
ート酸化膜を介して形成されたゲート電極である。
型半導体装置においては、基板とトランジスタなどの形
成されている領域とが、絶縁膜により完全に分離されて
いることが特徴である。図４は、ＳＯＩ構造の基板上に
形成されたＭＯＳ型半導体装置の標準的なパターンレイ
アウト構成を示す平面図である。同図において、４４は
周辺を素子分離のための酸化膜で覆われたシリコンから
なるアクティブ領域、４６はアクティブ領域４４上にゲ
ート酸化膜を介して形成されたゲート電極である。
【０００３】また、４７はアクティブ領域４４のゲート
電極４６両脇の一方にｎ+ 不純物を注入することなどに
より形成されたソース領域、４８はアクティブ領域４４
のゲート電極４６両脇の他方にｎ+ 不純物を注入するこ
となどにより形成されたドレイン領域、５１はソース領
域４７とソースコンタクト５１ａを介して接続するソー
ス電極、５２はドレイン領域４８とドレインコンタクト
５２ａを介して接続されるドレイン電極である。
電極４６両脇の一方にｎ+ 不純物を注入することなどに
より形成されたソース領域、４８はアクティブ領域４４
のゲート電極４６両脇の他方にｎ+ 不純物を注入するこ
となどにより形成されたドレイン領域、５１はソース領
域４７とソースコンタクト５１ａを介して接続するソー
ス電極、５２はドレイン領域４８とドレインコンタクト
５２ａを介して接続されるドレイン電極である。
【０００４】また、図５は、図４のＭＯＳ型半導体装置
を埋め込み酸化膜が形成された基板上に形成したときの
構成を示す断面図である。図５（ａ）は図４におけるＡ
−Ａ’断面、図５（ｂ）は図４におけるＢ−Ｂ’断面を
示すものである。同図において、４１はシリコン基板、
４２はシリコン基板４１上に形成された埋め込み酸化
膜、４３はアクティブ領域４４を囲うように下層に接触
して形成されている素子分離領域、４５はアクティブ領
域４４の所定の領域に形成されたゲート絶縁膜、４９は
アクティブ領域４４のソース領域４７とドレイン領域４
８に挟まれたゲート電極４６下のチャネル領域、５０は
層間絶縁膜であり、他の符号は図４と同様である。
を埋め込み酸化膜が形成された基板上に形成したときの
構成を示す断面図である。図５（ａ）は図４におけるＡ
−Ａ’断面、図５（ｂ）は図４におけるＢ−Ｂ’断面を
示すものである。同図において、４１はシリコン基板、
４２はシリコン基板４１上に形成された埋め込み酸化
膜、４３はアクティブ領域４４を囲うように下層に接触
して形成されている素子分離領域、４５はアクティブ領
域４４の所定の領域に形成されたゲート絶縁膜、４９は
アクティブ領域４４のソース領域４７とドレイン領域４
８に挟まれたゲート電極４６下のチャネル領域、５０は
層間絶縁膜であり、他の符号は図４と同様である。
【０００５】また、図６は図４のＭＯＳ型半導体装置を
絶縁体基板上に形成したときの構成を示す断面図であ
り、図６（ａ）は図４におけるＡ−Ａ’断面、図６
（ｂ）は図４におけるＢ−Ｂ’断面を示すものである。
同図において、４１ａは例えばサファイアなどの絶縁体
からなる絶縁体基板であり、他の符号は図５と同様であ
る。ここで、上述したソース領域４７、ドレイン領域４
８はゲート電極４６をマスクとしてｎ+ 形不純物をイオ
ン注入するなどにより自己整合的に形成された不純物導
入領域である。
絶縁体基板上に形成したときの構成を示す断面図であ
り、図６（ａ）は図４におけるＡ−Ａ’断面、図６
（ｂ）は図４におけるＢ−Ｂ’断面を示すものである。
同図において、４１ａは例えばサファイアなどの絶縁体
からなる絶縁体基板であり、他の符号は図５と同様であ
る。ここで、上述したソース領域４７、ドレイン領域４
８はゲート電極４６をマスクとしてｎ+ 形不純物をイオ
ン注入するなどにより自己整合的に形成された不純物導
入領域である。
【０００６】この構造断面から明らかなように、ゲート
電極４６下に形成されているチャネル領域４９は、不純
物が拡散されているソース領域４７，ドレイン領域４
８、あるいは素子分離領域により水平方向で他の部分と
分離され、その下が埋め込み酸化膜４２など絶縁体によ
り分離されており、同一の基板上に形成されている他の
素子とは完全に分離されている。
電極４６下に形成されているチャネル領域４９は、不純
物が拡散されているソース領域４７，ドレイン領域４
８、あるいは素子分離領域により水平方向で他の部分と
分離され、その下が埋め込み酸化膜４２など絶縁体によ
り分離されており、同一の基板上に形成されている他の
素子とは完全に分離されている。
【０００７】ここで、トランジスタなどが形成されてい
る領域下に絶縁層を有せず、半導体基板がある一定電位
に固定されているバルク構造ＭＯＳ型半導体装置と比較
すると、上述したＳＯＩ基板上にトランジスタなどを形
成した場合は、以下に示すような多くの長所を有する。
まず、ソース電位が変動することで発生する閾値電圧の
基板電位効果がない。また、拡散層の下面がＳＯＩ構造
の絶縁体基板あるいは埋め込み絶縁膜に接触しているこ
とから、不純物拡散層容量が非常に小さい。そして、配
線層の対地容量が小さい。
る領域下に絶縁層を有せず、半導体基板がある一定電位
に固定されているバルク構造ＭＯＳ型半導体装置と比較
すると、上述したＳＯＩ基板上にトランジスタなどを形
成した場合は、以下に示すような多くの長所を有する。
まず、ソース電位が変動することで発生する閾値電圧の
基板電位効果がない。また、拡散層の下面がＳＯＩ構造
の絶縁体基板あるいは埋め込み絶縁膜に接触しているこ
とから、不純物拡散層容量が非常に小さい。そして、配
線層の対地容量が小さい。
【０００８】しかし、上述した長所を有する反面、トラ
ンジスタが形成されている領域が絶縁分離されているこ
とで、ドレイン近傍でアバランシェ増倍により発生した
少数キャリア（ｎ形導電型に対しては正孔、ｐ形導電型
に対しては電子）の行き場が無く、これらのキャリアが
トランジスタが形成されている領域の半導体層に蓄積さ
れ、キンク現象を発生するという問題があった。
ンジスタが形成されている領域が絶縁分離されているこ
とで、ドレイン近傍でアバランシェ増倍により発生した
少数キャリア（ｎ形導電型に対しては正孔、ｐ形導電型
に対しては電子）の行き場が無く、これらのキャリアが
トランジスタが形成されている領域の半導体層に蓄積さ
れ、キンク現象を発生するという問題があった。
【０００９】キンク現象とは、見かけの上の半導体基板
の電位を、ソースに対し順バイアス側に上昇させ、基板
電位効果を発生させ、閾値電圧を低下させる現象であ
る。また、ソース領域とチャネル領域とドレイン領域と
で構成される寄生ラテラルバイポーラトランジスタのベ
ース電位を上昇させ、この寄生トランジスタのバイポー
ラ動作を引き起こす。
の電位を、ソースに対し順バイアス側に上昇させ、基板
電位効果を発生させ、閾値電圧を低下させる現象であ
る。また、ソース領域とチャネル領域とドレイン領域と
で構成される寄生ラテラルバイポーラトランジスタのベ
ース電位を上昇させ、この寄生トランジスタのバイポー
ラ動作を引き起こす。
【００１０】ここで、これらのことにより発生する電流
が、トランジスタの動作後、あるいは、静止中状態など
のどのような状態でも均一に生じるならば、この電流を
制御して回路動作に利用することは可能である。しか
し、アバランシェ増倍で発生した少数キャリアは、蓄積
時間（数μ秒〜数ｍ秒）後には消滅する。従って、長時
間動作をしなかった素子ではこの少数キャリアが消滅し
ており、このような素子と、いつも動作していることに
よりこの少数キャリアが蓄積されている素子とで、電流
特性が異なるという大きな欠点を有している。
が、トランジスタの動作後、あるいは、静止中状態など
のどのような状態でも均一に生じるならば、この電流を
制御して回路動作に利用することは可能である。しか
し、アバランシェ増倍で発生した少数キャリアは、蓄積
時間（数μ秒〜数ｍ秒）後には消滅する。従って、長時
間動作をしなかった素子ではこの少数キャリアが消滅し
ており、このような素子と、いつも動作していることに
よりこの少数キャリアが蓄積されている素子とで、電流
特性が異なるという大きな欠点を有している。
【００１１】このため、一般には、チャネル領域に接す
るように，もしくはチャネル領域に接続する半導体層に
ソース・ドレイン領域とは異なる導電型の不純物を拡散
した領域（ボディコンタクト領域）を形成し、閾値電圧
の基板電位効果が発生してしまうことを犠牲にしても、
アバランシェ増倍で発生した少数キャリアを取り出すよ
うにして、キンク現象を防止している。ただし、このボ
ディ領域（チャネル領域）の設置レイアウトは、半導体
装置製造法上、また、論理ＬＳＩやメモリＬＳＩのレイ
アウト設計上、かなり複雑・困難なものであった。
るように，もしくはチャネル領域に接続する半導体層に
ソース・ドレイン領域とは異なる導電型の不純物を拡散
した領域（ボディコンタクト領域）を形成し、閾値電圧
の基板電位効果が発生してしまうことを犠牲にしても、
アバランシェ増倍で発生した少数キャリアを取り出すよ
うにして、キンク現象を防止している。ただし、このボ
ディ領域（チャネル領域）の設置レイアウトは、半導体
装置製造法上、また、論理ＬＳＩやメモリＬＳＩのレイ
アウト設計上、かなり複雑・困難なものであった。
【００１２】以下、説明を簡単にするため、ｎ形導電型
ＭＯＳＦＥＴを例に取り、ボディコンタクト領域を設け
たＭＯＳＦＥＴについて説明する。逆導電型であるｐ形
ＭＯＳＦＥＴにおいては、極性を全て逆に読み換えるだ
けで全く同様の説明が成り立つ。図７は、ｎ形導電型Ｍ
ＯＳＦＥＴにボディコンタクト領域を設けた設置レイア
ウトの１例を示す平面図である。図７において、７１は
周辺を素子分離のための酸化膜で覆われたシリコンから
なるアクティブ領域、７２はアクティブ領域７１上にゲ
ート酸化膜を介して形成されたゲート電極である。
ＭＯＳＦＥＴを例に取り、ボディコンタクト領域を設け
たＭＯＳＦＥＴについて説明する。逆導電型であるｐ形
ＭＯＳＦＥＴにおいては、極性を全て逆に読み換えるだ
けで全く同様の説明が成り立つ。図７は、ｎ形導電型Ｍ
ＯＳＦＥＴにボディコンタクト領域を設けた設置レイア
ウトの１例を示す平面図である。図７において、７１は
周辺を素子分離のための酸化膜で覆われたシリコンから
なるアクティブ領域、７２はアクティブ領域７１上にゲ
ート酸化膜を介して形成されたゲート電極である。
【００１３】また、７３はアクティブ領域のゲート電極
７２両脇の一方にｎ+ 不純物を注入することなどにより
形成されたソース領域、７４はアクティブ領域７１のゲ
ート電極７２両脇の他方にｎ+ 不純物を注入することな
どにより形成されたドレイン領域、７５はゲート電極７
２下のボディ領域（チャネル領域）に接するようにｐ+
不純物を注入することなどにより形成されたボディコン
タクト領域、７６はソース領域７３とソースコンタクト
７６ａを介して接続するソース電極、７７はドレイン領
域７４とドレインコンタクト７７ａを介して接続される
ドレイン電極である。図７は、ソースとボディコンタク
ト領域７５を同電位に固定する方式で、ソース領域７３
の一部にｐ+ 形の不純物を導入して伝導性を有するボデ
ィコンタクト領域７５としたものである。
７２両脇の一方にｎ+ 不純物を注入することなどにより
形成されたソース領域、７４はアクティブ領域７１のゲ
ート電極７２両脇の他方にｎ+ 不純物を注入することな
どにより形成されたドレイン領域、７５はゲート電極７
２下のボディ領域（チャネル領域）に接するようにｐ+
不純物を注入することなどにより形成されたボディコン
タクト領域、７６はソース領域７３とソースコンタクト
７６ａを介して接続するソース電極、７７はドレイン領
域７４とドレインコンタクト７７ａを介して接続される
ドレイン電極である。図７は、ソースとボディコンタク
ト領域７５を同電位に固定する方式で、ソース領域７３
の一部にｐ+ 形の不純物を導入して伝導性を有するボデ
ィコンタクト領域７５としたものである。
【００１４】しかし、このｐ+ 不純物拡散領域であるボ
ディコンタクト領域７５がドレイン領域７４に接触する
ようになると、ｎ+ 不純物拡散領域であるドレイン領域
７４と，ｐ+ 不純物拡散領域であるボディコンタクト領
域７５との間の耐圧劣化が生じる。このため、ゲート電
極上でｐ+ 拡散層用のイオン注入の時に用いるマスクパ
ターンを、合わせ精度をかなり激しく制御して形成しな
くてはならないという欠点を有していた。また、この実
用的に実現できる合わせ精度上、ソース・ドレイン間が
狭くなる微細なゲート寸法を有するＭＯＳＦＥＴには適
用できないという欠点も有していた。
ディコンタクト領域７５がドレイン領域７４に接触する
ようになると、ｎ+ 不純物拡散領域であるドレイン領域
７４と，ｐ+ 不純物拡散領域であるボディコンタクト領
域７５との間の耐圧劣化が生じる。このため、ゲート電
極上でｐ+ 拡散層用のイオン注入の時に用いるマスクパ
ターンを、合わせ精度をかなり激しく制御して形成しな
くてはならないという欠点を有していた。また、この実
用的に実現できる合わせ精度上、ソース・ドレイン間が
狭くなる微細なゲート寸法を有するＭＯＳＦＥＴには適
用できないという欠点も有していた。
【００１５】さらには、ｎ+ 不純物拡散層であるソース
領域７３と、ｐ+ 不純物拡散層であるボディコンタクト
領域７５との間の耐圧の確保の点から、ソース領域７３
とボディコンタクト領域７５部の電位は同一でなければ
ならない。このため、双方向性を必要とする個所へのこ
のレイアウトの適用は不可能であるという欠点を有して
いた。即ち、ボディコンタクト領域７５は電位０となる
ので、ソースも電位０となるトランジスタの使い方しか
できないという問題があった。
領域７３と、ｐ+ 不純物拡散層であるボディコンタクト
領域７５との間の耐圧の確保の点から、ソース領域７３
とボディコンタクト領域７５部の電位は同一でなければ
ならない。このため、双方向性を必要とする個所へのこ
のレイアウトの適用は不可能であるという欠点を有して
いた。即ち、ボディコンタクト領域７５は電位０となる
ので、ソースも電位０となるトランジスタの使い方しか
できないという問題があった。
【００１６】図８に示すレイアウトは、上述した問題点
を改良したレイアウトの１例である。図８において、８
１は周辺を素子分離のための酸化膜で覆われたシリコン
からなり、突き出し部分８１ａを形成したアクティブ領
域、８２はアクティブ領域８１の所定の領域上にゲート
酸化膜を介して形成され、突き出し部分８１ａ上におけ
るゲート長を広げたゲート電極、８２ａはアクティブ領
域８１の所定の領域上にゲート酸化膜を介して形成さ
れ、一端が端が突き出し部分８１ａにかかるように形成
されたゲート電極である。
を改良したレイアウトの１例である。図８において、８
１は周辺を素子分離のための酸化膜で覆われたシリコン
からなり、突き出し部分８１ａを形成したアクティブ領
域、８２はアクティブ領域８１の所定の領域上にゲート
酸化膜を介して形成され、突き出し部分８１ａ上におけ
るゲート長を広げたゲート電極、８２ａはアクティブ領
域８１の所定の領域上にゲート酸化膜を介して形成さ
れ、一端が端が突き出し部分８１ａにかかるように形成
されたゲート電極である。
【００１７】また、８３はアクティブ領域のゲート電極
８２両脇の一方にｎ+ 不純物を注入することなどにより
形成されたソース領域、８４はアクティブ領域８１のゲ
ート電極８２両脇の他方にｎ+ 不純物を注入することな
どにより形成されたドレイン領域、８５はアクティブ領
域８１のゲート電極８２の延長線上の部分の領域にｐ+
不純物を注入することなどにより形成されたボディコン
タクト領域、８６はソース領域８３とソースコンタクト
８６ａを介して接続するソース電極、８７はドレイン領
域８４とドレインコンタクト８７ａを介して接続される
ドレイン電極、８９はコンタクト８９ａを介してボディ
コンタクト領域８５と接続する電極である。
８２両脇の一方にｎ+ 不純物を注入することなどにより
形成されたソース領域、８４はアクティブ領域８１のゲ
ート電極８２両脇の他方にｎ+ 不純物を注入することな
どにより形成されたドレイン領域、８５はアクティブ領
域８１のゲート電極８２の延長線上の部分の領域にｐ+
不純物を注入することなどにより形成されたボディコン
タクト領域、８６はソース領域８３とソースコンタクト
８６ａを介して接続するソース電極、８７はドレイン領
域８４とドレインコンタクト８７ａを介して接続される
ドレイン電極、８９はコンタクト８９ａを介してボディ
コンタクト領域８５と接続する電極である。
【００１８】図８（ａ）では突き出し部分８１ａにおい
てはゲート長を大きくして、ボディコンタクト領域８５
からゲート電極８２下のボディ領域への抵抗を小さくし
たものである。しかし、この構成では、ゲート容量が大
きくなってしまう。そして、図８（ｂ）は、この図８
（ａ）の構成に対して、ゲート容量の低下を図ったもの
であるが、ボディコンタクト領域８５からゲート電極８
２ａ下のボディ領域への抵抗があまり小さくならず、ど
ちらの構成においても一長一短がある。なお、どちらの
構成にしても、図４の状態に比較して、ゲート容量は大
きい。
てはゲート長を大きくして、ボディコンタクト領域８５
からゲート電極８２下のボディ領域への抵抗を小さくし
たものである。しかし、この構成では、ゲート容量が大
きくなってしまう。そして、図８（ｂ）は、この図８
（ａ）の構成に対して、ゲート容量の低下を図ったもの
であるが、ボディコンタクト領域８５からゲート電極８
２ａ下のボディ領域への抵抗があまり小さくならず、ど
ちらの構成においても一長一短がある。なお、どちらの
構成にしても、図４の状態に比較して、ゲート容量は大
きい。
【００１９】しかし、図８のように、アクティブ領域８
１をゲート電極８２の一端の下の領域の外側に突き出さ
せた状態とすることで、この突き出し部分８１ａの箇所
にボディコンタクト領域８５を形成してゲート電極８２
下のボディ領域に電位供給を行うことで、ソース・ドレ
インの電位に関係ない電位の供給が可能になる。そし
て、このボディコンタクト領域８５の形成のためのｐ+
不純物の注入をするとき、用いるマスクパターンもソー
ス・ドレインからかなり遠くにすることができ、合わせ
精度上の問題もない。このため、微細ゲートにおいても
適用できるという長所を有する。
１をゲート電極８２の一端の下の領域の外側に突き出さ
せた状態とすることで、この突き出し部分８１ａの箇所
にボディコンタクト領域８５を形成してゲート電極８２
下のボディ領域に電位供給を行うことで、ソース・ドレ
インの電位に関係ない電位の供給が可能になる。そし
て、このボディコンタクト領域８５の形成のためのｐ+
不純物の注入をするとき、用いるマスクパターンもソー
ス・ドレインからかなり遠くにすることができ、合わせ
精度上の問題もない。このため、微細ゲートにおいても
適用できるという長所を有する。
【００２０】
【発明が解決しようとする課題】しかし、上述した方法
では、論理ＬＳＩのレイアウト上、かなり致命的な欠点
を有している。それは、チャネルが形成されている半導
体領域（ボディ領域）に電位供給を与えるｐ+ 不純物が
導入されているボディコンタクト領域が、ゲート電極の
延長線上にあるということである。論理ＬＳＩのパター
ンレイアウトでは、この図８に示すように、左からゲー
トが引き込まれ、右で終端するということはあまりな
く、左右のどちら側からでもゲートが引き込まれるよう
にしておくことが必要である。ｐ+ 拡散層へのコンタク
トが、ゲートと同一線上に存在すると、ボディコンタク
ト領域に接続する電極が形成できず、電位固定が行えな
い。
では、論理ＬＳＩのレイアウト上、かなり致命的な欠点
を有している。それは、チャネルが形成されている半導
体領域（ボディ領域）に電位供給を与えるｐ+ 不純物が
導入されているボディコンタクト領域が、ゲート電極の
延長線上にあるということである。論理ＬＳＩのパター
ンレイアウトでは、この図８に示すように、左からゲー
トが引き込まれ、右で終端するということはあまりな
く、左右のどちら側からでもゲートが引き込まれるよう
にしておくことが必要である。ｐ+ 拡散層へのコンタク
トが、ゲートと同一線上に存在すると、ボディコンタク
ト領域に接続する電極が形成できず、電位固定が行えな
い。
【００２１】即ち、従来の構成において、ボディコンタ
クト領域をソース領域の一部に形成する場合、・厳しい
合わせ精度を必要とする、・微細ゲート寸法には適用で
きない、・ソースとドレインが交換された際の双方向性
がないという問題があった。また、アクティブ領域をゲ
ートの延長上に突き出させ、この突き出した領域にボデ
ィコンタクト領域を形成する構成では、論理ＬＳＩ特有
のレイアウトに対応していないという問題があり、全て
を満足するパターンレイアウトは示されていなかった。
クト領域をソース領域の一部に形成する場合、・厳しい
合わせ精度を必要とする、・微細ゲート寸法には適用で
きない、・ソースとドレインが交換された際の双方向性
がないという問題があった。また、アクティブ領域をゲ
ートの延長上に突き出させ、この突き出した領域にボデ
ィコンタクト領域を形成する構成では、論理ＬＳＩ特有
のレイアウトに対応していないという問題があり、全て
を満足するパターンレイアウトは示されていなかった。
【００２２】この発明は、以上のような問題点を解消す
るためになされたものであり、厳しい合わせ精度を必要
とせず、微細ゲートにも適用でき、双方向性を有し、論
理ＬＳＩ特有のレイアウトにも適用できるように、ボデ
ィコンタクト領域を設置するようにしたものである。
るためになされたものであり、厳しい合わせ精度を必要
とせず、微細ゲートにも適用でき、双方向性を有し、論
理ＬＳＩ特有のレイアウトにも適用できるように、ボデ
ィコンタクト領域を設置するようにしたものである。
【００２３】
【課題を解決するための手段】この発明のＳＯＩ構造Ｍ
ＯＳ型半導体装置は、絶縁層上に形成され完全に周囲を
分離された第１導電形の半導体層と、この半導体層上に
ゲート絶縁膜を介して跨るように形成されたゲート電極
と、ゲート電極下の第１の半導体領域に接するように形
成され第２導電形の不純物が導入されたソース領域とド
レイン領域とからなるＭＯＳ型半導体装置を有し、半導
体層のソース領域およびドレイン領域が形成されていな
い領域に第１導電形の不純物を高濃度に導入することで
形成された第２の半導体領域と、第２の半導体領域に接
続されたゲート電極上以外の位置に配置された配線電極
により、第２の半導体領域を介して第１の半導体領域に
電位供給を行うことを特徴とする。
ＯＳ型半導体装置は、絶縁層上に形成され完全に周囲を
分離された第１導電形の半導体層と、この半導体層上に
ゲート絶縁膜を介して跨るように形成されたゲート電極
と、ゲート電極下の第１の半導体領域に接するように形
成され第２導電形の不純物が導入されたソース領域とド
レイン領域とからなるＭＯＳ型半導体装置を有し、半導
体層のソース領域およびドレイン領域が形成されていな
い領域に第１導電形の不純物を高濃度に導入することで
形成された第２の半導体領域と、第２の半導体領域に接
続されたゲート電極上以外の位置に配置された配線電極
により、第２の半導体領域を介して第１の半導体領域に
電位供給を行うことを特徴とする。
【００２４】また、この発明のＳＯＩ構造ＭＯＳ型半導
体装置は、絶縁層上に形成され完全に周囲を分離された
第１導電形の半導体層と、この半導体層上にゲート絶縁
膜を介して形成されたゲート電極と、ゲート電極下の第
１の半導体領域に接するように形成され第２導電形の不
純物が導入されたソース領域とドレイン領域とからなる
ＭＯＳ型半導体装置を有し、半導体層のソース領域およ
びドレイン領域が形成されていない領域に第１導電形の
不純物を高濃度に導入することで形成された第２の半導
体領域と、第２の半導体領域に接続されたゲート電極の
延長線上以外の位置に配置された配線電極により、第２
の半導体領域を介して第１の半導体領域に電位供給を行
うことを特徴とする。
体装置は、絶縁層上に形成され完全に周囲を分離された
第１導電形の半導体層と、この半導体層上にゲート絶縁
膜を介して形成されたゲート電極と、ゲート電極下の第
１の半導体領域に接するように形成され第２導電形の不
純物が導入されたソース領域とドレイン領域とからなる
ＭＯＳ型半導体装置を有し、半導体層のソース領域およ
びドレイン領域が形成されていない領域に第１導電形の
不純物を高濃度に導入することで形成された第２の半導
体領域と、第２の半導体領域に接続されたゲート電極の
延長線上以外の位置に配置された配線電極により、第２
の半導体領域を介して第１の半導体領域に電位供給を行
うことを特徴とする。
【００２５】
【作用】半導体層に蓄積される少数キャリアが、ゲート
電極の配置に対して影響を与えることなく、また、トラ
ンジスタの双方向性を確保したまま、第２の半導体領域
を介してここに接続された配線電極より取り出される。
電極の配置に対して影響を与えることなく、また、トラ
ンジスタの双方向性を確保したまま、第２の半導体領域
を介してここに接続された配線電極より取り出される。
【００２６】
【実施例】以下この発明の１実施例を図を参照して説明
する。図１は、この発明の１実施例であるＳＯＩ構造Ｍ
ＯＳ型半導体装置の構成を示す平面図である。同図にお
いて、１は周辺を素子分離のための酸化膜で覆われたシ
リコンからなる埋め込み絶縁膜上に形成されたアクティ
ブ領域（半導体層）、２はアクティブ領域１の所定の領
域上に形成されたゲート酸化膜上を跨いで通過するポリ
シリコンなどからなるゲート電極、３はアクティブ領域
内のゲート電極２両脇の一方に燐などのｎ+ 不純物を注
入することなどにより形成されたソース領域、４はアク
ティブ領域１のゲート電極２両脇の他方にｎ+ 不純物を
注入することなどにより形成されたドレイン領域であ
る。
する。図１は、この発明の１実施例であるＳＯＩ構造Ｍ
ＯＳ型半導体装置の構成を示す平面図である。同図にお
いて、１は周辺を素子分離のための酸化膜で覆われたシ
リコンからなる埋め込み絶縁膜上に形成されたアクティ
ブ領域（半導体層）、２はアクティブ領域１の所定の領
域上に形成されたゲート酸化膜上を跨いで通過するポリ
シリコンなどからなるゲート電極、３はアクティブ領域
内のゲート電極２両脇の一方に燐などのｎ+ 不純物を注
入することなどにより形成されたソース領域、４はアク
ティブ領域１のゲート電極２両脇の他方にｎ+ 不純物を
注入することなどにより形成されたドレイン領域であ
る。
【００２７】また、５はアクティブ領域１のゲート電極
２の延長線上の部分のソース領域３やドレイン領域４か
ら離れた領域に、硼素などのｐ+ 不純物を注入すること
などにより形成されたボディコンタクト領域（第２の半
導体領域）、６はソース領域３とソースコンタクト６ａ
を介して接続するＡｌなどからなるソース電極、７はド
レイン領域４とドレインコンタクト７ａを介して接続さ
れるドレイン電極、８はコンタクト９を介してゲート電
極２両脇に分かれて形成されている２つのボディコンタ
クト領域５それぞれとゲート電極２上を跨いで接続して
いる配線電極である。なお、この図１において、ボディ
コンタクト領域５は、ソース領域３，ドレイン領域４と
同様に、ゲート電極２の両脇のアクティブ領域１に形成
されているものであり、また、アクティブ領域１が絶縁
体からなる基板上に形成されていても同様であることは
云うまでもない。
２の延長線上の部分のソース領域３やドレイン領域４か
ら離れた領域に、硼素などのｐ+ 不純物を注入すること
などにより形成されたボディコンタクト領域（第２の半
導体領域）、６はソース領域３とソースコンタクト６ａ
を介して接続するＡｌなどからなるソース電極、７はド
レイン領域４とドレインコンタクト７ａを介して接続さ
れるドレイン電極、８はコンタクト９を介してゲート電
極２両脇に分かれて形成されている２つのボディコンタ
クト領域５それぞれとゲート電極２上を跨いで接続して
いる配線電極である。なお、この図１において、ボディ
コンタクト領域５は、ソース領域３，ドレイン領域４と
同様に、ゲート電極２の両脇のアクティブ領域１に形成
されているものであり、また、アクティブ領域１が絶縁
体からなる基板上に形成されていても同様であることは
云うまでもない。
【００２８】図１に示したように、ボディコンタクト領
域５をソース領域３およびドレイン領域４と同一線上に
形成するとともに、ｐ+ 不純物拡散層であるボディコン
タクト領域５を、ｎ+ 不純物拡散層であるソース領域３
およびドレイン領域４とは接触しないように離して形成
している。このようにすることで、ドレイン領域４近傍
でアバランシェ増倍により発生した少数キャリアは容易
に引出され、また、ボディコンタクト領域５がソース領
域３と同電位である必要は無く、双方向性を有してい
る。そして、ドレイン領域４とは離れたところにボディ
コンタクト領域５を形成するので、この領域を形成する
ためのイオン注入などにおいて、位置合わせの精度を厳
しくする必要がない。
域５をソース領域３およびドレイン領域４と同一線上に
形成するとともに、ｐ+ 不純物拡散層であるボディコン
タクト領域５を、ｎ+ 不純物拡散層であるソース領域３
およびドレイン領域４とは接触しないように離して形成
している。このようにすることで、ドレイン領域４近傍
でアバランシェ増倍により発生した少数キャリアは容易
に引出され、また、ボディコンタクト領域５がソース領
域３と同電位である必要は無く、双方向性を有してい
る。そして、ドレイン領域４とは離れたところにボディ
コンタクト領域５を形成するので、この領域を形成する
ためのイオン注入などにおいて、位置合わせの精度を厳
しくする必要がない。
【００２９】図２は、ゲートの引き込みが片方からのみ
の場合を示す、この発明の他の実施例であるＳＯＩ構造
ＭＯＳ型半導体装置の構成を示す平面図である。同図に
おいて、２ａはゲート電極であり、引き込みがアクティ
ブ領域１のソース領域３，ドレイン領域４の形成されて
いる方向のみで、反対側はソース領域３，ドレイン領域
４をすぎたところで終端している。なお、他は図１と同
様である。この構成では、ゲート電極２ａがボディコン
タクト領域５の手前で終端しているので、図１では、ア
クティブ領域１のゲート電極２下になってしまう領域に
も、ボディコンタクト領域５が形成されている。
の場合を示す、この発明の他の実施例であるＳＯＩ構造
ＭＯＳ型半導体装置の構成を示す平面図である。同図に
おいて、２ａはゲート電極であり、引き込みがアクティ
ブ領域１のソース領域３，ドレイン領域４の形成されて
いる方向のみで、反対側はソース領域３，ドレイン領域
４をすぎたところで終端している。なお、他は図１と同
様である。この構成では、ゲート電極２ａがボディコン
タクト領域５の手前で終端しているので、図１では、ア
クティブ領域１のゲート電極２下になってしまう領域に
も、ボディコンタクト領域５が形成されている。
【００３０】図１に示すＳＯＩ構造ＭＯＳ型半導体装置
では、ボディコンタクト領域５がゲート電極２の両脇に
しか形成されない。従って、図２の構成においては、図
１の構成に比較してボディコンタクト領域が広くなり、
ボディ領域（第１の半導体領域）までの抵抗を低下させ
るとともに、ゲート容量の低下を図っている。ゲートの
引き込み方向が定まり、ゲートが終端しているものに対
しては、図２に示すレイアウトが望ましい。
では、ボディコンタクト領域５がゲート電極２の両脇に
しか形成されない。従って、図２の構成においては、図
１の構成に比較してボディコンタクト領域が広くなり、
ボディ領域（第１の半導体領域）までの抵抗を低下させ
るとともに、ゲート容量の低下を図っている。ゲートの
引き込み方向が定まり、ゲートが終端しているものに対
しては、図２に示すレイアウトが望ましい。
【００３１】以上説明したようにこの発明では、図１，
２に示すように、アクティブ領域をソース・ドレイン領
域を形成するため以上にゲート電極方向に広げ、ここに
ソース・ドレイン領域とは離れて、ゲート電極延長線上
の両側に広がるようにボディコンタクト領域を形成する
ようにしたものである。このようにすれば、ドレイン領
域近傍でアバランシェ増倍により発生した少数キャリア
はボディコンタクト領域により容易に引出され、また、
ドレイン領域とは離れたところにボディコンタクト領域
を形成するので、この領域を形成するためのイオン注入
などにおいて、位置合わせの精度を厳しくする必要がな
い。また、ボディコンタクト領域がソース領域とは接触
していないので、同電位である必要は無く、双方向性を
有している。
２に示すように、アクティブ領域をソース・ドレイン領
域を形成するため以上にゲート電極方向に広げ、ここに
ソース・ドレイン領域とは離れて、ゲート電極延長線上
の両側に広がるようにボディコンタクト領域を形成する
ようにしたものである。このようにすれば、ドレイン領
域近傍でアバランシェ増倍により発生した少数キャリア
はボディコンタクト領域により容易に引出され、また、
ドレイン領域とは離れたところにボディコンタクト領域
を形成するので、この領域を形成するためのイオン注入
などにおいて、位置合わせの精度を厳しくする必要がな
い。また、ボディコンタクト領域がソース領域とは接触
していないので、同電位である必要は無く、双方向性を
有している。
【００３２】そして、例えば、図３（ａ）に示すよう
に、ドレイン電極７ｂの引出しがソース電極６の引出し
とは異なる方向であっても、ボディコンタクト領域５は
ソース領域３側でコンタクト９を介して配線電極８ａと
接続し、ボディ領域（チャネル領域）に電位供給を行う
ようにすれば良い。一方、ソース・ドレインの双方向性
が不要な場合は、図３（ｂ），（ｃ）に示すように、ソ
ース電極６ｂをボディコンタクト領域５とコンタクト９
を介して接続し、ソース電極６ｂをボディコンタクト領
域５の配線電極とすることができ、ボディコンタクト領
域への専用の配線が不要となる。
に、ドレイン電極７ｂの引出しがソース電極６の引出し
とは異なる方向であっても、ボディコンタクト領域５は
ソース領域３側でコンタクト９を介して配線電極８ａと
接続し、ボディ領域（チャネル領域）に電位供給を行う
ようにすれば良い。一方、ソース・ドレインの双方向性
が不要な場合は、図３（ｂ），（ｃ）に示すように、ソ
ース電極６ｂをボディコンタクト領域５とコンタクト９
を介して接続し、ソース電極６ｂをボディコンタクト領
域５の配線電極とすることができ、ボディコンタクト領
域への専用の配線が不要となる。
【００３３】なお、図２に示した変形例においても、同
様なレイアウトが可能なことは云うまでもない。また、
上記実施例において、埋め込み絶縁膜としては、酸化シ
リコンや窒化シリコンなど酸化膜や窒化膜など通常用い
られている絶縁膜度のようなものでも良い。また、導電
型を決める不純物や配線のための材料など、上記実施例
に記載したものに限らず、例えば、ｎ形の不純物として
Ｓｂを用いるようにしても良く、また、ゲート電極の材
料として高融点金属やそのシリサイドを用いるようにし
ても、この発明の主旨を違えるものではない。
様なレイアウトが可能なことは云うまでもない。また、
上記実施例において、埋め込み絶縁膜としては、酸化シ
リコンや窒化シリコンなど酸化膜や窒化膜など通常用い
られている絶縁膜度のようなものでも良い。また、導電
型を決める不純物や配線のための材料など、上記実施例
に記載したものに限らず、例えば、ｎ形の不純物として
Ｓｂを用いるようにしても良く、また、ゲート電極の材
料として高融点金属やそのシリサイドを用いるようにし
ても、この発明の主旨を違えるものではない。
【００３４】
【発明の効果】以上説明したように、この発明によれ
ば、厳しい合わせ精度を必要とせず、微細ゲートにも適
用でき、双方向性を有し、論理ＬＳＩ特有のレイアウト
にも適用できるように、ボディコンタクト領域を設置で
きるという効果がある。このため、キンク現象の発生し
ない安定したＳＯＩ構造ＭＯＳ型半導体装置が得られ
る。
ば、厳しい合わせ精度を必要とせず、微細ゲートにも適
用でき、双方向性を有し、論理ＬＳＩ特有のレイアウト
にも適用できるように、ボディコンタクト領域を設置で
きるという効果がある。このため、キンク現象の発生し
ない安定したＳＯＩ構造ＭＯＳ型半導体装置が得られ
る。
【図１】この発明の１実施例であるＳＯＩ構造ＭＯＳ型
半導体装置の構成を示す平面図である。
半導体装置の構成を示す平面図である。
【図２】この発明の他の実施例であるＳＯＩ構造ＭＯＳ
型半導体装置の構成を示す平面図である。
型半導体装置の構成を示す平面図である。
【図３】この発明の他の実施例であるＳＯＩ構造ＭＯＳ
型半導体装置の構成を示す平面図である。
型半導体装置の構成を示す平面図である。
【図４】ＳＯＩ構造の基板上に形成されたＭＯＳ型半導
体装置の標準的なパターンレイアウト構成を示す平面図
である。
体装置の標準的なパターンレイアウト構成を示す平面図
である。
【図５】図４のＭＯＳ型半導体装置を埋め込み酸化膜が
形成された基板上に形成したときの構成を示す断面図で
ある。
形成された基板上に形成したときの構成を示す断面図で
ある。
【図６】図４のＭＯＳ型半導体装置を絶縁体基板上に形
成したときの構成を示す断面図である。
成したときの構成を示す断面図である。
【図７】ｎ形導電型ＭＯＳＦＥＴにボディコンタクト領
域を設けた設置レイアウトの１例を示す平面図である。
域を設けた設置レイアウトの１例を示す平面図である。
【図８】ｎ形導電型ＭＯＳＦＥＴにボディコンタクト領
域を設けた設置レイアウトの他の例を示す平面図であ
る。
域を設けた設置レイアウトの他の例を示す平面図であ
る。
１ アクティブ領域（半導体層） ２ ゲート電極 ３ ソース領域 ４ ドレイン領域 ５ ボディコンタクト領域（第２の半導体領域） ６ ソース電極、 ６ａ ソースコンタクト ７ ドレイン電極 ７ａ ドレインコンタクト ８ 配線電極 ９ コンタクト
Claims (2)
- 【請求項１】 絶縁層上に形成され完全に周囲を分離さ
れた第１導電形の半導体層と、この半導体層上にゲート
絶縁膜を介して跨るように形成されたゲート電極と、前
記ゲート電極下の第１の半導体領域に接するように形成
され第２導電形の不純物が導入されたソース領域とドレ
イン領域とからなるＭＯＳ型半導体装置を有し、 前記半導体層の前記ソース領域およびドレイン領域が形
成されていない領域に第１導電形の不純物を高濃度に導
入することで形成された第２の半導体領域と、 前記第２の半導体領域に接続された前記ゲート電極上以
外の位置に配置された配線電極により、前記第２の半導
体領域を介して前記第１の半導体領域に電位供給を行う
ことを特徴とするＳＯＩ構造ＭＯＳ型半導体装置。 - 【請求項２】 絶縁層上に形成され完全に周囲を分離さ
れた第１導電形の半導体層と、この半導体層上にゲート
絶縁膜を介して形成されたゲート電極と、前記ゲート電
極下の第１の半導体領域に接するように形成され第２導
電形の不純物が導入されたソース領域とドレイン領域と
からなるＭＯＳ型半導体装置を有し、 前記半導体層の前記ソース領域およびドレイン領域が形
成されていない領域に第１導電形の不純物を高濃度に導
入することで形成された第２の半導体領域と、 前記第２の半導体領域に接続された前記ゲート電極の延
長線上以外の位置に配置された配線電極により、前記第
２の半導体領域を介して前記第１の半導体領域に電位供
給を行うことを特徴とするＳＯＩ構造ＭＯＳ型半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6027597A JPH07221314A (ja) | 1994-02-01 | 1994-02-01 | Ｓｏｉ構造ｍｏｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6027597A JPH07221314A (ja) | 1994-02-01 | 1994-02-01 | Ｓｏｉ構造ｍｏｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07221314A true JPH07221314A (ja) | 1995-08-18 |
Family
ID=12225354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6027597A Pending JPH07221314A (ja) | 1994-02-01 | 1994-02-01 | Ｓｏｉ構造ｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07221314A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6753574B2 (en) | 2000-10-25 | 2004-06-22 | Fujitsu Limited | Semiconductor device and method for fabricating the same |
-
1994
- 1994-02-01 JP JP6027597A patent/JPH07221314A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6753574B2 (en) | 2000-10-25 | 2004-06-22 | Fujitsu Limited | Semiconductor device and method for fabricating the same |
| US6867106B2 (en) | 2000-10-25 | 2005-03-15 | Fujitsu Limited | Semiconductor device and method for fabricating the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6437405B2 (en) | Silicon-on-insulator (SOI) substrate, method for fabricating SOI substrate and SOI MOSFET using the SOI substrate | |
| KR100230610B1 (ko) | 자기정렬된 웰탭을 지니는 bicmos 디바이스 및 그 제조방법 | |
| EP0225821B1 (en) | Semiconductor device having a silicon on insulator structure | |
| US7208386B2 (en) | Drain extended MOS transistor with improved breakdown robustness | |
| US6930361B2 (en) | Semiconductor device realizing characteristics like a SOI MOSFET | |
| US6933560B2 (en) | Power devices and methods for manufacturing the same | |
| JP3337953B2 (ja) | Ｓｏｉ・ｍｏｓｆｅｔ及びその製造方法 | |
| KR20000016934A (ko) | 에스오아이전계효과트랜지스터및그제조방법 | |
| JPH1012887A (ja) | トランジスタ素子及びその製造方法 | |
| US5963813A (en) | Integrated circuitry and method of forming a field effect transistor | |
| WO2001048828A1 (en) | L- and u-gate devices for soi/sos applications | |
| US6198114B1 (en) | Field effect transistor having dielectrically isolated sources and drains and method for making same | |
| US6440788B2 (en) | Implant sequence for multi-function semiconductor structure and method | |
| US10763213B2 (en) | Integrated circuit having a hidden shared contact | |
| JP2000012851A (ja) | 電界効果型トランジスタ及びその製造方法 | |
| JP2000068372A (ja) | 半導体デバイス及びその製造方法 | |
| US6284582B1 (en) | MOS-gate tunneling-injection bipolar transistor | |
| US20030168710A1 (en) | High voltage integrated circuit including bipolar transistor within high voltage island area | |
| JPH07221314A (ja) | Ｓｏｉ構造ｍｏｓ型半導体装置 | |
| JPH10242454A (ja) | 半導体装置 | |
| JP3217484B2 (ja) | 高耐圧半導体装置 | |
| US20250006823A1 (en) | Semiconductor device including a bipolar junction transistor | |
| JP3191285B2 (ja) | 半導体装置及びその製造方法 | |
| EP0809297B1 (en) | High-voltage semiconductor device with control element | |
| JPH04317336A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040227 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050920 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050928 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051025 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20060502 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A521 | Written amendment |
Effective date: 20060619 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Effective date: 20061024 Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061024 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 3 Free format text: PAYMENT UNTIL: 20091102 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 4 Free format text: PAYMENT UNTIL: 20101102 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101102 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 5 Free format text: PAYMENT UNTIL: 20111102 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121102 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 7 Free format text: PAYMENT UNTIL: 20131102 |