JP2006344957A - 厚いエッジゲート絶縁膜パターンを有するｍｏｓ電界効果トランジスタ及びその製造方法 - Google Patents

Abstract

【課題】ＧＩＤＬを防止して耐圧特性が向上したＭＯＳ電界効果トランジスタを提供する。
【解決手段】半導体基板の所定領域に配置されて活性領域を限定する素子分離領域を含み、活性領域内でチャンネル領域を介在してソース領域及びドレイン領域が互いに離隔されて形成されており、ソース領域とドレイン領域間の活性領域上にゲート電極が形成されており、活性領域とゲート電極との間にゲート絶縁膜が形成されているトランジスタ。ゲート絶縁膜は、ゲート電極の中央下部に位置する中央ゲート絶縁膜とゲート電極のエッジ下部に位置して底が中央ゲート絶縁膜の底と同じレベルであるが、上部面が中央ゲート絶縁膜の上部面より高く突出されたエッジゲート絶縁膜を含む。
【選択図】図１０

Description

本発明は、半導体素子及びその製造方法に係り、さらに具体的には、トランジスタの漏れ電流を減少させるために厚いエッジゲート絶縁膜パターンを有するＭＯＳトランジスタ及びその製造方法に関する。

半導体集積回路素子でＬＤＩ（ＬＣＤ Ｄｒｉｖｅｒ ＩＣ）のような電力素子を製造する工程は、低電圧で動作するロジック用の低電圧トランジスタと高電圧動作するＬＣＤ駆動用トランジスタとを半導体基板に同時に具現せねばならないために、通常、デュアルゲート酸化膜を採択する。また、半導体集積回路の集積度が増加するほど線間幅が小さくなって、素子分離領域もトレンチ素子分離技術を採択せざるを得なくなった。トレンチ技術で形成されたＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造でギャップフィル（ｇａｐ ｆｉｌｌ）として使われる膜質は、熱酸化膜でないＵＳＧ膜またはＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）化学気相蒸着（ＣＶＤ）酸化膜のようなＣＶＤ酸化膜が用いられている。

そして、ゲート酸化膜は、主に熱酸化膜を使用するが、ＳＴＩ構造でゲート酸化膜のための熱酸化工程時にシリコン基板の表面とＳＴＩ構造の側壁で酸化が進行しつつ、シリコン基板に誘発される圧縮ストレス、ＳＴＩ構造のギャップフィル用膜のストレス及びＳＴＩ構造内に形成されるライナーによる酸化反応ガスの流れの妨害などによってトレンチエッチングされたＳＴＩ構造の上部エッジの酸化膜が薄くなるシーニング（ｔｈｉｎｎｉｎｇ）現象が発生する。

このようなシーニング現象は、工程の耐圧が高い工程、すなわち、高電圧トランジスタを具現するために厚いゲート酸化膜を形成する場合にさらに激しく発生し、このようなシーニング現象により発生するダブルハンプ（ｄｏｕｂｌｅ ｈｕｍｐ）と、薄くなった酸化膜部分への電界の集中によってゲートから誘導されたドレイン漏れ電流（ＧＩＤＬ ｃｕｒｒｅｎｔ；Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ）が増加して、トランジスタの動作電圧を特定値（通常、２０ないし３０Ｖ）以上にするのに大きな制限が課される。

このような問題点によって、従来は高電圧（ＨＶ）用のトランジスタを製造するためにゲート電極下部から発生する電界の集中を緩和させるために、ＬＯＣＯＳ法を使用してゲート電極の下部に厚いフィールド酸化膜を形成して、約４５Ｖ程度の耐圧を有するトランジスタを具現したが、集積度の向上によってＳＴＩ工程を使用する場合にはゲート電極下部にＳＴＩ構造を形成されると、トランジスタ自体が具現されないために、この方法は使用できなくなる。

したがって、図１及び図２に概略的に示したように、ＳＴＩ構造の素子分離工程を採択して高電圧用のトランジスタを製造するに当って、素子分離領域はＳＴＩ構造を取りつつ、ゲート電極の下部にはＬＯＣＯＳ法によるフィールド酸化を採用する方法が提案された。図１は、従来の高電圧用のトランジスタの概略的なレイアウト図であり、図２は、図１のＡ−Ａ’線の概略的な断面図である。

図１及び図２を参照すると、半導体基板１００内の特定領域に素子分離領域１０７により画定される活性領域１０８が形成される。素子分離領域１０７は、通常のトレンチ技術を用いて形成されたＳＴＩ構造を有する。活性領域１０８内には、所定距離に離隔されて形成されたソース／ドレイン領域１０４が形成され、ソース／ドレイン領域１０４間には、チャンネル領域が形成され、チャンネル領域上にゲート電極１０１が形成される。ゲート電極１０１と半導体基板１００のチャンネル領域間には、ゲート絶縁膜が介在される。ゲート絶縁膜は、ゲート電極の中央下部に形成される薄いゲート絶縁膜１０５とゲート電極のエッジ下部に形成されるフィールド酸化膜１０３である厚いゲート絶縁膜からなり、厚いゲート絶縁膜はＬＯＣＯＳ法により形成されたフィールド酸化膜１０３からなる。ソース／ドレイン領域１０４内には、後続工程によりソース／ドレインコンタクト１０９が形成される部分にソース／ドレイン領域１０４より高濃度の不純物イオンが注入された高濃度領域１０２が形成される。

これは高電圧トランジスタの一般的な構造のうち、ＦＬＤＤ（Ｆｉｅｌｄ Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造であって、フィールド酸化膜１０３が形成される位置にあらかじめ低濃度でイオン注入した後、フィールド酸化膜形成工程前にアニーリング工程を進行させて傾斜接合を作った後、厚いフィールド酸化膜を形成する。したがって、厚いフィールド酸化膜１０３によってゲート電極１０１にかかる強い電界が緩和されて、主に２０ないし５０Ｖ内外の高電圧が必要な製品に適用される。

しかし、前記のような従来の技術では、フィールド酸化膜１０３の下部での接合ブレイクダウン電圧を強化するために、フィールド酸化膜１０３を形成する前にあらかじめ低濃度で不純物イオンを注入せねばならないという工程負担があり、湿式工程が適用されるＬＯＣＯＳ法を利用するという点で工程が非常に複雑であり、ゲート絶縁膜として役割を果たすフィールド酸化膜１０３の厚さ及び長さに対する制御が非常に困難であるという問題点がある。

本発明が解決しようとする技術的課題は、ＧＩＤＬを防止して耐圧特性が向上したＭＯＳ電界効果トランジスタを提供するところにある。

本発明が解決しようとする他の技術的課題は、ＧＩＤＬを防止して耐圧特性が向上したＭＯＳ電界効果トランジスタを容易に製造しうる方法を提供するところにある。

本発明が解決しようとするさらに他の技術的課題は、耐圧特性が向上した高圧用トランジスタ及び低圧用トランジスタを容易に製造しうる製造方法を提供するところにある。

前記技術的課題を達成するための本発明の第１形態によるＭＯＳ電界効果トランジスタは、半導体基板の所定領域に配置されて活性領域を限定する素子分離領域を含み、前記活性領域内でチャンネル領域を介在してソース領域及びドレイン領域が互いに離隔されて形成されており、前記ソース領域と前記ドレイン領域との間の前記活性領域上にゲート電極が形成されており、前記活性領域と前記ゲート電極との間にゲート絶縁膜が形成されている。前記ゲート絶縁膜は、前記ゲート電極の中央下部に位置する中央ゲート絶縁膜と前記ゲート電極のエッジ下部に位置し、底は前記中央ゲート絶縁膜の底と同じレベルであるが、上部面は、前記中央ゲート絶縁膜の上部面より高く突出されたエッジゲート絶縁膜を含む。

望ましくは、前記エッジゲート絶縁膜は、複層で形成され、前記エッジゲート絶縁膜の最上層と前記中央ゲート絶縁膜は、同じ物質で形成されうる。また、前記エッジゲート絶縁膜は、前記ソース領域及びドレイン領域の全面に延び、前記素子分離領域はＳＴＩ構造で形成される。

前記技術的課題を達成するための本発明の第２形態によるＭＯＳ電界効果トランジスタの製造方法は、まず半導体基板の所定領域に素子分離領域を形成して活性領域を画定し、前記活性領域内に互いに離隔されたソース領域及びドレイン領域を形成する。次いで、前記ソース領域とドレイン領域との間に形成されるチャンネル領域を露出させる第１絶縁膜パターンを形成した後、前記第１絶縁膜パターンが形成された前記半導体基板の全面に第２絶縁膜を形成する。次いで、前記第２絶縁膜が形成された前記チャンネル領域を含んで前記第１絶縁膜パターン及び前記第２絶縁膜が積層された前記ソース領域及び前記ドレイン領域の少なくとも一部とオーバーラップされるゲート電極を形成する。

一方、前記ゲート電極を形成する段階以前に、前記第１絶縁膜パターン及び前記第２絶縁膜の一部を除去して、前記ソース領域及びドレイン領域内にそれぞれソースコンタクト及びドレインコンタクトが形成される部分の前記半導体基板の表面を露出させる段階、及び前記露出された半導体基板の表面上に第３絶縁膜を形成する段階をさらに含むことができる。前記ゲート電極を形成する段階以後には、前記ソースコンタクト及びドレインコンタクトが形成される部分の前記半導体基板内に前記ソース領域及びドレイン領域のイオン濃度より高い高濃度領域を形成する段階をさらに含みうる。

前記技術的課題を達成するための本発明の第３形態によるＭＯＳ電界効果トランジスタの製造方法は、まず、半導体基板の所定領域に高電圧トランジスタが形成される第１活性領域と低電圧トランジスタが形成される第２活性領域とを画定する素子分離領域を形成し、前記第１活性領域内に互いに離隔された第１ソース領域及び第１ドレイン領域を形成する。次いで、前記半導体基板の全面に第１絶縁膜を形成してからエッチングし、前記第１ソース領域と第２ドレイン領域との間に形成されるチャンネル領域を露出させる第１絶縁膜パターンを形成した後、前記第１絶縁膜パターンが形成された前記半導体基板の全面に第２絶縁膜を形成する。次いで、前記第２活性領域上に形成された前記第１絶縁膜パターン及び前記第２絶縁膜を除去し、前記半導体基板の全面にゲート電極物質を形成してからエッチングし、前記第２絶縁膜が形成された前記チャンネル領域を含んで前記第１絶縁膜パターン及び前記第２絶縁膜が積層された前記第１ソース領域及び前記第１ドレイン領域の少なくとも一部とオーバーラップされる第１ゲート電極を形成する。

一方、前記第２活性領域上に形成された前記第１絶縁膜パターン及び前記第２絶縁膜を除去する段階で、前記第１活性領域内の前記第１絶縁膜パターン及び前記第２絶縁膜の一部を除去して、前記第１ソース領域及び第１ドレイン領域内にそれぞれソースコンタクト及びドレインコンタクトが形成される部分の前記半導体基板の表面を露出させる段階を同時に行い、前記第１ゲート電極形成以前に、前記露出された半導体基板の表面に第３絶縁膜を形成する段階をさらに含みうる。

前記第１ゲート電極を形成する段階で、前記第２活性領域上に形成された前記第３絶縁膜上に第２ゲート電極を同時に形成し、前記第２ゲート電極を形成した後、前記第２ゲート電極の両側壁下部の前記半導体基板内に第２ソース領域及び第２ドレイン領域を形成する段階をさらに含みうる。

本発明によれば、ＳＴＩ工程を適用しつつも、ゲート電極のエッジ下部に位置するエッジゲート絶縁膜パターンをゲート電極の中央下部に位置する中央ゲート絶縁膜パターンの厚さより厚く形成して、ゲート電極のエッジ下部に集中する電界を緩和させて漏れ電流を抑制するエッジゲート絶縁膜パターン及び中央ゲート絶縁膜を通常の半導体素子製造工程で使われる蒸着及びエッチング工程を用いて容易に製造しうる。

本発明によれば、ゲート電極のエッジ下部に厚いゲート絶縁膜を形成することによって、この部分での電界の集中により発生するゲート誘導されたドレイン漏れ電流（ＧＩＤＬ）を防止しうる。本発明は、ＳＴＩ構造下でも相異なる厚さのゲート絶縁膜を、多層の絶縁膜のパターニングを通じて容易に形成できるために多様な材質、厚さ及び長さなどを調節して多様な電圧条件で適切な半導体素子を具現しうる。特に、ゲート電極のエッジ下部でゲート絶縁膜を厚く保持して耐圧特性を強化すると同時に、実際チャンネル領域が形成されるゲート電極の中央下部では、従来よりも中央ゲート絶縁膜の厚さを薄くしうるために、オン抵抗を減らし、素子の性能を向上させてスレショルド電圧の散布を減らしてチップの大きさを減らして競争力のある半導体素子を具現しうる。また、エッジゲート絶縁膜の厚さを適切に制御して２０ないし５０Ｖ程度の高圧トランジスタを容易に形成でき、高圧トランジスタを形成すると同時に、周辺部に形成されるロジック用の低圧トランジスタをも容易に形成しうる。

以下、添付した図面を参照して本発明の望ましい実施形態を詳細に説明する。しかし、本発明は、ここで説明される実施形態に限定されず、他の形態にも具体化されうる。図面において、層及び領域の厚さは明確性のために誇張されたものである。また、層が他の層または基板上にあると言及される場合、それは他の層または基板上に直接形成されるか、またはそれらの間に第３の層が介在されうる。

図１０は、本発明の一実施形態によるＭＯＳ電界効果トランジスタの構造を説明するための図面であって、図面の左側には、高電圧トランジスタが形成されるＨＶ領域を示し、右側は低電圧トランジスタが形成されるＬＶ領域をそれぞれ示す。例えば、ＬＤＩ製品では、ＨＶ領域にＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）素子の駆動のための高電圧トランジスタが形成され、ＬＶ領域にはロジック用の低電圧トランジスタが形成されうる。本発明は、このようなＬＤＩ構造に限定されず、少なくともＨＶ領域に高電圧トランジスタが形成される限り、多様な形態の半導体素子に適用されうる。

図１０を参照すれば、ＨＶ領域では、例えば、単結晶シリコンからなる半導体基板３０１の所定領域にトレンチ形態の素子分離領域３０３が配置される。前記トレンチ素子分離領域３０３は、トランジスタの動作が起こる活性領域３０２を限定する。前記活性領域３０２の上部にゲート電極３１７が配置される。前記ゲート電極３１７の両側下部の活性領域３０２内には、第１ソース／ドレイン領域３０５が存在する。

前記第１ソース／ドレイン領域３０５の各々と前記ゲート電極３１７との間には、第１ゲート絶縁膜３０７／第２ゲート絶縁膜３０９／第３ゲート絶縁膜３１１の積層形態からなるエッジゲート絶縁膜パターン３２３が介在される。前記エッジゲート絶縁膜パターン３２３は、ゲート電極３１７のエッジ下部で前記第１ソース領域／ドレイン領域３０５を横切って活性領域３０２を限定する前記素子分離領域３０３まで延びて形成されうる。前記ゲート電極３１７の下部の活性領域３０２の上面近辺にはチャンネル領域３０８が形成される。

前記チャンネル領域３０８と前記ゲート電極３１７との間には、第３ゲート絶縁膜３１１が延びる断層形態からなる中央ゲート絶縁膜が介在される。前記ゲート電極３１７の下側エッジ部分に形成された前記エッジゲート絶縁膜パターン３２３は、前記ゲート電極３１７の下側中央に形成された中央ゲート絶縁膜である第３ゲート絶縁膜３１１より厚い。また、前記エッジゲート絶縁膜パターン３２３と中央ゲート絶縁膜である第３ゲート絶縁膜３１１の底は、同じレベルの前記半導体基板３０１の表面であり、前記エッジゲート絶縁膜パターン３２３の上面が前記中央ゲート電極である第３ゲート絶縁膜３１１の上面より突出された形の厚い厚さを有する。

一方、前記第１ソース／ドレイン領域３０５は、相対的に低濃度領域をなし、前記第１ソース／ドレイン領域３０５より高濃度で不純物イオンが注入された高濃度領域３１９が部分的に形成されたＤＤＤ（Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ Ｄｒａｉｎ）構造からなり、前記高濃度領域３１９は、後続工程により形成された層間絶縁膜３２０を形成した後、コンタクトホールを形成してソース／ドレインコンタクト３２１が形成される位置に形成され、オームコンタクトを確保しうる。

一方、ＬＶ領域には、半導体基板３０１の上側に所定の活性領域を限定する素子分離領域３０３がＨＶ領域と同一に形成され、活性領域３０２内に互いに離隔された第２ソース／ドレイン領域３１８が形成され、前記第２ソース／ドレイン領域３１８間に位置するチャンネル領域上に第４ゲート絶縁膜３１２を介在してゲート電極３１７が形成される。ＨＶ領域と異なってＬＶ領域では、低電圧トランジスタが形成されるためにゲート絶縁膜の役割を果たす第４ゲート絶縁膜３１２の厚さが、ゲート電極３１７のエッジ下部や中央下部で何れも同一であっても、ゲート電極３１７のエッジ下部での電界集中が別に問題とはならない。

次いで、図３ないし図１０を参照して本発明の一実施形態によるＭＯＳ電界効果トランジスタの製造方法を説明する。図３は、その概略的なレイアウト図であり、図４ないし図１０で左側に示したＨＶ（Ｈｉｇｈ Ｖｏｌｔａｇｅ）領域は、図３のＢ−Ｂ’線を切断した工程断面図である。図４ないし図１０では、ＨＶ領域だけでなく、工程段階を比較するために便宜上ＬＶ（Ｌｏｗ Ｖｏｌｔａｇｅ）領域を近接して対応すべく示した。ＨＶ領域は、高電圧トランジスタが形成される第１活性領域を、ＬＶ領域は、低電圧トランジスタが形成される第２活性領域を示す。

図３及び図４を参照すれば、例えば、単結晶シリコンからなる半導体基板３０１の所定領域にＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造の素子分離領域３０３が形成される。前記トレンチ型の素子分離領域３０３は、活性領域３０２を限定する。前記素子分離領域３０３を形成する浅いトレンチ素子分離技術は、まず半導体基板３０１の全面にバッファ酸化膜及び酸化防止膜（図示せず）を形成するが、前記バッファ酸化膜は、熱酸化膜で形成することが望ましく、前記酸化防止膜は、シリコン窒化膜で形成することが望ましい。次いで、前記酸化防止膜上にフォトレジストパターン（図示せず）を形成する。前記フォトレジストパターンは、前記活性領域３０２の上部を覆い、前記素子分離領域３０３となる領域は露出させる。

次いで、前記フォトレジストパターンまたは酸化防止膜をエッチングマスクとして使用して少なくとも前記酸化防止膜及びバッファ酸化膜をエッチングして順次に積層されたバッファ酸化膜パターン（図示せず）及び酸化防止膜パターン（図示せず）を形成する。前記積層されたバッファ酸化膜パターン及び前記酸化防止膜パターンは、前記活性領域３０２を覆い、前記素子分離領域が形成される部分を露出させる。次いで、素子分離領域が形成される部分で露出された半導体基板３０１をエッチングした後、トレンチを形成して内部を絶縁層で充填してトレンチ型素子分離領域３０３を形成する。前記素子分離領域３０３は、高電圧トランジスタが形成される第１活性領域であるＨＶ領域や低電圧トランジスタが形成される第２活性領域であるＬＶ領域で活性領域を画定するために両側にいずれも形成されうる。

図５を参照すれば、フォトリソグラフィ技術を利用して前記半導体基板３０１の全面にイオン注入マスク３０４、例えば、フォトレジストマスクまたはシリコン酸化膜、シリコン窒化膜マスクなどを形成した後、低濃度でイオン注入工程を実施して前記ＨＶ領域内の前記活性領域３０２にソース／ドレイン領域３０５を形成する。前記ソース／ドレイン領域は、低濃度の拡散層として通常燐を利用して２．０Ｅ１２〜５．０Ｅ１３の濃度を有する不純物を１５０ＫｅＶ〜３００ＫｅＶのエネルギーでイオン注入する工程で形成する。この際、ＬＶ領域にはイオン注入されないようにイオン注入マスク３０４で覆う。

図６を参照すれば、前記イオン注入マスク３０４を除去した後、半導体基板３０１の全面に第１絶縁膜３０７及び第２絶縁膜３０９を順次に積層する。前記第１絶縁膜３０７は、例えば、酸化膜を用いる。酸化膜積層工程は、化学気相蒸着（ＣＶＤ）工程を利用して５０Å〜５００Åの厚さで積層し、望ましくは、１００Å〜２００Åの厚さで形成する。次いで、第２絶縁膜３０９を形成する。前記第２絶縁膜３０９の積層工程は、化学気相蒸着工程を用いて５０Å〜５００Åの厚さで積層し、望ましくは１００Å〜２００Åの厚さで形成する。前記第２絶縁膜３０９は、多様な材質の絶縁膜で製造し、例えば、シリコン窒化膜のような窒化膜類、アルミナまたはタンタルのような金属酸化膜類などで製造しうる。次いで、前記第１絶縁膜３０７及び第２絶縁膜３０９を通常のフォトリソグラフィを用いて除去し、ソース／ドレイン領域３０５間に存在するチャンネル領域３０８となる部分の半導体基板３０１を露出させる。

図７を参照すれば、前記結果物の全面に第３絶縁膜３１１を積層する。前記第３絶縁膜３１１は、例えば、酸化膜で構成される。前記酸化膜積層工程は、化学気相蒸着工程を用いて２００Å〜２０００Åの厚さで積層し、望ましくは５００Å〜７００Åの厚さで形成する。前記第３絶縁膜３１１は、チャンネル領域３０８となる部分では後続工程により形成されるゲート電極（図９の３１７）の中央下部で中央ゲート絶縁膜の役割を果たし、チャンネル領域３０８の両側に積層される。ソース／ドレイン領域３０５とオーバーラップされる第１絶縁膜３０７／第２絶縁膜３０９／第３絶縁膜３１１の３重絶縁膜部分はゲート電極３１７のエッジ下部でフィールドトランジスタとして機能する、ゲート誘導漏れ電流を防止する絶縁膜としての役割を果たす。

図面に示されていないが、前記酸化膜／窒化膜／酸化膜の３重膜構造は半導体素子のうちキャパシタ形成工程中に形成される上部及び下部の導電体の膜間に形成される誘電膜としての役割を行う膜とも同じ構造を有するので、特にキャパシタを必要とする半導体トランジスタ製造工程のうち、別のフィールドトランジスタ製造工程をさらに進行せずとも、効果的に利用できる膜になりうる。通常、ＬＣＤパネル駆動用のチップには、高電圧用トランジスタ及びキャパシタが同時に使われ、このような工程でキャパシタの誘電膜として前記のような酸化膜／窒化膜／酸化膜の３重構造を有する誘電膜が適用される場合、工程の単純化という面で有用に使用しうる。このようなキャパシタは、ＨＶ領域またはＬＶ領域いずれにも形成しうる。

一方、本実施形態では、ゲート電極３１７のエッジ下部に存在するエッジゲート絶縁膜は第１絶縁膜３０７／第２絶縁膜３０９／第３絶縁膜３１１の３重膜構造を取っているが、絶縁膜間のエッチング選択比を考慮して二重膜構造で形成することもできる。例えば、酸化膜／酸化膜構造を有することもできる。

図８を参照すれば、前記第１絶縁膜３０７／第２絶縁膜３０９／第３絶縁膜３１１の３重膜構造は、半導体基板３０１の周辺部に形成されるＬＶ領域で相対的に薄いゲート絶縁膜の形成のためにエッチングされる。この際、前記ＨＶ領域内のソース／ドレイン領域３０５上の前記３重膜の一部も共にエッチングされる。前記３重膜が除去されたソース／ドレイン領域３０５上の部分は、後続工程によりソース／ドレインコンタクトが形成される部分であって、相対的に低濃度のソース／ドレイン領域３０５に比べて相対的に高濃度の不純物イオンが注入される高濃度領域となり、このような不純物イオンを注入するために別途にパターンを製作して、さらにエッチングする必要なく、前記ＬＶ領域内で低電圧用トランジスタのゲート絶縁膜を形成するために３重膜をエッチングする時に同時にエッチングしうる。

次いで、前記３重膜がエッチングされて露出された半導体基板３０１の表面上に第４絶縁膜３１２を形成する。第４絶縁膜３１２は、ＬＶ領域で低電圧用トランジスタのゲート絶縁膜として必要な厚さになるように熱酸化工程または化学気相蒸着工程を利用して形成する。この際、同時に前記ＨＶ領域内の高濃度領域が形成される半導体基板３０１の表面上にも第４ゲート絶縁膜３１２が形成され、これは後続進行するゲート電極３１７のための導電膜エッチング工程時に半導体基板３０１の損傷を防止しうるバッファ膜としての役割を十分にできる。

図９を参照すれば、前記結果物上に導電層を積層した後、パターニングしてゲート電極３１７を形成する。前記ゲート電極３１７用の導電層は、例えば、ポリシリコン膜を利用する。ＨＶ領域でゲート電極３１７を形成すると同時にＬＶ領域や低電圧用トランジスタのゲート電極３１７を形成する。前述したように、ＨＶ領域内の高濃度領域になる部分に形成された第４絶縁膜３１２は、ゲート電極３１７のためのエッチング工程中に半導体基板３０１の表面を保護する役割をする。

ゲート電極３１７を形成した後、ＬＶ領域ではイオン注入工程を行ってゲート電極３１７の両側壁下部の半導体基板３０１内に第２のソース／ドレイン領域３１８を形成する。

図１０を再び参照すれば、ＨＶ領域内の第１ソース／ドレイン領域３０５内に高濃度の不純物イオンを注入して高濃度領域３１９を形成する。前記高濃度領域３１９は、必要によってまたは工程条件によって、前述したＬＶ領域内の第２ソース／ドレイン領域３１８の形成時に共に形成されうる。前記高濃度領域３１９の形成工程は、例えば、５．０Ｅ１４〜５．０Ｅ１６の濃度を有する砒素を利用して４０ＫｅＶ〜６０ＫｅＶのエネルギーでイオン注入して形成しうる。

次いで、前記高濃度領域３１９上に残留する第４絶縁膜３１２を除去した後、半導体基板３０１の全面に厚い層間絶縁膜３２０を、例えば、酸化膜で形成し、ソース／ドレインコンタクト用のコンタクトホールを形成した後、導電物質を充填してソース／ドレインコンタクト３２１を形成する。ＬＶ領域では、示されていないが、ソース／ドレインコンタクトが同時に形成されうる。

以上、本発明の実施形態について詳細に説明したが、説明した本発明は、前述した実施形態及び添付された図面により限定されるものではなく、本発明の技術的思想を外れない範囲内で色々な置換、変形及び変更が可能であるということは、当業者には明白なものである。例えば、本発明では、ゲート電極のエッジに形成される厚い絶縁膜パターンの材質、高さ及び長さなどを自由に選択して使用でき、ＨＶ領域とＬＶ領域での工程を多様に調整して所望の半導体素子を容易に製造しうる。

本発明は、半導体素子関連の技術分野に好適に適用されうる。

従来の技術によるモストランジスタを説明するための概略的なレイアウト図である。 従来の技術によるモストランジスタを説明するための断面図である。 本発明の一実施形態によるＭＯＳ電界効果トランジスタを説明するための概略的なレイアウト図である。 本発明の一実施形態によるＭＯＳ電界効果トランジスタを製造する工程段階を説明するための工程断面図である。 本発明の一実施形態によるＭＯＳ電界効果トランジスタを製造する工程段階を説明するための工程断面図である。 本発明の一実施形態によるＭＯＳ電界効果トランジスタを製造する工程段階を説明するための工程断面図である。 本発明の一実施形態によるＭＯＳ電界効果トランジスタを製造する工程段階を説明するための工程断面図である。 本発明の一実施形態によるＭＯＳ電界効果トランジスタを製造する工程段階を説明するための工程断面図である。 本発明の一実施形態によるＭＯＳ電界効果トランジスタを製造する工程段階を説明するための工程断面図である。 本発明の一実施形態によるＭＯＳ電界効果トランジスタを製造する工程段階を説明するための工程断面図である。

符号の説明

３０１ 半導体基板
３０２ 活性領域
３０３ 素子分離領域
３０５ 第１ソース／ドレイン領域
３０７ 第１ゲート絶縁膜
３０８ チャンネル領域
３０９ 第２ゲート絶縁膜
３１１ 第３ゲート絶縁膜
３１２ 第４絶縁膜
３１７ ゲート電極
３１８ 第２ソース／ドレイン領域
３１９ 高濃度領域
３２０ 層間絶縁膜
３２１ ソース／ドレインコンタクト
３２３ エッジゲート絶縁膜パターン

Claims (22)

1. 半導体基板と、
   前記半導体基板の所定領域に配置されて活性領域を限定する素子分離領域と、
   前記活性領域内でチャンネル領域を介在して互いに離隔されているソース領域及びドレイン領域と、
   前記ソース領域と前記ドレイン領域との間の前記活性領域上に形成されるゲート電極と、
   前記活性領域と前記ゲート電極との間に形成され、前記ゲート電極の中央下部に位置する中央ゲート絶縁膜と、前記ゲート電極のエッジ下部に位置して底が前記中央ゲート絶縁膜の底と同じレベルであるが、上面が前記中央ゲート絶縁膜の上面より高く突出されたエッジゲート絶縁膜を有するゲート絶縁膜と、を備えるＭＯＳ電界効果トランジスタ。
2. 前記エッジゲート絶縁膜は複層で形成されたことを特徴とする請求項１に記載のＭＯＳ電界効果トランジスタ。
3. 前記エッジゲート絶縁膜の最上層と前記中央ゲート絶縁膜は、同じ物質で形成されたことを特徴とする請求項２に記載のＭＯＳ電界効果トランジスタ。
4. 前記エッジゲート絶縁膜は、下部酸化膜／中間絶縁膜／上部酸化膜で形成されたことを特徴とする請求項２に記載のＭＯＳ電界効果トランジスタ。
5. 前記中間絶縁膜は、窒化膜、アルミニウム酸化膜、タンタル酸化膜からなるグループから選択された１つ以上の膜で形成されたことを特徴とする請求項４に記載のＭＯＳ電界効果トランジスタ。
6. 前記エッジゲート絶縁膜は、前記ソース領域及びドレイン領域の全面に延びたことを特徴とする請求項１に記載のＭＯＳ電界効果トランジスタ。
7. 前記素子分離領域は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造であることを特徴とする請求項１に記載のＭＯＳ電界効果トランジスタ。
8. 前記ソース領域及びドレイン領域内には、それぞれソースコンタクト及びドレインコンタクトが形成される部分に前記ソース領域及びドレイン領域よりも高濃度の不純物が注入された高濃度領域を含むことを特徴とする請求項１に記載のＭＯＳ電界効果トランジスタ。
9. 半導体基板の所定領域に素子分離領域を形成して活性領域を画定する段階と、
   前記活性領域内に互いに離隔されたソース領域及びドレイン領域を形成する段階と、
   前記ソース領域とドレイン領域との間に形成されるチャンネル領域を露出させる第１絶縁膜パターンを形成する段階と、
   前記第１絶縁膜パターンが形成された前記半導体基板の全面に第２絶縁膜を形成する段階と、
   前記第２絶縁膜が形成された前記チャンネル領域を含んで、前記第１絶縁膜パターン及び前記第２絶縁膜が積層された前記ソース領域及び前記ドレイン領域の少なくとも一部とオーザラップされるゲート電極を形成する段階と、を含むＭＯＳ電界効果トランジスタの製造方法。
10. 前記素子分離領域は、トレンチ構造であることを特徴とする請求項９に記載のＭＯＳ電界効果トランジスタの製造方法。
11. 前記第１絶縁膜パターンは、複層で形成することを特徴とする請求項９に記載のＭＯＳ電界効果トランジスタの製造方法。
12. 前記第１絶縁膜パターンの最上層と前記第２絶縁膜は、同一物質で形成することを特徴とする請求項１１に記載のＭＯＳ電界効果トランジスタの製造方法。
13. 前記第１絶縁膜パターンは、下部酸化膜／中間絶縁膜で形成されたことを特徴とする請求項１２に記載のＭＯＳ電界効果トランジスタの製造方法。
14. 前記中間絶縁膜は、窒化膜、アルミニウム酸化膜、タンタル酸化膜からなるグループから選択された１つ以上の膜で形成されたことを特徴とする請求項１３に記載のＭＯＳ電界効果トランジスタの製造方法。
15. 前記ゲート電極を形成する段階前に、
    前記第１絶縁膜パターン及び前記第２絶縁膜の一部を除去して、前記ソース領域及びドレイン領域内にそれぞれソースコンタクト及びドレインコンタクトが形成される部分の前記半導体基板の表面を露出させる段階と、
    前記露出された半導体基板の表面上に第３絶縁膜を形成する段階と、をさらに含むことを特徴とする請求項９に記載のＭＯＳ電界効果トランジスタ。
16. 前記ゲート電極を形成する段階以後に、
    前記ソースコンタクト及びドレインコンタクトが形成される部分の前記半導体基板内に前記ソース領域及びドレイン領域のイオン濃度より高い高濃度領域を形成する段階をさらに含むことを特徴とする請求項１５に記載のＭＯＳ電界効果トランジスタ。
17. 半導体基板の所定領域に高電圧トランジスタが形成される第１活性領域と低電圧トランジスタが形成される第２活性領域を画定する素子分離領域を形成する段階と、
    前記第１活性領域内に互いに離隔された第１ソース領域及び第１ドレイン領域を形成する段階と、
    前記半導体基板の全面に第１絶縁膜を形成してからエッチングして、前記第１ソース領域と第２ドレイン領域との間に形成されるチャンネル領域を露出させる第１絶縁膜パターンを形成する段階と、
    前記第１絶縁膜パターンが形成された前記半導体基板の全面に第２絶縁膜を形成する段階と、
    前記第２活性領域上に形成された前記第１絶縁膜パターン及び前記第２絶縁膜を除去する段階と、
    前記半導体基板の全面にゲート電極物質を形成してからエッチングして、前記第２絶縁膜が形成された前記チャンネル領域を含んで、前記第１絶縁膜パターン及び前記第２絶縁膜が積層された前記第１ソース領域及び前記第１ドレイン領域の少なくとも一部とオーバーラップされる第１ゲート電極を形成する段階と、を含むＭＯＳ電界効果トランジスタの製造方法。
18. 前記第１絶縁膜パターンは複層で形成することを特徴とする請求項１７に記載のＭＯＳ電界効果トランジスタの製造方法。
19. 前記第１絶縁膜パターンの最上層と前記第２絶縁膜は、同一物質で形成することを特徴とする請求項１８に記載のＭＯＳ電界効果トランジスタの製造方法。
20. 前記第２活性領域上に形成された前記第１絶縁膜パターン及び前記第２絶縁膜を除去する段階で、前記第１活性領域内の前記第１絶縁膜パターン及び前記第２絶縁膜の一部を除去して前記第１ソース領域及び第１ドレイン領域内にそれぞれソースコンタクト及びドレインコンタクトが形成される部分の前記半導体基板の表面を露出させる段階を同時に行い、
    前記第１ゲート電極形成前に、前記露出された半導体基板の表面に第３絶縁膜を形成する段階をさらに含むことを特徴とする請求項１７に記載のＭＯＳ電界効果トランジスタの製造方法。
21. 前記第１ゲート電極を形成する段階で、前記第２活性領域上に形成された前記第３絶縁膜上に第２ゲート電極を同時に形成することを特徴とする請求項２０に記載のＭＯＳ電界効果トランジスタの製造方法。
22. 前記第２ゲート電極を形成した後、前記第２ゲート電極の両側壁下部の前記半導体基板内に第２ソース領域及び第２ドレイン領域を形成する段階をさらに含むことを特徴とする請求項２１に記載のＭＯＳ電界効果トランジスタの製造方法。

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