JP4251377B2 - アクティブマトリックス発光ダイオードピクセル構造及び方法 - Google Patents

Description

本出願は、１９９７年４月２３日に出願された米国仮出願第60/044,174号の利益を主張する。その内容は本明細書に援用されている。
本発明は、契約番号Ｆ33615-96-2-1944の下、米国政府の支持を得てなされた。米国政府は、本発明において確かな（certain）権利を有する。
本発明は、アクティブマトリックス発光ダイオードピクセル構造に関する。更に詳細には、本発明は、ピクセル構造の「駆動トランジスタ」において、電流不均一性及び閾値電圧変化を低減するピクセル構造、及び前記アクティブマトリックス発光ダイオードピクセル構造を動作する方法に関する。
開示の背景
マトリックスディスプレイは当該技術においてかなり知られており、図１で示すように、マトリックスアドレッシングを使用してピクセルが照明される（illuminate）。代表的なディスプレイ１００は、行列（ロー及びカラム）に配置された複数のピクチャ又は表示部材（ピクセル）１６０を含む。ディスプレイは、カラムデータ発生装置１１０及びローセレクト発生装置１２０を組み込んでいる。動作中、各ローはローライン１３０を通して順に起動され、対応するカラムライン１４０を用いて対応するピクセルが起動させられる。パッシブマトリックスディスプレイでは、ピクセルの各ローは順に１つずつ照明されるが、アクティブマトリックスディスプレイでは、ピクセルの各ローは、最初にデータと共に連続してロードされる。
例えばラップトップコンピュータといったポータブルなディスプレイの使用が増加し、種々のディスプレイテクノロジー（例えば液晶ディスプレイ（ＬＣＤ）及び発光ダイオード（ＬＥＤ）ディスプレイ）が、採用されてきている。これらの２つの技術の重要な差異は、ＬＥＤが発光装置であって、非発光装置（ＬＣＤ等）よりもパワー効率上の利点を有することである。ＬＣＤにおいて、蛍光性のバックライトは、ディスプレイが使用中である持続時間全体でオンであり、ピクセルを「オフ」するためにさえパワーを消費する。これに対して、ＬＥＤ（又はＯＬＥＤ）、ディスプレイは、起動されたピクセルのみを照明し、「オフ」ピクセルを照明しないことによってパワーを節約する。
ＯＬＥＤピクセル構造を採用したディスプレイは、パワー消費量を低減することができるが、このようなピクセル構造は強度に不均一性を示す可能性があり、それは、製造による駆動トランジスタ及びトランジスタ不均一性の閾値電圧ドリフトに起因している。しかし、ＯＬＥＤの明るさがＯＬＥＤを通過する電流に比例していることが判った。
従って、ピクセル構造の「駆動トランジスタ」における電流不均一性及び閾値電圧変化を低減するピクセル構造及び付随する方法が、当該技術に必要である。
発明の概要
本発明の一実施形態では、電流源がＬＥＤ（ＯＬＥＤ）ピクセル構造の中に組み込まれており、ピクセル構造の駆動トランジスタでの電流不均一性及び閾値電圧変化を低減する。電流源はデータラインに結合されており、そこでは、一定の電流が最初にプログラムされており、それから収集される。
代わりの実施形態では、オートゼロ（auto zero）電圧を決定して記憶するオートゼロフェーズで、基準電圧を最初に適用することによって一定の電流が達成される。オートゼロの電圧は、駆動トランジスタの閾値電圧を効果的に説明する。次に、同じ基準電圧に関連するデータ電圧が、ピクセルを照明するために、今、適用される。
他の実施形態では、レジスタ（抵抗素子と同義語）がＬＥＤ（ＯＬＥＤ）ピクセル構造内に組み込まれており、駆動トランジスタの閾値電圧に対する、ＯＬＥＤを通過した電流の依存の感度を下げるようになっている。
【図面の簡単な説明】
本発明の教示内容は、添付図面に関連して、以下の詳細な説明を考慮することによって容易に理解されることができる。
図１は、マトリックスアドレッシングインタフェースのブロック図である。
図２は、本発明のアクティブマトリックスＬＥＤピクセル構造の回路図である。
図３は、本発明のアクティブマトリックスＬＥＤピクセル構造の代替の実施形態の回路図である。
図４は、本発明のアクティブマトリックスＬＥＤピクセル構造の他の代替の実施形態の回路図である。
図５は、本発明の複数のアクティブマトリックスＬＥＤピクセル構造を有するディスプレイを使ったシステムのブロック図である。
図６は、図２のアクティブマトリックスＬＥＤピクセル構造の代替の実施形態の回路図である。
図７は、本発明のアクティブマトリックスＬＥＤピクセル構造の代替の実施形態の回路図である。
理解を容易にするために、図に共通の同一の部材を示すために可能なところでは同一の参照数字を使用した。
詳細な説明
図２は、本発明のアクティブマトリックスＬＥＤピクセル構造２００の回路図を示す。好ましい実施形態において、アクティブマトリックスＬＥＤピクセル構造は、例えば、アモルファス又はポリシリコンを使用して製造されるトランジスタである薄膜トランジスタ（ＴＦＴ）を使用して実行される。同じように、好ましい実施形態において、アクティブマトリックスＬＥＤピクセル構造は、有機発光ダイオード（ＯＬＥＤ）を組み込んでいる。本ピクセル構造は薄膜トランジスタ及び有機発光ダイオードを使用して実行されるが、本発明がトランジスタ及び発光ダイオードの他のタイプを使用して実行されることができることが理解されなくてはならない。例えば、他の材料を使用して製造されるトランジスタが上述したように閾値不均一性を示するならば、本発明は、照明部材を通して一定の電流を提供するために使われることができる。
本発明を、単一のピクセル又はピクセル構造として下に示すが、ピクセルはディスプレイを形成するために他のピクセルと（例えば配列で）使用することができることを理解しなければならない。更に、下の図は特定のトランジスタ形状を示すが、トランジスタのソースが電圧サインに対応することを理解されなければならない。
図２について述べる。ピクセル構造２００は、３つのＰＭＯＳトランジスタ２４０、２５０、２６０、ＮＭＯＳトランジスタ２７０、コンデンサ２８０及びＬＥＤ（ＯＬＥＤ）２９０（発光素子）を含む。セレクトライン２１０は、トランジスタ２４０、２５０及び２７０のゲートに結合されている。データラインはトランジスタ２５０のソースに結合され、電源（＋Ｖ_DD）ラインはトランジスタ２７０のドレインに結合されている。ＯＬＥＤ２９０の１つの電極は、トランジスタ２４０及び２６０のドレインに結合されている。トランジスタ２４０のソースは、トランジスタ２６０のゲート及びコンデンサ２８０の１つのターミナルに結合されている。最後に、トランジスタ２５０のドレイン、トランジスタ２７０のソース、トランジスタ２６０のソース及びコンデンサ２８０の１つのターミナルは、全て１つに結合されている。
本ピクセル構造２００は、大きな閾値電圧（Ｖ_t）不均一性存在下で、均一な電流駆動を提供する。言い換えると、ＯＬＥＤを横切って均一な電流を維持し、ディスプレイの強度の中で均一性を確保することが望ましい。
より詳細には、ＯＬＥＤピクセル構造は、２つのフェーズ、ロードデータフェーズ及び連続照明フェーズにおいて動作される。
ロードデータフェーズ
ピクセル構造２００は、適当なセレクトライン２１０を駆動させることによってデータがロードされ得る。即ち、セレクトラインが「ロー」にセットされると、トランジスタＰ４（２４０）は「オン」にされ、ＯＬＥＤ２９０の陽極側の電圧がトランジスタＰ２（２６０）のゲートに送られる。同時に、トランジスタＰ１（２５０）も、「オン」にされ、データライン２２０からの一定の電流がトランジスタＰ２（２６０）及びＯＬＥＤ２９０の両方を流れる。即ち、トランジスタ２６０は、電流源２３０によって駆動された電流を下げるためにオンにする。
データラインを駆動する電流源２３０は、外部のデータによってプログラムされている。トランジスタ２６０（駆動トランジスタ）のソース電圧へのゲートは、次に電流を駆動するために必要な電圧に定まる。同時に、トランジスタＮ１（２７０）は「オフ」にされて、電源＋Ｖ_DDはＯＬＥＤ２９０から切り離される。一定の電流源２３０も、ソースからゲートへの電圧を自己調整し、固定オーバドライブ値（電圧）をトランジスタ２６０に適応させ、ポリシリコンＴＦＴ２６０の閾値変化を補う。オーバドライブ電圧は、データを示す。順番に、データは記憶コンデンサＣ_S２８０の上で、適切に記憶される。これでデータのためのロード又はライトサイクルを完了する。
連続照明フェーズ
セレクトラインが「ハイ」にセットされると、Ｐ１（２５０）及びＰ４（２４０）の両トランジスタは「オフ」にされ、トランジスタＮ１（２７０）は「オン」にされる。トランジスタ２６０の電源電圧がわずかに変化する可能性があるが、トランジスタ２６０のソースからゲートへの電圧が照明サイクル中の電流レベルを制御する。コンデンサ２８０を横切るトランジスタ２７０のＶ_SGは、即座に変わることができない。このように、トランジスタ２６０のゲート電圧はソース電圧を追尾し、ソースからゲートへの電圧が、全体のロード及び照明フェーズを通して維持される。ポリシリコンＴＦＴの漏れ電流及びＯＬＥＤのグレースケール輝度に要求される電圧解像度は、フレームタイムの有効データを保持するために必要な記憶コンデンサのサイズを決定する。好ましい実施形態において、コンデンサは０．２５ｐｆのオーダにある。即ち、トランジスタ２６０の電流漏れを考慮するのにコンデンサは十分大きいであろう。これで照明フェーズピクセル動作を完了する。
各データ／カラムライン２２０はそれ自身のプログラムされた一定の電流源２３０を有する点に留意する必要がある。照明フェーズ中に、データラインに後続のプログラムされた電流源が送られ、全てのピクセルの次のローをロードして、前のローのピクセルが照明フェーズの中で全フレーム時間動作している。このように、図２のピクセル構造は、２．５のラインを有する１つのＮＭＯＳトランジスタ及び３つのＰＭＯＳトランジスタのみを必要とする。（隣接のピクセルと共有されうるＶ_DD電圧供給、セレクトライン、データライン電流ソース）。
代替として、図６は、図２のピクセル構造が、全てのＰＭＯＳトランジスタを有して実行される実施例を示し、それは、ＰＭＯＳ又はＮＭＯＳプロセスのみのどちらを使用しても経済的である。ＮＭＯＳトランジスタＮ１は、ＰＭＯＳ Ｐ３トランジスタ６１０で置換されている。しかし、追加のライン（制御ライン）６２０はトランジスタ６１０のゲートに結合され、追加のＰＭＯＳトランジスタをアドレッシングし、もって合計３．５のライン（即ち追加のＰＭＯＳゲートを制御するための追加の電圧供給）を必要とする。
要するに、図２及び図６のピクセル構造は、トランジスタ２６０のＶ_SG上での自調整／トラッキング機構によって、またＯＬＥＤ２９０を通して一定の電流源を供給することによって、ポリシリコンＴＦＴ及びＯＬＥＤの両方の閾値変化を補うためように設計されている。実際、図２及び図６のピクセル構造は、ロード及び照明フェーズの両方の最中に高電圧供給を有する適当な動作を達成することができる。これらのピクセル構造は、ＯＬＥＤ又はピクセルポリシリコンＴＦＴの両方での不安定にもかかわらず、良好なグレースケール均一性及び高いライフタイムを有する高品質のＯＬＥＤディスプレイを設計するために実行されることができる。
図３は、本アクティブマトリックスピクセル構造の代替の実施形態を示す。代替の実施形態において、データライン電圧は、ピクセル構造内で電流に変換され、図２及び図６で上述した電流源の実施のような電圧電流変換器を必要としない。
図３について述べる。ピクセル構造３００は、４つのＰＭＯＳトランジスタ（３６０、３６５、３７０、３７５）、２つのコンデンサ３５０及び３５５及びＬＥＤ（ＯＬＥＤ）３８０を含む。セレクトライン３２０は、トランジスタ３６０のゲートに結合している。データライン３１０はトランジスタ３６０のソースに結合され、＋Ｖ_DDラインはトランジスタ３６５のソース及びコンデンサ３５５の１つのターミナルに結合されている。オートゼロライン３３０はトランジスタ３７０のゲートに結合され、照明ラインはトランジスタ３７５のゲートに結合されている。ＯＬＥＤ２８０の１つの電極は、トランジスタ３７５のドレインに結合されている。トランジスタ３７５のソースは、トランジスタ３６５及び３７０のドレインに結合されている。トランジスタ３６０のドレインは、コンデンサ３５０の１つのターミナルに結合されている。最後に、トランジスタ３６５のゲート、トランジスタ３７０のソース、コンデンサ３５０の１つのターミナル及びコンデンサ３５５の１つのターミナルは、全て結合されている。
より詳細には、図３は３つのフェーズの中で動作されるピクセル構造３００を示す。即ち、１）オートゼロフェーズ、２）ロードデータフェーズ、３）照明フェーズである。
オートゼロ
オートゼロライン３３０及び照明ライン３４０が「ロー」にセットされると、トランジスタＰ２（３７５）及びＰ３（３７０）は、「オン」に変わり、トランジスタＰ１（３６５）のドレイン側の電圧は、ゲートに送られ、一時的にダイオードに連結される。データライン３１０は「基準電圧」にセットされ、セレクトライン３２０は「ロー」にセットされる。基準電圧は任意にセットされることができるが、それは最高データ電圧より大きくなくてはならない。
次に、照明ライン３４０は「ハイ」にセットされ、トランジスタＰ２ ３７５が「オフ」にされる。ピクセル回路は、今、トランジスタＰ１ ３６５（駆動トランジスタ）の閾値に定まり、もってデータラインの基準電圧とコンデンサＣ_C３５０のトランジスタＰ１ ３６５の閾値電圧との間の差異である電圧（オートゼロ電圧）を記憶する。これによって、ゲート電圧、又はより正確にはトランジスタ３６５のＶ_SGをトランジスタ３６５の閾値電圧にセットする。これは、次に、トランジスタＰ１（３６５）上に、閾値電圧変化に関係なく固定オーバドライブ電圧を提供する。最後に、オートゼロライン３３０は「ハイ」にセットされ、トランジスタＰ１ ３６５のゲートを絶縁する。オートゼロの目的は、これから達成される。
ロードデータフェーズ
オートゼロフェーズの終わりに、セレクトラインは「ロー」にセットされ、データラインは「基準電圧」であった。今、データライン３１０は、データ電圧にセットされる。データ電圧は、トランジスタＰ１（３６５）のゲート上にコンデンサＣ_C３５０を通して送られる。次に、セレクトラインは、「ハイ」にセットされる。このように、トランジスタ３６５のＶ_SGは、一定の電流レベルを提供するために、トランジスタ３６５に固定オーバドライブ電圧を提供する。これはロードデータフェーズを終了し、ピクセルは照明用となる。
デセレクト（deselect、選択から外す）ローフェーズ中の連続照明データフェーズ
データ電圧がトランジスタＰ１（３６５）のゲート上で記憶されると、照明ライン３４０が「ロー」にセットされ、トランジスタＰ２ ３７５が「オン」にされる。トランジスタＰ１ ３６５によって供給される電流は、ＯＬＥＤ３８０を通して流れることができるようになる。要するに、トランジスタ３６５は一定の電流源のように機能する。これで照明フェーズが完了する。
図４に、本アクティブマトリックスピクセル構造の代替の他の実施形態を示す。代替の実施形態において、データライン電圧はまた、ピクセル構造の内で電流に変換され、電流源の図２及び６で上述したように、電流源での実施のような電圧電流変換器を必要としない。
図４について述べる。ピクセル構造４００は、３つのＰＭＯＳトランジスタ（４４５、４６０、４６５）、２つのコンデンサ４５０及び４５５及びＬＥＤ（ＯＬＥＤ）４７０を含む。セレクトライン４２０は、トランジスタ４４５のゲートに結合している。データライン４１０はトランジスタ４４５のソースに結合され、電圧スイッチング電源（ＶＳＷＰ）ライン４４０はトランジスタ４６０のソース、コンデンサ４５５の１つのターミナルに結合される。オートゼロライン４３０は、トランジスタ４６５のゲートに結合されている。ＯＬＥＤ４７０の１つの電極は、トランジスタ４６５及び４６０のドレインに結合されている。トランジスタ４４５のドレインは、コンデンサ４５０の１つのターミナルに結合されている。最後に、トランジスタ４６０のゲート、トランジスタ４６５のソース、コンデンサ４５０の１つのターミナル及びコンデンサ４５５の１つのターミナルは、全て結合されている。
より詳細に、図４は、３つのフェーズの中で動作されるピクセル構造４００を示す。即ち、１）オートゼロフェーズ、２）ロードデータフェーズ、３）照明フェーズである。
オートゼロ（ＶＳＷＰによる）フェーズ
ＶＳＷＰ（供給を切り換える電圧）は「ローワ（より低い、lower）電圧」に量「ΔＶ」だけセットされる。ここで、ローワ電圧は、ＯＬＥＤ４７０が少量の電流（例えば、ナノアンプのオーダで、ＯＬＥＤ特性に依存して）を少しずつ流すように選択される。ローワ電圧は、コンデンサに結合されたＣ_C（４５０）とトランジスタＰ４（４４５）との間の浮動ノード（ｆによるダイリューションなしでトランジスタＰ１（４６０）Ｖ_G(P1)のゲートを通して結合される。オートゼロライン４３０は、次に「ロー」セットされる。トランジスタＰ１（４６０）（駆動トランジスタ）は、トランジスタＰ３（４６５）を閉じることによってダイオードとして一時的に連結される。セレクトライン４２０は次に「ロー」にセットされ、「基準電圧」はデータライン４１０に適用される。基準電圧は任意にセットされることができる、しかし、最高データ電圧より大きくなくてはならない。ピクセル回路は、今、トランジスタＰ１ ４６０の閾値に定まることができる。最後に、オートゼロライン４３０は次に「ハイ」にセットされ、トランジスタＰ１ ４６０のゲートを絶縁する。オートゼロフェーズの効果は、記憶装置にコンデンサＣ_C４５０に電圧（オートゼロ電圧）を記憶することであり、それはデータライン上基準電圧とＰ１ ４６０のトランジスタ閾値電圧との間での差異を表す。これはオートゼロフェーズを完了する。
ロードデータフェーズ
オートゼロのフェーズの終わりで、セレクトラインは「ロー」にセットされ、データラインは「基準電圧」であった。次に、データラインは、基準電圧から、データにおける変化がデータに参照されるローワ電圧（データ電圧）まで切り換えられる。順番に、データ電圧（データ入力）はロードされてコンデンサ４５０及び４５５を通してトランジスタＰ１ ４６０のゲートに結合される。トランジスタ４６０の電圧Ｖ_SGは、トランジスタＰ１（４６０）に、固定オーバドライブ電圧を提供し、ＯＬＥＤ４７０電流を駆動する。即ち、データ電圧は、トランジスタＰ１ ４６０の上でオーバドライブ電圧に変換される。コンデンサ４５０上で記憶される電圧が、トランジスタＰ１ ４６０の閾値電圧の原因であるので、オーバドライブ電圧全体が、今、トランジスタＰ１の閾値電圧と独立である。セレクトライン４２０は、次に「ハイ」にセットされる。これはロードデータフェーズを完了する。
デセレクトローフェーズ中に連続的に、データを照明する
データロードフェーズの完了で、トランジスタＰ１ ４６０のゲートが、今、容量結合を除いて絶縁され、ＯＬＥＤを駆動するためのオーバドライブ電圧がコンデンサＣ_S４５５に記憶される。次に、ＶＳＷＰは最初のハイア（より高い、higher）電圧（照明電圧）に戻される。続いてＶＳＷＰが上がり、今、照明のためにＯＬＥＤを駆動する十分な電圧が存在する。即ち、セレクトライン４２０が「ハイ」にセットされると、トランジスタＰ３（４６５）及びＰ４（４４５）の両方は「オフ」に変えられ、データ電圧は以前のようにトランジスタ４６０のＶ_SGの上に記憶されたままである。ソースからゲートへの電圧Ｖ_SG(P1)は同様に全体の照明フェーズを通して維持され、それはＯＬＥＤを通しての電流レベルが一定のことを意味する。これで照明サイクルを完了する。
要するに、図３は、４つのＰＭＯＳトランジスタ及び３と１／２ラインを有する１つの結合コンデンサを使用するピクセル構造を開示する。（オートゼロライン及びＶＤＤＨ電圧供給は、両方とも共有されることができる）。図４は、３つのＰＭＯＳトランジスタ及び２と１／２ラインを有する１つの結合コンデンサだけを使用したピクセル構造を開示する。（電源を切り換えるＶＳＷＰは、隣接のピクセルと共用する）これらの２つのピクセル構造の両方を照明、及びＶ_SG(P1)上のオートゼロとリクエストリング電流機構によって、ポリシリコンＴＦＴ及びＯＬＥＤの閾値変化を補うことができる前記の２つの（２）ピクセル構造も、ポリシリコンＮＭＯＳの中で及びアモルファスＮＭＯＳ設計の中で実行されることができる。
図３及び図４の２つの（２）ピクセル構造が、ＯＬＥＤ又はピクセルポリシリコンＴＦＴにおける不安定にもかかわらず、良好なグレースケール均一性及び長い寿命を有する高品質のＯＬＥＤを設計するために実行されることができる。
図７は、本発明のアクティブマトリックスＬＥＤピクセル構造７００の回路図を示す。好ましい実施形態で、アクティブマトリックスＬＥＤピクセル構造は、薄膜トランジスタ（ＴＦＴ）（例えばポリシリコン又はアモルファスシリコンを使用して製造されるトランジスタ）を使用して実行される。同様に、好ましい実施形態で、アクティブマトリックスＬＥＤピクセル構造は、有機発光ダイオード（ＯＬＥＤ）を組み込んでいる。本ピクセル構造は薄膜トランジスタ及び有機発光ダイオードを使用して実行されるが、本発明がトランジスタ及び発光ダイオードの他のタイプを使用して実行されることができることは理解されなければならない。
本ピクセル構造７００は、大きな閾値電圧（Ｖ_t）不均一性存在下で、均一な電流駆動を提供する。換言すると、ＯＬＥＤｓを通して均一な電流を維持することが望ましく、もってディスプレイ強度における均一性が確保される。
図７について述べる。ピクセル構造７００は、２つのＰＭＯＳトランジスタ７１０及び７２０、コンデンサ７３０、レジスタ７５０及びＬＥＤ（ＯＬＥＤ）７４０（光部材）を含む。セレクトライン７７０は、トランジスタ７１０のゲートに結合されている。データライン７６０は、トランジスタ７１０のソースに結合されている。レジスタ７５０の１つのターミナルはトランジスタ７２０のソースに結合され、ＯＬＥＤ７４０の１つの電極はトランジスタ７２０のドレインに結合されている。最後に、トランジスタ７１０のドレイン、トランジスタ７２０のゲート及びコンデンサ７３０の１つのターミナルは、全て結合されている。
より詳細には、ピクセル構造を含むローがアクティブローとして選択されるとき、セレクトライン７７０の論理的「ハイ」レベルは、トランジスタＭ１７１０をオンにし、コンデンサＣ７３０がデータライン７６０から電圧Ｖｇまで充電されることができるようになっている。ローがセレクトライン７７０で「ロー」レベルによってデセレクトされた後、トランジスタＭ１をオフにし、コンデンサ７３０の電圧がフレーム時間のために記憶される。電圧がトランジスタＭ２ ７２０のゲートに現れるので、それは、電流を、トランジスタ７２０を通し、ドレインに位置するＯＬＥＤ７４０も通り抜けるようにセットする。
更に重要なことは、レジスタ７５０が本ピクセル構造で実行されることである。レジスタは、トランジスタ７２０のソースに結合されて、マイナスのフィードバック部材として機能する。個々の駆動トランジスタが異常に低い閾値電圧を有するならば、トランジスタは、ＯＬＥＤにより多くの電流を通過する傾向があるが、追加の電流は、レジスタ７５０を横切る追加の電圧低下を引き起こし、もって電流を低減する。
相補的な影響が、異常に高い閾値電圧を有する駆動トランジスタに起こる。全体の影響は、電流の不均一性を低減することである。レジスタが、ＴＦＴで達成される閾値電圧均一性より非常に良好な抵抗均一性を有して一般に形成されることができることが判った。１つの理由はＴＦＴ閾値電圧がアクティブなシリコン材料のトラップ密度に非常に敏感であるのに、レジスタの中で使用されるドープされた層の抵抗はトラップ密度に対してそれほど敏感でないことである。測定値は、抵抗の百分率変化がポリシリコンディスプレイウェーハを横切って非常に小さいことを示し、抵抗が変わる範囲で、トランジスタ閾値と違って滑らかに変化することが予想される。
ＯＬＥＤ７４０を通り抜ける電流は、輝度を決定する。しかし、ＴＦＴを使用してピクセルが実行されるとき、ＴＦＴの閾値電圧も、上述のようライフにわたって変化することができることが観察された。加えて、ＴＦＴ閾値電圧の初期不均一性があるであろう。閾値がＯＬＥＤを通して確定される電流に関して、電圧は強い影響を有しないので、トランジスタ７１０に関するそのような不均一性が問題でない点に留意する必要がある。これに対して、駆動トランジスタ７２０の閾値電圧における変化は、ＯＬＥＤを通して直接に電流に影響を及ぼす。
より詳細には、電流、本ピクセル構造の中のＯＬＥＤを通り抜けるＩ_OLDEは、以下のように表されることができる

Ｋ’はトランジスタＭ２の固有相互コンダクタンスパラメータ、Ｗ及びＬはその幅及び長さ、Ｖ_tは閾値電圧、Ｖｇはデータラインからの電圧であり、レジスタＲ７５０は好ましい実施形態で１Ｍの値を有する。しかし、抵抗値は、駆動トランジスタ特性に従って、１００Ｋ〜１０Ｍであることができる。本ピクセル構造が、電流変動を、以下で述べる本発明のレジスタなしで可能な変動の１／３に低減することができることが、観察された。
より詳細には、トランジスタ７２０のソースに結合されたレジスタを備え、閾値電圧変化

に対する、ダイオードを通した電流の規準化された感度は、以下の通りである。
-2/(Vg-V_t+I_OLEDR)． (2)
可能な限りゲート電圧Ｖｇを増やすことは有益であるが、トランジスタ７２０が飽和内にとどまらなければならないという限界を有する。レジスタ（Ｉ_OLEDＲ）を横切って電圧降下をもたらすことによって、閾値電圧変化への感度は、レジスタなしで達成可能なもの以下に低減されることができる。最終的に、項（Ｉ_OLDEＲ）は（Ｖｇ−Ｖ_t）よりも大きくなることができない。理由は、そのような結果がトランジスタ７２０がオフにされたこと意味するからである。従って、トランジスタ７２０のソースの中でレジスタを置くことによって達成されることができる感度における最大の低減は、２のファクタである。
しかし、ソースの中にレジスタを置くことは、トランジスタ７２０の幅Ｗが増加することを認め、そのような増加は閾値電圧の標準偏差を低減する。固定最大ゲート電圧、Ｗは増加されることができるので、σ_Vt内の統計的低減からより多くの利益を引き出す。このようにレジスタをトランジスタ７２０のソースに置くことによって、電流変動における低減は以下の（１）、（２）の影響の組合せを通して達成される。即ち（１）感度を閾値変化

に低減（２×又は５０％の低減である理論上の最大利益に制限）、及び、（２）閾値変化σ_Vt自体の低減（幾何学的及びキャパシタンス制約を除いて限界がない）である。
図５は、本発明の複数のアクティブマトリックスＬＥＤピクセル構造２００、３００、４００、６００又は７００を有するディスプレイ５２０を使ったシステム５００のブロック図を示す。システム５００は、デイスプレイコントローラ５１０及びディスプレイ５２０を含む。
より詳細には、ディスプレイコントローラは、汎用コンピュータとして実施されることができ、当該コンピュータは中央処理装置ＣＰＵ５１２、メモリ５１４及び複数のＩ／Ｏ装置４１６（例えば、マウス、キーボード、記憶装置、例えば磁気及び光学の駆動装置、モデムなどを有している。ディスプレイ５２０を起動させるソフトウェア命令は、メモリ５１４にロードされることができ、ＣＰＵ５１２によって実行されることができる。
ディスプレイ５２０は、ピクセルインタフェース５２２及び複数のピクセル（ピクセル構造２００、３００、４００、６００又は７００）を含む。ピクセルインタフェース５２２は、ピクセル２００、３００、４００、６００又は７００を駆動するために必要な回路を含む。例えば、ピクセルインタフェース５２２は図１で示したマトリックスアドレッシングインタフェースでありえる。
このように、システム５００はラップトップコンピュータとして実行されることができる。代わりに、ディスプレイコントローラ５１０は、他の方法において実行することができ、それは、例えばマイクロコントローラ又はアプリケーション特定の集積回路（ＡＳＩＣ）、又はハードウェア及びソフトウェア命令の組合せである。要するに、システム５００は、本発明のディスプレイを組み込んだより大きいシステム内で実行されることができる。
本発明はＰＭＯＳトランジスタを使用して記載したが、本発明がＮＭＯＳトランジスタを使用して実行されることができることは理解されなければならない。なお、そこでは、関連した電圧は逆にされる。即ち、ＯＬＥＤは、今、ＮＭＯＳ駆動トランジスタのソースに結合される。ＯＬＥＤを裏返すので、ＯＬＥＤのカソードは、透明な材料で作られなければならない。
本発明の教示内容を組み込んだ種々の実施形態を示して本明細書で詳細に記載したが、当業者は、容易にこれらの教示内容を組み込んだ多くの他の様々な実施形態を工夫することができる。

Claims (13)

1. 複数のピクセルを含むディスプレイ（５２０）であって、各ピクセル（２００）が、
   ゲート、ソース及びドレインを有する第１のトランジスタ（２５０）であって、該ゲートがセレクトライン（２１０）に結合され、該ソースがデータライン（２２０）に結合された第１のトランジスタ（２５０）と、
   ゲート、ソース及びドレインを有する第２のトランジスタ（２７０）であって、該第２のトランジスタのゲートが前記セレクトラインに結合され、該第２のトランジスタのドレインが電源（Ｖ _DD ）ライン（２９５）に結合され、該第２のトランジスタのソースが前記第１のトランジスタの前記ドレインに結合された第２のトランジスタ（２７０）と、
   ゲート、ソース及びドレインを有する第３のトランジスタ（２４０）であって、前記第３のトランジスタのゲートが前記セレクトラインに結合された第３のトランジスタ（２４０）と、
   第１のターミナル及び第２のターミナルを有するコンデンサ（２８０）であって、前記第３のトランジスタの前記ソースが前記コンデンサの前記第１のターミナルに結合され、前記コンデンサの前記第２のターミナルが前記第１のトランジスタの前記ドレインに結合されたコンデンサ（２８０）と、
   ゲート、ソース及びドレインを有する第４のトランジスタ（２６０）であって、該第４のトランジスタのソースが前記第１のトランジスタの前記ドレインに結合され、該第４のトランジスタのゲートが前記第３のトランジスタの前記ソースに結合された第４のトランジスタ（２６０）と、
   ２つのターミナルを有する発光素子（２９０）であって、前記第４のトランジスタの前記ドレイン及び前記第３のトランジスタの前記ドレインが、該発光素子の前記２つのターミナルのうちの１つに結合している発光素子（２９０）と、
   を含むディスプレイ（５２０）。
2. 複数のピクセルを含むディスプレイ（５２０）であって、各ピクセル（６００）が、
   ゲート、ソース及びドレインを有する第１のトランジスタ（２５０）であって、該ゲートがセレクトライン（２１０）に結合され、該ソースがデータライン（２２０）に結合された第１のトランジスタ（２５０）と、
   ゲート、ソース及びドレインを有する第２のトランジスタ（６１０）であって、該第２のトランジスタのゲートがコントロールライン（６２０）に結合され、該第２のトランジスタのソースが電源（Ｖ _DD ）ライン（２９５）に結合され、該第２のトランジスタのドレインが前記第１のトランジスタの前記ドレインに結合された第２のトランジスタ（６１０）と、
   ゲート、ソース及びドレインを有する第３のトランジスタ（２４０）であって、該第３のトランジスタのゲートが前記セレクトラインに結合された第３のトランジスタ（２４０）と、
   第１のターミナル及び第２のターミナルを有するコンデンサ（２８０）であって、該第３のトランジスタのソースが前記コンデンサの前記第１のターミナルに結合され、前記コンデンサの前記第２のターミナルが前記第１のトランジスタの前記ドレインに結合された、コンデンサ（２８０）と、
   ゲート、ソース及びドレインを有する第４のトランジスタ（２６０）であって、該第４のトランジスタのソースが前記第１のトランジスタの前記ドレインに結合され、該第４のトランジスタのゲートが前記第３のトランジスタの前記ソースに結合された第４のトランジスタ（２６０）と、
   ２つのターミナルを有する発光素子（２９０）であって、前記第４のトランジスタのドレイン及び前記第３のトランジスタのドレインが前記発光素子の前記２つのターミナルのうちの１つに結合された発光素子（２９０）と、
   を含むディスプレイ（５２０）。
3. 前記データラインに結合するための電流源（２３０）を更に含む請求項１又は２記載のディスプレイ。
4. （ａ）前記データラインに電流を適用することによって前記ピクセルにデータをロードするステップと、
   （ｂ）前記データを前記第４のトランジスタに結合されたコンデンサに記憶するステップと、
   （ｃ）記憶データに従って前記発光素子を駆動するステップと、
   を含む、請求項１又は２記載のディスプレイを作動する方法。
5. 前記電流が電流源によって提供される請求項４記載の方法。
6. 複数のピクセルを含むディスプレイ（５２０）であって、各ピクセル（３００）が、
   ゲート、ソース及びドレインを有する第１のトランジスタ（３６０）であって、該ゲートがセレクトライン（３２０）に結合され、該ソースがデータライン（３１０）に結合された第１のトランジスタ（３６０）と、
   第１のターミナル及び第２のターミナルを有する第１のコンデンサ（３５０）であって、該第１のトランジスタのドレインが前記第１のコンデンサの前記第１のターミナルに結合された第１のコンデンサ（３５０）と、
   ゲート、ソース及びドレインを有する第２のトランジスタ（３６５）であって、該第２のトランジスタのソースが電源（Ｖ _DD ）ライン（３９０）に結合され、該第２のトランジスタのゲートが前記第１のコンデンサの前記第２のターミナルに結合された第２のトランジスタ（３６５）と、
   第１のターミナル及び第２のターミナルを有する第２のコンデンサ（３５５）であって、前記第２のトランジスタのゲートが該第２のコンデンサの該第１のターミナルに結合され、前記第２のトランジスタのソースが該第２のコンデンサの該第２のターミナルに結合された第２のコンデンサ（３５５）と、
   ゲート、ソース及びドレインを有する第３のトランジスタ（３７０）であって、該第３のトランジスタのゲートがオートゼロライン（３３０）に結合され、該第３のトランジスタのソースが前記第２のトランジスタの前記ゲートに結合され、該第３のトランジスタのドレインが、前記第２のトランジスタのドレインに結合された第３のトランジスタ（３７０）と、
   ゲート、ソース及びドレインを有する第４のトランジスタ（３７５）であって、該第４のトランジスタのゲートが照明ライン（３４０）に結合され、該第４のトランジスタのソースが前記第３のトランジスタのドレインに結合された第４のトランジスタ（３７５）と、
   ２つのターミナルを有する発光素子（３８０）であって、前記第４のトランジスタの前記ドレインが該発光素子の前記２つのターミナルのうちの１つに結合された発光素子（３８０）と、
   を含むディスプレイ。
7. 複数のピクセルを含むディスプレイ（５２０）であって、各ピクセル（４００）が、
   ゲート、ソース及びドレインを有する第１のトランジスタ（４４５）であって、前記ゲートがセレクトライン（４２０）に結合され、前記ソースがデータライン（４１０）に結合された第１のトランジスタ（４４５）と、
   第１のターミナル及び第２のターミナルを有する第１のコンデンサ（４５０）であって、該第１のトランジスタのドレインが該第１のコンデンサの第１のターミナルに結合された第１のコンデンサ（４５０）と、
   ゲート、ソース及びドレインを有する第２のトランジスタ（４６０）であって、該第２のトランジスタのソースが電圧スイッチング電源（ＶＳＷＰ）ライン（４４０）に結合され、該第２のトランジスタのゲートが前記第１のコンデンサの前記第２のターミナルに結合された第２のトランジスタ（４６０）と、
   第１のターミナル及び第２のターミナルを有する第２のコンデンサ（４５５）であって、該第２のトランジスタのゲートが該第２のコンデンサの第１のターミナルに結合され、該第２のトランジスタのソースが該第２のコンデンサの第２のターミナルに結合された第２のコンデンサ（４５５）と、
   ゲート、ソース及びドレインを有する第３のトランジスタ（４６５）であって、該第３のトランジスタのゲートがオートゼロライン（４３０）に結合され、該第３のトランジスタのソースが前記第２のトランジスタのゲートに結合され、該第３のトランジスタのドレインが前記第２のトランジスタのドレインに結合された第３のトランジスタ（４６５）と、
   ２つのターミナルを有する発光素子（４７０）であって、前記第２のトランジスタのドレインが該発光素子の前記２つのターミナルのうちの１つに結合された発光素子（４７０）と、
   を含むディスプレイ。
8. （ａ）データラインに基準電圧を適用することによって、駆動トランジスタのための、前記データラインの基準電圧と前記第２のトランジスタの閾値電圧との間の差であるオートゼロ電圧を決定するステップと、
   （ｂ）前記基準電圧を前記データラインのデータ電圧に切り換えることによって、データを前記ピクセルにロードするステップと、
   （ｃ）前記第２のトランジスタに結合された前記第１のコンデンサに前記データを記憶するステップと、
   （ｄ）記憶データに従って前記発光素子を駆動するステップと、
   を含む、請求項６又は７記載のディスプレイを作動する方法。
9. ２つのターミナルを有する発光素子を駆動する回路（３００）であって、
   ゲート、ソース及びドレインを有する第１のトランジスタ（３６０）であって、該ゲートはセレクトライン（３２０）を接続するためのものであり、該ソースはデータライン（３１０）を接続するためのものである第１のトランジスタ（３６０）と、
   第１のターミナル及び第２のターミナルを有する第１のコンデンサ（３５０）であって、前記第１のトランジスタのドレインが該第１のコンデンサの第１のターミナルに結合された第１のコンデンサ（３５０）と、
   ゲート、ソース及びドレインを有する第２のトランジスタ（３６５）であって、該第２のトランジスタのソースが電源（Ｖ _DD ）ライン（３９０）に結合され、該第２のトランジスタのゲートが前記第１のコンデンサの前記第２のターミナルに結合された第２のトランジスタ（３６５）と、
   第１のターミナル及び第２のターミナルを有する第２のコンデンサ（３５５）であって、前記第２のトランジスタのゲートが該第２のコンデンサの第１のターミナルに結合され、前記第２のトランジスタのソースが該第２のコンデンサの第２のターミナルに結合された第２のコンデンサ（３５５）と、
   ゲート、ソース及びドレインを有する第３のトランジスタ（３７０）であって、該第３のトランジスタの前記ゲートがオートゼロライン（３３０）に結合されるためのものであり、該第３のトランジスタのソースは前記第２のトランジスタのゲートに結合され、該第３のトランジスタのドレインは前記第２のトランジスタの前記ドレインに結合されている第３のトランジスタ（３７０）と、
   ゲート、ソース及びドレインを有する第４のトランジスタ（３７５）であって、該第４のトランジスタのゲートが照明ライン（３４０）に結合されるものであり、該第４のトランジスタのソースが前記第３のトランジスタのドレインに結合されており、該第４のトランジスタのドレインが前記発光素子に結合されるためのものである第４のトランジスタ（３７５）と、
   を含む回路（３００）。
10. ディスプレイコントローラ（５１０）と、
    前記ディスプレイコントローラに結合されたディスプレイ（５２０）と、
    を含むシステム（５００）であって、
    前記ディスプレイが複数のピクセルを含み、該ピクセル（３００）が、
    ゲート、ソース及びドレインを有する第１のトランジスタ（３６０）であって、該ゲートがセレクトライン（３２０）に結合され、該ソースがデータライン（３１０）に結合された第１のトランジスタ（３６０）と、
    第１のターミナル及び第２のターミナルを有する第１のコンデンサ（３５０）であって、前記第１のトランジスタのドレインが前記第１のコンデンサの第１のターミナルに結合された第１のコンデンサ（３５０）と、
    ゲート、ソース及びドレインを有する第２のトランジスタ（３６５）であって、該第２のトランジスタのソースが電源（Ｖ _DD ）ライン（３９０）に結合され、該第２のトランジスタのゲートが前記第１のコンデンサの前記第２のターミナルに結合された第２のトランジスタ（３６５）と、
    第１のターミナル及び第２のターミナルを有する第２のコンデンサ（３５５）であって、前記第２のトランジスタのゲートが該第２のコンデンサの第１のターミナルに結合され、該第２のトランジスタのソースが該第２のコンデンサの第２のターミナルに結合された第２のコンデンサ（３５５）と、
    ゲート、ソース及びドレインを有する第３のトランジスタ（３７０）であって、該第３のトランジスタのゲートがオートゼロライン（３３０）を結合し、該第３のトランジスタのソースが前記第２のトランジスタのゲートに結合し、該第３のトランジスタのドレインが前記第２のトランジスタのドレインに結合されている第３のトランジスタ（３７０）と、
    ゲート、ソース及びドレインを有する第４のトランジスタ（３７５）であって、該第４のトランジスタのゲートが照明ライン（３４０）に結合され、該第４のトランジスタのソースが前記第３のトランジスタのドレインに結合された第４のトランジスタ（３７５）と、
    ２つのターミナルを有する発光素子（３８０）であって、前記第４のトランジスタのドレインが、前記発光素子の前記２つのターミナルのうちの１つに結合された発光素子（３８０）と、
    を含むシステム（５００）。
11. 前記発光素子が有機発光ダイオード（ＯＬＥＤ）である請求項１，２，６，及び７のいずれか１項記載のディスプレイ。
12. 前記第１、第３、及び第４のトランジスタがＰＭＯＳトランジスタであり、かつ、前記第２のトランジスタがＮＭＯＳトランジスタである請求項１記載のディスプレイ。
13. 前記第１、第２、第３、及び第４のトランジスタがＰＭＯＳトランジスタである請求項２記載のディスプレイ。

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