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JP4327042B2 - 表示装置およびその駆動方法 - Google Patents

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Description

本発明は、有機ＥＬ（Electro Luminescence）ディスプレイやＦＥＤ（Field Emission Display）等の電流駆動素子を用いた表示装置およびその駆動方法に関するものである。
近年、有機ＥＬディスプレイやＦＥＤ等の電流駆動発光素子の研究開発が活発に行われている。特に有機ＥＬディスプレイは、低電圧・低消費電力で発光可能なディスプレイとして、携帯電話やＰＤＡ（Personal Digital Assistants）など携帯機器用として注目されている。
この有機ＥＬディスプレイの画素回路構成として、特許文献１（特表２００２−５１４３２０号公報）に示された回路構成を図３９に示す。
図３９に示す画素回路３００は、４つのｐ型ＴＦＴ（Thin Film Transistor）３６０，３６５，３７０，３７５と２つのコンデンサ３５０，３５５およびＯＬＥＤ（有機ＥＬ）３８０から構成される。電源ライン３９０と共通陰極（ＧＮＤライン）との間にはＴＦＴ３６５，３７５，有機ＥＬ（ＯＬＥＤ）３８０が直列に接続されている。駆動用ＴＦＴ３６５のゲート端子とデータライン３１０の間にはコンデンサ３５０とスイッチ用ＴＦＴ３６０が直列に接続されている。また、駆動用ＴＦＴ３６５のゲート端子とドレイン端子の間にはスイッチ用ＴＦＴ３７０が接続され、駆動用ＴＦＴ３６５のゲート端子とソース端子の間にはコンデンサ３５５が接続されている。これらＴＦＴ３６０，３７０，３７５のゲート端子にはセレクトライン３２０，オートゼロライン３３０，照明ライン３４０が接続されている。
この画素回路３００では、第１期間にオートゼロライン３３０および照明ライン３４０がＬｏｗとなり、スイッチ用ＴＦＴ３７０および３７５がＯＮ状態となり、駆動用ＴＦＴ３６５のドレイン端子とゲート端子が同電圧となる。このとき、駆動用ＴＦＴ３６５がＯＮ状態となり、駆動用ＴＦＴ３６５からＯＬＥＤ３８０に向け電流が流れる。
このとき、データライン３１０へ基準電圧を入力し、セレクトライン３２０をＬｏｗとしてコンデンサ３５０の他方端子（ＴＦＴ３６０側端子）を基準電圧としておく。
次に第２期間となり、照明ライン３４０をＨｉｇｈとして、ＴＦＴ３７５をＯＦＦ状態とする。
このことにより、駆動用ＴＦＴ３６５のゲート電圧は徐々に高くなり、駆動用ＴＦＴ３６５の閾値電圧（Ｖｔｈ；但しＶｔｈは負の値）に対応した値（＋ＶＤＤ＋Ｖｔｈ）となったとき駆動用ＴＦＴ３６５はＯＦＦ状態となる。
次に第３期間となり、オートゼロライン３３０をＨｉｇｈとして、スイッチ用ＴＦＴ３７０をＯＦＦ状態とする。このことにより、コンデンサ３５０に、そのゲート電圧と基準電圧の差が記憶される。
すなわち、駆動用ＴＦＴ３６５のゲート電圧は、データライン３１０の電圧が基準電圧のとき閾値電圧（Ｖｔｈ）に対応した値（＋ＶＤＤ＋Ｖｔｈ）となる。そして、データライン３１０の電圧がその基準電圧から変化すれば、駆動用ＴＦＴ３６５の閾値電圧に関係なく、その電圧変化に対応した電流が駆動用ＴＦＴ３６５を流れるよう制御される。
そこで、そのような所望の電圧変化を、データライン３１０に与え、セレクトラインをハイ状態とし、スイッチ用ＴＦＴ３６０をＯＦＦ状態して、この駆動用ＴＦＴ３６５のゲート端子電圧をコンデンサ３５５に維持し、画素の選択期間を終了する。
このように図３９に示す画素回路を用いれば、駆動用ＴＦＴ３６５の閾値電圧によらず、駆動用ＴＦＴ３６５から有機ＥＬ（ＯＬＥＤ）３８０へ出力する電流値が設定できる。
また、有機ＥＬディスプレイの別の画素回路構成として、非特許文献１（ＩＤＷ‘０３ｐｐ５３５−５３８）に示された回路構成を図４０に示す。
図４０に示す画素回路は、６つのｐ型ＴＦＴ：Ｍ１〜Ｍ６と１つのコンデンサＣ１および有機ＥＬ：ＯＬＥＤから構成される。電源配線ＶＤＤと共通陰極（ＧＮＤライン）との間にはＴＦＴ：Ｍ５，Ｍ１，Ｍ６，有機ＥＬ：ＯＬＥＤが直列に接続されている。駆動用ＴＦＴ：Ｍ１のゲート端子とドレイン端子の間にはスイッチ用ＴＦＴ：Ｍ３が配置されている。駆動用ＴＦＴ：Ｍ１のゲート端子と電源配線ＶＤＤの間にはコンデンサＣ１が配置され、駆動用ＴＦＴ：Ｍ１のゲート端子と電位配線ＶＩの間にはスイッチ用ＴＦＴ：Ｍ４が配置されている。駆動用ＴＦＴ：Ｍ１のソース端子とデータ配線ｄａｔａ［ｍ］の間にはスイッチ用ＴＦＴ：Ｍ２が接続されている。
これらＴＦＴ：Ｍ５，Ｍ６のゲート端子には制御配線ｅｍ［ｎ］が接続され、ＴＦＴ：Ｍ２，Ｍ３のゲート端子にはゲート配線ｓｃａｎ［ｎ］が接続され、ＴＦＴ：Ｍ４のゲート端子にはゲート配線ｓｃａｎ［ｎ−１］が接続されている。
この画素構成では、第１期間において制御配線ｅｍ［ｎ］がＨｉｇｈとなり、スイッチ用ＴＦＴ：Ｍ５，Ｍ６がＯＦＦ状態となる。また、ゲート配線ｓｃａｎ［ｎ−１］がＬｏｗとなりスイッチ用ＴＦＴ：Ｍ４がＯＮ状態となる。なお、ゲート配線ｓｃａｎ［ｎ］がＨｉｇｈ状態なのでスイッチ用ＴＦＴ：Ｍ２，Ｍ３はＯＦＦ状態のままである。
この結果、駆動用ＴＦＴ：Ｍ１のゲート電圧は電圧ＶＩとなる。そしてこの電圧ＶＩを駆動用ＴＦＴ：Ｍ１がＯＮ状態となる電圧に設定する。
第２期間においてゲート配線ｓｃａｎ［ｎ−１］がＨｉｇｈとなりスイッチ用ＴＦＴ：Ｍ４がＯＦＦ状態となる。また、ゲート配線ｓｃａｎ［ｎ］がＬｏｗとなりスイッチ用ＴＦＴ：Ｍ２，Ｍ３はＯＮ状態となる。
この結果、駆動用ＴＦＴ：Ｍ１のソース端子とデータ配線ｄａｔａ［ｍ］が短絡され、データ配線ｄａｔａ［ｍ］から駆動用ＴＦＴ：Ｍ１のゲート端子に向け電流が流れる。そこで、このデータ配線ｄａｔａ［ｍ］の電圧をＶｄａとすれば、駆動用ＴＦＴ：Ｍ１のゲート電圧はその電圧Ｖｄａから閾値電圧Ｖｔｈ（但しＶｔｈは負の値）だけ高い電圧（Ｖｄａ＋Ｖｔｈ）となる。
その後第３期間となり、ゲート配線ｓｃａｎ［ｎ］をＨｉｇｈとし、スイッチ用ＴＦＴ：Ｍ２，Ｍ３をＯＦＦ状態とする。そして、制御配線ｅｍ［ｎ］をＬｏｗとしてスイッチ用ＴＦＴ：Ｍ５，Ｍ６をＯＮ状態とする。
この結果、駆動用ＴＦＴ：Ｍ１のゲート・ソース間電圧はＶｄａ＋Ｖｔｈ−ＶＤＤとなる。ＴＦＴのゲート・ソース間電圧Ｖｇｓがドレイン・ソース間電圧Ｖｄｓより（絶対値が）小さいとき、ＴＦＴを流れる電流Ｉｄｓは
Ｉｄｓ＝ｋ（Ｖｇｓ−Ｖｔｈ）2
＝ｋ（（Ｖｄａ＋Ｖｔｈ−ＶＤＤ）−Ｖｔｈ）2
＝ｋ（Ｖｄａ−ＶＤＤ）2
となる（ｋは定数，Ｖｔｈは正の値とする）。このため、駆動用ＴＦＴ：Ｍ１の閾値電圧Ｖｔｈによらず、電源配線ＶＤＤとデータ配線ｄａｔａ［ｍ］の電圧Ｖｄａにより駆動用ＴＦＴ：Ｍ１を流れる電流が決まる。
このように、図４０に示す画素回路を用いても、駆動用ＴＦＴ：Ｍ１の閾値電圧によらず、駆動用ＴＦＴ：Ｍ１の出力電流値を設定できる。
特表２００２−５１４３２０号公報（国際公開日平成１０年１０月２９日） ＩＤＷ‘０３ｐｐ５３５−５３８（学会開催２００３年１２月３日）
上記のように図３９または図４０の画素回路構成を用いれば、駆動用ＴＦＴの閾値電圧によらず、所望の電流を有機ＥＬに与えることができる。
しかし、図３９の画素回路構成では、１画素が４つのＴＦＴと２つのコンデンサと有機ＥＬから構成される。アモルファスシリコンＴＦＴやポリシリコンＴＦＴ、ＣＧシリコンＴＦＴではこのコンデンサをシリコン膜とゲート電極またはゲート電極とソース電極から構成する。しかし、そのコンデンサの誘電層を形成するゲート絶縁膜等は通常の絶縁膜なので、その比誘電率が低く、必要な容量のコンデンサを形成するためには大きな面積を必要とする。
このため、図３９の画素回路構成では、画素を構成するコンデンサのサイズの制約により、（例え発光した光をＴＦＴ基板とは反対側の封止膜側から取り出すトップエミッション構成を用いても）画素サイズを小さくすることができず、必要とする画素数を所定の画面サイズに収められなくなると言う課題がある。
これは図４０に示した画素回路構成でも同様である。すなわち、図４０の画素回路構成では、１画素が６つのＴＦＴと１つのコンデンサと有機ＥＬから構成される。
このため、画素を構成するＴＦＴ数の制約により、（例えトップエミッション構成を用いても）画素サイズを小さくすることができず、必要とする画素数を所定の画面サイズに収められなくなると言う問題がある。
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、１画素当たりの素子数を減らし、僅かでも画素サイズを小さくすることを可能とし、より多くの画素数を所定の画面サイズに収められることで、高画質化を図ることができる表示装置およびその駆動方法を実現することにある。
上記の課題を解決するため、本発明に係る表示装置は、表示データに対応する電圧値がデータ電圧Ｖｄａとして供給されるソース配線と、電位配線と、当該電位配線に３段階の電圧を出力するドライバ回路と、上記ソース配線及び上記電位配線が交差する近傍において、マトリックス状に備えられた電気光学素子と、電源配線と上記電気光学素子の間に直列に接続された駆動用トランジスタ及び第１スイッチ用トランジスタと、一方の側である第１端が電位配線に接続され、他方の側である第２端が上記駆動用トランジスタのゲート端子に接続される第１コンデンサと、上記駆動用トランジスタのソース端子またはドレイン端子からなる第１電流入出力端子とゲート端子との間に接続された第２スイッチ用トランジスタと、上記駆動用トランジスタのドレイン端子またはソース端子であって上記第１電流入出力端子とは異なる第２電流入出力端子と上記ソース配線との間に接続された第３スイッチ用トランジスタとを備え、上記３段階の電圧を、Ｖａ、Ｖｂ、およびＶｃとし、これら３段階の電圧の大小関係を、Ｖｂ＞Ｖａ＞Ｖｃとし、上記駆動用トランジスタの閾値電圧をＶｔｈとすると、上記電気光学素子を含む画素の選択期間において、上記第１スイッチ用トランジスタをＯＦＦ状態とし、第２スイッチ用トランジスタをＯＮ状態とし、第３スイッチ用トランジスタをＯＮ状態とし、上記電源配線には一定の電圧を供給し、かつ、上記ソース配線には上記Ｖｄａを供給しつつ、上記電位配線の電圧を、上記Ｖｂから上記Ｖｃへ変化させるか、あるいは、上記Ｖｃから上記Ｖｂへ変化させることによって、上記駆動用トランジスタをＯＦＦ状態から一旦ＯＮ状態へ変化させ、これにより上記駆動用トランジスタのゲート電圧を上記Ｖｄａ＋上記Ｖｔｈとすることで上記駆動用トランジスタの閾値電圧ばらつきを補償し、さらに、上記電位配線の電圧を上記Ｖａへと変化させることにより上記駆動用トランジスタを流れる電流を設定することを特徴としている。
また、本発明に係る表示装置は、ソース配線から表示データに対応する電圧値Ｖｄａが供給される、マトリックス状に並んだ画素ごとに電気光学素子が配置され、該電気光学素子と電源配線とが、閾値電圧Ｖｔｈを有する駆動用トランジスタのソース端子またはドレイン端子にそれぞれ接続された表示装置において、一方の側である第１端の電圧が他の素子の電圧と無関係に少なくとも３段階に変化可能な第１コンデンサを配置し、その第１コンデンサの他方の側である第２端が、上記駆動用トランジスタのゲート端子に接続されるととともに、上記駆動用トランジスタと上記電源配線との間の短絡と、上記駆動用トランジスタのソース端子またはドレイン端子からなる第１電流入出力端子とゲート端子との間の短絡と、上記駆動用トランジスタのドレイン端子またはソース端子であって上記第１電流入出力端子とは異なる第２電流入出力端子とソース配線との間の短絡とを、それぞれ制御するスイッチ部を備えたことを特徴としている。
上記の構成により、駆動用トランジスタのゲート端子電圧を初期化した後、駆動用トランジスタの第２電流入出力端子に所望の電圧を与えた状態で、第１コンデンサの第１端の電圧を変化させることで駆動用トランジスタの閾値電圧補償が可能となる。すなわち、駆動用トランジスタの閾値電圧に依らず、駆動用トランジスタの出力電流値を制御できる。そして、駆動用トランジスタの第１電流入出力端子または第２電流入出力端子を電源配線と接続したとき、その所望の電流を電気光学素子に与えることができる。
また、その画素回路は上記スイッチ部と１つのコンデンサと電気光学素子から構成できる。
したがって、従来技術と比べ、１画素当たりに必要な素子数を減らすことができる。それゆえ、画素サイズを小さくでき、より多くの画素数を所定の画面サイズに収めることができるので、表示品位を向上させ、高画質化することができるという効果を奏する。
また、本発明に係る表示装置は、上記の構成に加えて、上記スイッチ部が、上記電源配線と、上記駆動用トランジスタのソース端子またはドレイン端子に、ソース端子またはドレイン端子がそれぞれ接続された第１スイッチ用トランジスタと、上記駆動用トランジスタのソース端子またはドレイン端子からなる第１電流入出力端子とゲート端子との間に接続された、第２スイッチ用トランジスタと、上記駆動用トランジスタのドレイン端子またはソース端子であって上記第１電流入出力端子とは異なる第２電流入出力端子とソース配線との間に接続された第３スイッチ用トランジスタであることを特徴としている。
上記の構成により、駆動用トランジスタの閾値電圧補償が可能となる。すなわち、駆動用トランジスタの閾値電圧に依らず、所望の電流を電気光学素子に与えることができる。
また、その画素回路は４つのトランジスタと１つのコンデンサと電気光学素子から構成できる。
したがって、各スイッチ部を１つのトランジスタで構成することで、１画素当たりに必要な素子数を減らすことができる。それゆえ、画素サイズを小さくでき、より多くの画素数を所定の画面サイズに収めることができるので、よりいっそう表示品位を向上させ、高画質化することができるという効果を奏する。
また、本発明に係る表示装置は、上記の構成に加えて、上記駆動用トランジスタの上記第２電流入出力端子に上記電気光学素子を接続することを特徴としている。
上記の構成により、第３スイッチ用トランジスタがＯＮの期間、ソース配線から与えられた電圧Ｖｄａが電気光学素子に印加される。したがって、その電圧Ｖｄａを適切な値に選ぶことで、電気光学素子の不要な発光を抑えることができ、暗輝度を低く抑えることができる。それゆえ、上記の構成による効果に加えて、コントラストを高くできるので、表示品位をいっそう向上させることができるという効果を奏する。
また、本発明に係る表示装置は、上記の構成に加えて、上記駆動用トランジスタの上記第１電流入出力端子に上記電気光学素子を接続することを特徴としている。
上記の構成により、第３スイッチ用トランジスタがＯＮの期間、電気光学素子に与えられる電圧は、ソース配線の電圧Ｖｄａから駆動用トランジスタの閾値電圧Ｖｔｈだけシフトした電圧となる。したがって、その電圧Ｖｄａを適切な値に選ぶことで、電気光学素子の不要な発光を抑えることができ、暗輝度を低く抑えることができる。それゆえ、上記の構成による効果に加えて、コントラストを高くできるので、表示品位をいっそう向上させることができるという効果を奏する。
また、本発明に係る表示装置は、上記の構成に加えて、上記第１スイッチ用トランジスタと第３スイッチ用トランジスタのゲート端子に接続する配線が同じ制御配線であることを特徴としている。
上記の構成により、第１スイッチ用トランジスタと第３スイッチ用トランジスタのゲート端子に接続する配線が同じ制御配線である。したがって、画素に配置する配線数が減らせ、画素サイズを小さくし、より多くの画素数を所定の画面サイズに収めることができる。それゆえ、上記の構成による効果に加えて、いっそう高画質化することができるという効果を奏する。
また、本発明に係る表示装置は、上記の構成に加えて、上記駆動用トランジスタと電気光学素子の間に、上記第３スイッチ用トランジスタがＯＮの期間、電気光学素子に電流が流れないようにする第４スイッチ用トランジスタを備えていることを特徴としている。
上記の構成により、第３スイッチ用トランジスタがＯＮの期間、ソース配線へ与える電圧Ｖｄａを自由に設定しても、電気光学素子には電流が流れない。したがって、電気光学素子の不要な発光を抑えることができ、暗輝度を低く抑えることができる。それゆえ、上記の構成による効果に加えて、コントラストを高くできるので、表示品位をいっそう向上させることができるという効果を奏する。
また、本発明に係る表示装置は、上記の構成に加えて、上記第１ないし第３トランジスタがすべて、ｎ型またはｐ型のうちの同じ型から構成されることを特徴としている。
上記の構成により、上記画素を構成するすべてのトランジスタがすべて、ｎ型またはｐ型のうちの同じ型から構成される。したがって、異なる型のＴＦＴを構成するためのマスクが不要となる。それゆえ、上記の構成による効果に加えて、マスク枚数を減らせるので、製造コストを抑制することができるという効果を奏する。
また、本発明に係る表示装置の駆動方法は、ソース配線から表示データに対応する電圧値Ｖｄａが供給される、マトリックス状に並んだ画素ごとに電気光学素子が配置され、該電気光学素子と電源配線とが、閾値電圧Ｖｔｈを有する駆動用トランジスタのソース端子またはドレイン端子にそれぞれ接続された表示装置の駆動方法において、上記の表示装置を用いて、短絡している状態をＯＮ、短絡していない状態をＯＦＦと称し、上記駆動用トランジスタと上記電源配線との間（第１スイッチ用トランジスタ）のＯＮ／ＯＦＦと、上記駆動用トランジスタの第１電流入出力端子とゲート端子との間（第２スイッチ用トランジスタ）のＯＮ／ＯＦＦと、上記駆動用トランジスタの上記第２電流入出力端子とソース配線との間（第３スイッチ用トランジスタ）のＯＮ／ＯＦＦとを、順に（ＯＮ／ＯＦＦ、ＯＮ／ＯＦＦ、ＯＮ／ＯＦＦ）のように表現するとき、第１期間において、まず上記第１コンデンサの第１端の電圧を第１所定値にするとともに、（ＯＮ、ＯＮ、ＯＦＦ）とし、上記駆動用トランジスタのゲート電圧が電源配線の電圧になった後（ＯＦＦ、ＯＮ、ＯＦＦ）とし、次に、第２期間において、（ＯＦＦ、ＯＮ、ＯＮ）とすることで上記駆動用トランジスタの第２電流入出力端子の電圧をソース配線の電圧Ｖｄａに一致させるとともに、上記第１コンデンサの第１端の電圧を上記第１所定値と異なる第２所定値にすることで上記駆動用トランジスタをＯＮにして、上記駆動用トランジスタのドレイン・ソースを介してゲート電圧をＶｄａ＋Ｖｔｈにすることによって上記駆動用トランジスタの閾値電圧ばらつきを補償し、その結果該駆動用トランジスタがＯＦＦになったら（ＯＦＦ、ＯＦＦ、ＯＦＦ）とし、次に、第３期間において、上記第１コンデンサの第１端の電圧を上記第１・第２所定値の間の第３所定値にするとともに、（ＯＮ、ＯＦＦ、ＯＦＦ）として上記駆動用トランジスタの第１電流入出力端子に電源配線の電圧を供給することで、上記Ｖｄａの大小に基づき上記駆動用トランジスタから上記電気光学素子に所望の電流が流れるように制御することを特徴としている。
上記の構成により、第１期間において、まず上記第１コンデンサの第１端の電圧を第１所定値（ｐ型の場合はＶｂ、ｎ型の場合はＶｃ）にするとともに、（ＯＮ、ＯＮ、ＯＦＦ）とし、上記駆動用トランジスタのベース電圧が電源配線の電圧になった後（ＯＦＦ、ＯＮ、ＯＦＦ）とする。
次に、第２期間において、（ＯＦＦ、ＯＮ、ＯＮ）とすることで上記駆動用トランジスタの第２電流入出力端子の電圧をソース配線の電圧Ｖｄａに一致させるとともに、上記第１コンデンサの第１端の電圧を上記第１所定値と異なる第２所定値（ｐ型の場合はＶｃ、ｎ型の場合はＶｂ）にすることで上記駆動用トランジスタをＯＮにして、上記駆動用トランジスタのドレイン・ソースを介してベース電圧をＶｄａ＋Ｖｔｈにし（駆動用トランジスタがｎ型の時Ｖｔｈは正の値、ｐ型の時Ｖｔｈは負の値）、その結果該駆動用トランジスタがＯＦＦになったら（ＯＦＦ、ＯＦＦ、ＯＦＦ）とする。
次に、第３期間において、上記第１コンデンサの第１端の電圧を上記第１・第２所定値の間の第３所定値（Ｖａ）にするとともに、（ＯＮ、ＯＦＦ、ＯＦＦ）として上記駆動用トランジスタの第１電流入出力端子に電源配線の電圧を供給する。
例えば、以下のようにする。まず、第１期間に駆動用トランジスタ（Ｑ１）のゲート端子電圧を初期化し、
第２期間において、ソース配線（Ｓｊ）から駆動用トランジスタ（Ｑ１）の第２電流入出力端子（ドレイン端子）へ電圧Ｖｄａを供給し、電位配線（Ｕｉ）の電圧を変化させる。このことにより、駆動用トランジスタ（Ｑ１）のゲート端子電圧をＶｄａ＋閾値電圧Ｖｔｈ（駆動用トランジスタ（Ｑ１）がｎ型の時Ｖｔｈは正の値、ｐ型の時Ｖｔｈは負の値）とする。
そして第３期間に電源配線から駆動用トランジスタ（Ｑ１）の第１電流入出力端子または第２電流入出力端子（ソース端子またはドレイン端子）電圧として、Ｖｐ（またはＶｎ）を供給する。
この第２期間のとき、電圧Ｖｄａは電気光学素子（ＥＬ１）に逆電圧または非発光電圧が印加されるよう設定されていたので、第３の期間のとき駆動用トランジスタ（Ｑ１）のゲート端子電圧を補正するために、電位配線（Ｕｉ）の電圧をΔＶｘ（＝Ｖａ−Ｖｂ）だけ変化させる。
このことにより、駆動用トランジスタ（Ｑ１）のゲート端子電圧はＶｄａ＋閾値電圧Ｖｔｈ＋ΔＶｘとなり、閾値電圧Ｖｔｈが補正される。
そして、駆動用トランジスタ（Ｑ１）のゲート・ソース間電圧ＶｇｓはＶｄａ＋Ｖｔｈ＋ΔＶｘ−Ｖｐとなる。
ＴＦＴのゲート・ソース間電圧Ｖｇｓがドレイン・ソース間電圧Ｖｄｓより（絶対値が）小さいとき、ＴＦＴを流れる電流Ｉｄｓは
Ｉｄｓ＝ｋ（Ｖｇｓ−Ｖｔｈ）2
＝ｋ｛（Ｖｄａ＋Ｖｔｈ＋ΔＶｘ−Ｖｐ）−Ｖｔｈ｝2
＝ｋ（Ｖｄａ＋ΔＶｘ−Ｖｐ）2
となる（ｋは定数）。このため、、駆動用トランジスタ（Ｑ１）の閾値電圧Ｖｔｈによらず、データ電圧Ｖｄａと電位配線（Ｕｉ）の電圧変化ΔＶｘおよび電源電圧Ｖｐにより、駆動用トランジスタ（Ｑ１）を流れる電流が設定できる。
このように、駆動用トランジスタの閾値電圧補償が可能となる。すなわち、駆動用トランジスタの閾値電圧に依らず、所望の電流を電気光学素子に与えることができる。
また、その画素回路は上記スイッチ部（例えば４つのトランジスタ）と１つのコンデンサと電気光学素子から構成できる。
したがって、従来技術と比べ、１画素当たりに必要な素子数を減らすことができる。それゆえ、画素サイズを小さくでき、より多くの画素数を所定の画面サイズに収めることができるので、表示品位を向上させ、高画質化することができるという効果を奏する。
以上のように、本発明に係る表示装置は、一方の側である第１端の電圧が他の素子の電圧と無関係に少なくとも３段階に変化可能な第１コンデンサを配置し、その第１コンデンサの他方の側である第２端が、上記駆動用トランジスタのゲート端子に接続されるととともに、上記駆動用トランジスタと上記電源配線との間の短絡と、上記駆動用トランジスタのソース端子またはドレイン端子からなる第１電流入出力端子とゲート端子との間の短絡と、上記駆動用トランジスタのドレイン端子またはソース端子であって上記第１電流入出力端子とは異なる第２電流入出力端子とソース配線との間の短絡とを、それぞれ制御するスイッチ部を備えた構成である。
また、本発明に係る表示装置の駆動方法は、上記の表示装置を用いて、短絡している状態をＯＮ、短絡していない状態をＯＦＦと称し、上記駆動用トランジスタと上記電源配線との間のＯＮ／ＯＦＦと、上記駆動用トランジスタの第１電流入出力端子とゲート端子との間のＯＮ／ＯＦＦと、上記駆動用トランジスタの上記第２電流入出力端子とソース配線との間のＯＮ／ＯＦＦとを、順に（ＯＮ／ＯＦＦ、ＯＮ／ＯＦＦ、ＯＮ／ＯＦＦ）のように表現するとき、第１期間において、まず上記第１コンデンサの第１端の電圧を第１所定値にするとともに、（ＯＮ、ＯＮ、ＯＦＦ）とし、上記駆動用トランジスタのゲート電圧が電源配線の電圧になった後（ＯＦＦ、ＯＮ、ＯＦＦ）とし、次に、第２期間において、（ＯＦＦ、ＯＮ、ＯＮ）とすることで上記駆動用トランジスタの第２電流入出力端子の電圧をソース配線の電圧Ｖｄａに一致させるとともに、上記第１コンデンサの第１端の電圧を上記第１所定値と異なる第２所定値にすることで上記駆動用トランジスタをＯＮにして、上記駆動用トランジスタのドレイン・ソースを介してゲート電圧をＶｄａ＋Ｖｔｈにすることによって上記駆動用トランジスタの閾値電圧ばらつきを補償し、その結果該駆動用トランジスタがＯＦＦになったら（ＯＦＦ、ＯＦＦ、ＯＦＦ）とし、次に、第３期間において、上記第１コンデンサの第１端の電圧を上記第１・第２所定値の間の第３所定値にするとともに、（ＯＮ、ＯＦＦ、ＯＦＦ）として上記駆動用トランジスタの第１電流入出力端子に電源配線の電圧を供給することで、上記Ｖｄａの大小に基づき上記駆動用トランジスタのＯＮ／ＯＦＦを切り替えて上記電気光学素子に所望の電流が流れるように制御する構成である。
これにより、従来技術と比べ、１画素当たりに必要な素子数を減らすことができる。それゆえ、画素サイズを小さくでき、より多くの画素数を所定の画面サイズに収めることができるので、表示品位を向上させ、高画質化することができるという効果を奏する。
本発明の実施の形態について図１ないし図３８に基づいて説明すれば、以下の通りである。
本発明に用いられるスイッチング素子は低温ポリシリコンＴＦＴやＣＧ（Continuous Grain）シリコンＴＦＴなどで構成できるが、本実施の形態ではＣＧシリコンＴＦＴを用いることとする。
ここで、ＣＧシリコンＴＦＴの構成は、例えば“4.0-in. TFT-OLED Displays and a Novel Digital Driving Method”（SID'00 Digest、pp.924-927、半導体エネルギー研究所）に発表されており、ＣＧシリコンＴＦＴの製造プロセスは、例えば“Continuous Grain Silicon Technology and Its Applications for Active Matrix Display”（AM-LCD 2000 、pp.25-28、半導体エネルギー研究所）に発表されている。すなわち、ＣＧシリコンＴＦＴの構成およびその製造プロセスはいずれも公知であるため、ここではその詳細な説明は省略する。
また、本実施の形態で用いる電気光学素子である有機ＥＬ素子についても、その構成は、例えば“Polymer Light-Emitting Diodes for use in Flat panel Display”（AM-LCD '01、pp.211-214、半導体エネルギー研究所）に発表されており公知であるため、ここではその詳細な説明は省略する。
〔実施の形態１〕
本実施の形態１では、本発明の手段を実現する表示装置の第１の例について説明する。
本実施の形態の表示装置１は、図１に示すように、画素回路Ａｉｊをマトリックス状に配置し、その配線を制御する回路としてゲートドライバ回路３、ソースドライバ回路２を配置している。
各画素回路Ａｉｊは、ソース配線Ｓｊとゲート配線Ｇｉが交差する領域に対応してマトリックス状に配置されている（ｉ、ｊは整数）。また、上記ソースドライバ回路２は、ｍビットのシフトレジスタ４とｍ×６ビットのレジスタ５、ｍ×６ビットのラッチ６およびｍ個の６ビットＤ／Ａ変換回路７から構成される。
すなわち、上記ソースドライバ回路２は、ｍビットのシフトレジスタ４の先頭のレジスタへスタートパルスＳＰが入力され、そのスタートパルスＳＰがクロックｃｌｋでシフトレジスタ４内を転送され、同時にレジスタ５にタイミングパルスＳＳＰとして出力される。ｍ×６ビットのレジスタ５は、シフトレジスタ４から送られてくるタイミングパルスＳＳＰにより、入力された６ビットのデータＤｘを対応するソース配線Ｓｊの位置に保持する。ラッチ６ではこの保持されたｍ×６ビットのデータをラッチパルスＬＰのタイミングで取り込み、Ｄ／Ａ変換回路７へ出力する。Ｄ／Ａ変換回路７では、入力された６ビットのデータに対応した電圧をソース配線Ｓｊへ出力する。
このように、本実施の形態のソースドライバ回路２は、液晶ディスプレイで用いられている通常のソースドライバＩＣと同様な構成をとる。
また、ゲートドライバ回路３は、図示しないシフトレジスタ回路とバッファ回路から構成され、入力されたスタートパルスＹＩをクロックｙｃｋにより図示しないシフトレジスタ内を転送し、タイミング信号と論理演算を行い、バッファを通して対応したゲート配線Ｇｉ，制御配線Ｒｉ，Ｃｉ、電位配線Ｕｉへ必要な電圧を供給する。
本実施の形態１で用いる本発明の手段を具体化する画素回路構成を図２に示す。
この画素回路Ａｉｊは有機ＥＬ：ＥＬ１（電気光学素子）と電源配線Ｖｐの間に駆動用ＴＦＴ：Ｑ１（駆動用トランジスタ）とスイッチ用ＴＦＴ：Ｑ２（第１スイッチ用トランジスタ）を直列に接続した構成である。
この駆動用ＴＦＴ：Ｑ１のゲート端子と電位配線Ｕｉとの間にはコンデンサＣ２（第１コンデンサ）が配置され、駆動用ＴＦＴ：Ｑ１のソース端子（第１電流入出力端子）とゲート端子との間にはスイッチ用ＴＦＴ：Ｑ３（第２スイッチ用トランジスタ）が配置されている。
駆動用ＴＦＴ：Ｑ１のドレイン端子（第２電流入出力端子）とソース配線Ｓｊとの間にスイッチ用ＴＦＴ：Ｑ４（第３スイッチ用トランジスタ）が配置されている。
そして、駆動用ＴＦＴ：Ｑ１のドレイン端子（第２電流入出力端子）に有機ＥＬ：ＥＬ１（電気光学素子）が接続されている。
なお、図２の画素回路では、駆動用ＴＦＴ：Ｑ１，スイッチ用ＴＦＴ：Ｑ２はｐ型ＴＦＴである。スイッチ用ＴＦＴ：Ｑ３，Ｑ４はｎ型ＴＦＴである。
これらスイッチ用ＴＦＴ：Ｑ２，Ｑ３，Ｑ４のゲート端子には各々制御配線Ｒｉ，Ｃｉ、ゲート配線Ｇｉが接続されている。
上記Ｑ２ないしＱ４の３つのスイッチ用ＴＦＴと、制御配線Ｒｉ、制御配線Ｃｉ、ゲート配線Ｇｉとによってスイッチ部が構成されている。なお、このことは以降の各実施形態においても同様である。
図３にこの画素回路Ａｉｊの１）制御配線Ｒｉ、２）電位配線Ｕｉ、３）制御配線Ｃｉ、４）ゲート配線Ｇｉ、５）ソース配線Ｓｊに供給される電圧のタイミングを示す。また、６）〜９）のＲ（ｉ＋１），Ｕ（ｉ＋１），Ｃ（ｉ＋１），Ｇ（ｉ＋１）は次の画素Ａ（ｉ＋１）ｊに対応する。
電源配線Ｖｐは一定の電圧値（Ｖｐ）をとる。また、制御配線Ｒｉ、制御配線Ｃｉ、ゲート配線ＧｉはいずれもＧＨ（Ｈｉｇｈ）またはＧＬ（Ｌｏｗ）の２つの電圧値をとる。また、電位配線Ｕｉは、少なくとも３つの電圧値をとる。ソース配線Ｓｊは、表示データに対応する電圧値（Ｖｄａ）をとる。なお、このことは、特に断りのない限り、以降の各実施形態においても同様である。
時間０〜１６ｔ１が画素Ａｉｊの選択期間であり、最初の時間０に電位配線Ｕｉの電圧をＶａからＶｂに変化させる。
そして時間ｔ１で制御配線ＣｉをＧＨ（Ｈｉｇｈ）として、スイッチ用ＴＦＴ：Ｑ３をＯＮ状態とする。このことにより、駆動用ＴＦＴ：Ｑ１のゲート端子とソース端子（第１電流入出力端子）が短絡され、ゲート端子電圧は電圧Ｖｐとなり、駆動用ＴＦＴ：Ｑ１はＯＦＦ状態となる。
次に時間２ｔ１で制御配線ＲｉをＧＨとして、スイッチ用ＴＦＴ：Ｑ２をＯＦＦ状態とする。
そして、ゲート配線ＧｉをＧＨとして（時間３ｔ１）、スイッチ用ＴＦＴ：Ｑ４をＯＮ状態とする。このことにより、駆動用ＴＦＴ：Ｑ１のドレイン端子（第２電流入出力端子）にソース配線Ｓｊの電圧Ｖｄａが印加される。
そして、電位配線Ｕｉを電圧ＶｂからＶｃへ変化させ（時間４ｔ１）、駆動用ＴＦＴ：Ｑ１がＯＮ状態となるようそのゲート電圧を低くする。
この結果、ソース配線Ｓｊからスイッチ用ＴＦＴ：Ｑ４、駆動用ＴＦＴ：Ｑ１、スイッチ用ＴＦＴ：Ｑ３を通して、駆動用ＴＦＴ：Ｑ１のゲート端子に電流が流れる。
この電流は駆動用ＴＦＴ：Ｑ１のゲート電圧が閾値電圧となるまで流れるので、駆動用ＴＦＴ：Ｑ１のゲート電圧はＶｄａ＋Ｖｔｈ（Ｖｔｈは負の値）となる。
次に時間１２ｔ１で制御配線ＣｉをＧＬ（Ｌｏｗ）として、スイッチ用ＴＦＴ：Ｑ３をＯＦＦ状態とする。このことにより、上記駆動用ＴＦＴ：Ｑ１のゲート電圧はコンデンサＣ２に電圧差（Ｖｄａ＋Ｖｔｈ）−Ｖｃとして保持される。
その後、ゲート配線ＧｉをＧＬとして（時間１３ｔ１）スイッチ用ＴＦＴ：Ｑ４をＯＦＦ状態として、電位配線Ｕｉを電圧ＶｃからＶａに変化させ（時間１４ｔ１）、制御配線ＲｉをＧＬとして（時間１５ｔ１）、スイッチ用ＴＦＴ：Ｑ２をＯＮ状態とする。
このことにより、駆動用ＴＦＴ：Ｑ１のソース端子には電圧Ｖｐが印加され、駆動用ＴＦＴ：Ｑ１のゲート電圧Ｖｇは
Ｖｇ＝（Ｖｄａ＋Ｖｔｈ）＋（Ｖａ−Ｖｃ）
となる。
そこで、上記ゲート電圧Ｖｇが
Ｖｇ＞Ｖｐ＋Ｖｔｈ
なら、駆動用ＴＦＴ：Ｑ１はＯＦＦ状態となる。逆に、
Ｖｇ＜Ｖｐ＋Ｖｔｈ
なら、駆動用ＴＦＴ：Ｑ１はＯＮ状態となる。
そして、このＯＮ状態となった駆動用ＴＦＴのドレイン・ソース間電圧Ｖｄｓがゲート・ソース間電圧Ｖｇｓより大きければ、駆動用ＴＦＴ：Ｑ１を流れる電流は飽和領域でＴＦＴを流れる電流の式
Ｉｄｓ＝（Ｗ×μ×Ｃｏ／（２×Ｌ））（Ｖｇｓ−Ｖｔｈ）2
より、ｋ＝（Ｗ×μ×Ｃｏ／（２×Ｌ））として、
Ｉｄｓ＝ｋ（（Ｖｄａ＋Ｖｔｈ）＋（Ｖａ−Ｖｃ）−Ｖｐ−Ｖｔｈ）2
＝ｋ（Ｖｄａ＋（Ｖａ−Ｖｃ）−Ｖｐ）2
となる（但し、ＷはＴＦＴのゲート幅、ＬはＴＦＴのゲート長、μはＴＦＴの移動度、Ｃｏは定数）。
なお、ＴＦＴを一旦オフにするために、Ｖｂは最大（例えば１６Ｖ）にするのが好ましい。また、一旦オフにしたＴＦＴを再度オンするために、Ｖｃは最小（例えば０Ｖ）にするのが好ましい。すなわち、少なくともこの点に関して、ＶｂとＶｃとはできるだけ差が大きいほうがよいといえる。また、Ｖａについては、ＶｂとＶｃとの間の値であって、まず駆動用ＴＦＴ：Ｑ１に最大どれだけの電流を流したいかを考慮のうえ、そのときのＶｄａの値（例えば２Ｖ）を決める。そして、上記式
Ｖｇ＝（Ｖｄａ＋Ｖｔｈ）＋（Ｖａ−Ｖｃ）
と、駆動用ＴＦＴ：Ｑ１のＯＮ／ＯＦＦの境界の式
Ｖｇ＝Ｖｐ＋Ｖｔｈ
とから求められる。例えばＶｐ＝１２Ｖ、Ｖｃ＝０Ｖ、Ｖｄａ＝２Ｖであれば、Ｖａ＝１０Ｖのように決まる。Ｖａ、Ｖｂ、Ｖｃについて、以上のことは各実施の形態において同様である。
また、上記ゲート配線ＧｉをＧＨとしている期間、有機ＥＬ：ＥＬ１の陽極に電圧Ｖｄａが印加されるので、ＶｄａとＶｃｏｍの電圧差が大きいと、有機ＥＬ：ＥＬ１が発光してしまう。そこでＶｄａはＶｃｏｍと大きく異ならない電圧とすることが好ましい。
実際、ある有機ＥＬの特性を用いて、ＧＬ＝０Ｖ、ＧＨ＝１６Ｖ、Ｖｃｏｍ＝０Ｖ、Ｖｐ＝１２Ｖ、Ｖｂ＝１６、Ｖｃ＝０Ｖ、Ｖａ＝８Ｖとしてシミュレーションした。その結果、Ｖｄａ＝３．６Ｖで駆動用ＴＦＴ：Ｑ１はＯＮ状態となった。このときＶｇは
Ｖｇ＝（Ｖｄａ＋Ｖｔｈ）＋（Ｖａ−Ｖｃ）
＝３．６Ｖ＋Ｖｔｈ＋８Ｖ＝１１．６Ｖ＋Ｖｔｈ
である。これはソース端子Ｖｓの電圧Ｖｐ＝１２Ｖから駆動用ＴＦＴ：Ｑ１がＯＮ状態となる電圧である。また、Ｖｄａ＝５Ｖで駆動用ＴＦＴ：Ｑ１はＯＦＦ状態となった。このときＶｇは
Ｖｇ＝（Ｖｄａ＋Ｖｔｈ）＋（Ｖａ−Ｖｃ）
＝５Ｖ＋Ｖｔｈ＋８Ｖ＝１３Ｖ＋Ｖｔｈ
である。これはソース端子Ｖｓの電圧Ｖｐ＝１２Ｖから駆動用ＴＦＴ：Ｑ１がＯＦＦ状態となる電圧である。従って、Ｖｄａの値は５Ｖ以下３Ｖ程度までの値となる。そして、Ｖｄａをその範囲で連続的に変化させることで、アナログ階調表示が実現できる。
そして、Ｖｄａ＝５Ｖ程度では有機ＥＬ：ＥＬ１の陽極と陰極の間に５Ｖの電圧が印加されるが、有機ＥＬ：ＥＬ１は殆ど発光していない。これはシミュレーションで用いた有機ＥＬの発光電圧が高いからである。しかし、仮に有機ＥＬの発光電圧が低い場合でもＶｃｏｍまたはＶｄａの電圧を調整すれば、上記スイッチ用ＴＦＴ：Ｑ４がＯＮ状態のとき、有機ＥＬ：ＥＬ１が殆ど発光しないようにできる。
図４ないし図６にこのシミュレーション結果を示す。（１）が閾値電圧Ｖｔｈの絶対値が最小（Ｖｔｈ（ｍｉｎ））で移動度μが最大に対応する。（２）が閾値電圧Ｖｔｈの絶対値が最大（Ｖｔｈ（ｍａｘ））で移動度μが最小に対応する。
これらの図のシミュレーション結果において、時間４４〜５５［μｓ］にかけ、駆動用ＴＦＴ：Ｑ１の閾値補正が行われ、Ｖｇ（１）が２．３８Ｖ、Ｖｇ（２）が０．５Ｖとなっている。なお、Ｖｄａが３．６Ｖなので、（１）の条件のＶｔｈが−１．２Ｖ程度、（２）の条件のＶｔｈが−３．１Ｖ程度なのがわかる。
そして、これら閾値電圧のばらつきがあっても、電位配線Ｕｉの電圧をＶａとした後の時間６５μｓ以降に駆動用ＴＦＴ：Ｑ１を流れる電流Ｉｄｓの値は、Ｉｄｓ（１）が−１．６４μＡ、Ｉｄｓ（２）が−１．４５μＡと、その移動度のばらつき程度のばらつきで済む。
このように、本発明の手段を用いれば、駆動用ＴＦＴ：Ｑ１の閾値補償を行うことができる。しかも、従来技術に示した画素回路より素子数が少なく、画素当たり４つのＴＦＴと１つのコンデンサと１つの有機ＥＬから画素を構成できる。このため、図３９や図４０に示した従来技術と比べ、１画素当たりに必要な素子数を減らし、画素サイズを小さくし、より多くの画素数を所定の画面サイズに収めることができるので、高画質化が可能となる。
また、図４０の画素回路構成では、電源配線ＶＤＤと有機ＥＬ：ＯＬＥＤの間に３つのＴＦＴ：Ｍ５，Ｍ１，Ｍ６が配置されている。特にＴＦＴ：Ｍ５，Ｍ６は有機ＥＬへ電流を供給する経路にあるスイッチ用ＴＦＴなので、ＴＦＴのゲート幅を大きくとる必要がある。このため、画素サイズを小さくすることが困難となる。一方、図２の本発明の画素回路構成では、電源配線Ｖｐと有機ＥＬ：ＥＬ１との間に２つのＴＦＴ：Ｑ１，Ｑ２が配置されているだけである。特に有機ＥＬへ電流を供給する経路にあるスイッチ用ＴＦＴはＴＦＴ：Ｑ２だけなので、画素サイズを小さくし易い。
なお、上記ゲート配線ＧｉがＧＨの期間、有機ＥＬの陽極に電圧Ｖｄａが印加されるが、上記のように有機ＥＬの陰極電圧Ｖｃｏｍとソース配線Ｓｊの電圧Ｖｄａは、有機ＥＬが殆ど発光しないよう設定されている。しかし、どうしてもその僅かな電流が気になるとき、またはソース配線Ｓｊの電圧Ｖｄａをもっと自由に定めたいときには、図７に示すように、駆動用ＴＦＴ：Ｑ１のドレイン端子と有機ＥＬ：ＥＬ１の陽極の間に第４スイッチ用ＴＦＴ：Ｑ５を配置すればよい。なお、第４スイッチ用ＴＦＴ：Ｑ５はｐ型ＴＦＴである。このため、スイッチ用ＴＦＴ：Ｑ５のゲート端子にはゲート配線Ｇｉが接続できる。
〔実施の形態２〕
本実施の形態２では、本発明の手段を実現する表示装置の第２の例について説明する。本実施の形態でも表示装置１は、図１に示す表示装置１を用いるので、その説明は省略する。本実施の形態２で用いる本発明の手段を具体化する画素回路構成は図８である。
この画素回路Ａｉｊは、図２のスイッチ用ＴＦＴ：Ｑ２（第１スイッチ用トランジスタ）のゲート端子に接続される制御配線Ｒｉと、スイッチ用ＴＦＴ：Ｑ４（第３スイッチ用トランジスタ）のゲート端子に接続されるゲート配線Ｇｉを共通化しゲート配線Ｇｉとしたものである。その他は、図２の画素回路と同様なので、ここではそれ以上の説明は省略する。
以下、この画素回路Ａｉｊの動作を図９のタイミングチャートを用いて説明する。
図９において１）電位配線Ｕｉ、２）制御配線Ｃｉ、３）ゲート配線Ｇｉ、４）ソース配線Ｓｊに供給される電圧のタイミングを示す。また、５）〜７）のＵ（ｉ＋１），Ｃ（ｉ＋１），Ｇ（ｉ＋１）は次の画素Ａ（ｉ＋１）ｊに対応する。
時間０〜１６ｔ１が画素Ａｉｊの選択期間であり、最初の時間０に電位配線Ｕｉの電圧をＶａからＶｂに変化させる。
そして時間ｔ１で制御配線ＣｉをＧＨ（Ｈｉｇｈ）として、スイッチ用ＴＦＴ：Ｑ３をＯＮ状態とする。このことにより、駆動用ＴＦＴ：Ｑ１のゲート電圧は電圧Ｖｐとなり、駆動用ＴＦＴ：Ｑ１はＯＦＦ状態となる。
次に時間３ｔ１でゲート配線ＧｉをＧＨとして、スイッチ用ＴＦＴ：Ｑ２をＯＦＦ状態とし、スイッチ用ＴＦＴ：Ｑ４をＯＮ状態とする。このことにより、駆動用ＴＦＴ：Ｑ１のドレイン端子（第２電流入出力端子）にソース配線Ｓｊの電圧Ｖｄａが印加される。
そして時間４ｔ１で電位配線Ｕｉを電圧Ｖｃとする。このことにより、駆動用ＴＦＴ：Ｑ１がＯＮ状態となるようそのゲート電圧が低くなる。その結果、ソース配線Ｓｊからスイッチ用ＴＦＴ：Ｑ４、駆動用ＴＦＴ：Ｑ１、スイッチ用ＴＦＴ：Ｑ３を通して、駆動用ＴＦＴ：Ｑ１のゲート端子に電流が流れる。この電流は駆動用ＴＦＴ：Ｑ１のゲート電圧が閾値電圧となるまで流れるので、駆動用ＴＦＴ：Ｑ１のゲート電圧はＶｄａ＋Ｖｔｈ（Ｖｔｈは負の値）となる。
次に時間１２ｔ１で制御配線ＣｉをＧＬ（Ｌｏｗ）として、スイッチ用ＴＦＴ：Ｑ３をＯＦＦ状態とする。このことにより、上記駆動用ＴＦＴ：Ｑ１のゲート電圧がコンデンサＣ２に電圧差（Ｖｄａ＋Ｖｔｈ）−Ｖｃとして保持される。
その後、電位配線Ｕｉを電圧Ｖａとし（時間１４ｔ１）、ゲート配線ＧｉをＧＬ（時間１５ｔ１）としてスイッチ用ＴＦＴ：Ｑ４をＯＦＦ状態として、スイッチ用ＴＦＴ：Ｑ２をＯＮ状態とする。
このことにより、駆動用ＴＦＴ：Ｑ１のソース端子には電圧Ｖｐが印加され、駆動用ＴＦＴ：Ｑ１のゲート電圧Ｖｇは
Ｖｇ＝（Ｖｄａ＋Ｖｔｈ）＋（Ｖａ−Ｖｃ）
となる。
この各電圧Ｖｄａ，Ｖｂ，Ｖｃ，Ｖａの設定は実施の形態１で示した条件と同様なので、ここではその説明は省略する。
この図９に示した駆動タイミングで図８の画素回路を駆動した場合のシミュレーション結果を図１０ないし図１２に示す。これらの図からわかる通り、スイッチ用ＴＦＴ：Ｑ２，Ｑ４のゲート配線を共通化しても、図４ないし図６のシミュレーション結果と同様の結果が得られる。
このように、本発明のより好ましい手段を用いれば、画素当たりの配線数をあまりり増やすことなく画素当たりの素子数を減らせる。このため、従来技術と比べ、１画素当たりに必要な素子数を減らし、画素サイズを小さくし、より多くの画素数を所定の画面サイズに収めることができるので、高画質化が可能になる。
〔実施の形態３〕
本実施の形態３では、本発明の手段を実現する表示装置の第３の例について説明する。本実施の形態の表示装置１０は、図１３に示すように、画素回路Ａｉｊをマトリックス状に配置し、その配線を制御する回路としてゲートドライバ回路３、ソースドライバ回路８を配置している。なお、図１の構成も用いることもできる。逆に、他の形態において、図１３の構成を用いることもできる。
各画素回路Ａｉｊは、ソース配線Ｓｊとゲート配線Ｇｉが交差する領域に対応してマトリックス状に配置されている。また、上記ソースドライバ回路２は、ｍビットのシフトレジスタ４とｍ個のサンプルホールド回路９から構成される。
すなわち、上記ソースドライバ回路８は、ｍビットのシフトレジスタ４の先頭のレジスタへスタートパルスＳＰが入力され、そのスタートパルスＳＰがクロックｃｌｋでシフトレジスタ４内を転送され、サンプルホールド回路９にタイミングパルスＳＳＰとして出力される。サンプルホールド回路９では、シフトレジスタ４から送られてくるタイミングパルスＳＳＰｊにより、入力されたアナログ電圧信号Ｄｘを取り込み保持し、対応するソース配線Ｓｊへ出力する。
このように、本実施の形態のソースドライバ回路８は、ポリシリコンＴＦＴ液晶等で用いられるソースドライバ回路と同様な構成をとる。
また、ゲートドライバ回路３は、図示しないシフトレジスタ回路とバッファ回路から構成され、入力されたスタートパルスＹＩをクロックｙｃｋにより図示しないシフトレジスタ内を転送し、ゲートドライバ回路３内部で作られたタイミング信号と論演算を行い、バッファを通して対応したゲート配線Ｇｉ，制御配線Ｒｉ，Ｃｉ、電位配線Ｕｉへ電圧を供給する。
本実施の形態３で用いる本発明の手段を具体化する画素回路構成を図１４に示す。
この画素回路Ａｉｊは有機ＥＬ：ＥＬ２（電気光学素子）と電源配線Ｖｎの間に駆動用ＴＦＴ：Ｑ６（駆動用トランジスタ）とスイッチ用ＴＦＴ：Ｑ７（第１スイッチ用トランジスタ）を直列に接続した構成である。
この駆動用ＴＦＴ：Ｑ６のゲート端子と電位配線Ｕｉとの間にはコンデンサＣ３（第１コンデンサ）が配置され、駆動用ＴＦＴ：Ｑ６のソース端子（第１電流入出力端子）とゲート端子との間にはスイッチ用ＴＦＴ：Ｑ８（第２スイッチ用トランジスタ）が配置されている。
駆動用ＴＦＴ：Ｑ６のドレイン端子（第２電流入出力端子）とソース配線Ｓｊとの間にはスイッチ用ＴＦＴ：Ｑ９（第３スイッチ用トランジスタ）が配置されている。
そして、駆動用ＴＦＴ：Ｑ６のドレイン端子（第２電流入出力端子）に有機ＥＬ：ＥＬ２（電気光学素子）が接続されている。
なお、図１４の画素回路では、駆動用ＴＦＴ：Ｑ６，スイッチ用ＴＦＴ：Ｑ７〜Ｑ９はすべてｎ型ＴＦＴである。そのため、すべてのスイッチ用ＴＦＴをアモルファス型シリコンＴＦＴで構成することが可能になる。
これら、スイッチ用ＴＦＴ：Ｑ７，Ｑ８，Ｑ９のゲート端子には各々制御配線Ｒｉ，Ｃｉ、ゲート配線Ｇｉが接続されている。
図１５にこの画素回路Ａｉｊの１）制御配線Ｒｉ、２）電位配線Ｕｉ、３）制御配線Ｃｉ、４）ゲート配線Ｇｉ、６）ソース配線Ｓｊに供給される電圧のタイミングを示す。また、７）〜１０）のＲ（ｉ＋１），Ｕ（ｉ＋１），Ｃ（ｉ＋１），Ｇ（ｉ＋１）は次の画素Ａ（ｉ＋１）ｊに対応する。なお、５）ＳＳＰｊは図１３のシフトレジスタ４からサンプルホールド回路９に出力されるタイミングパルスＳＳＰのうち、ソース配線Ｓｊに対応したタイミングパルスである。
時間０〜１６ｔ１が画素Ａｉｊの選択期間であり、最初の時間０に電位配線Ｕｉの電圧をＶａからＶｃに変化させる。
そして時間ｔ１で制御配線ＣｉをＧＨ（Ｈｉｇｈ）として、スイッチ用ＴＦＴ：Ｑ８をＯＮ状態とする。このことにより、駆動用ＴＦＴ：Ｑ６のゲート電圧は電圧Ｖｎとなり、駆動用ＴＦＴ：Ｑ６はＯＦＦ状態となる。
次に時間２ｔ１で制御配線ＲｉをＧＬ（Ｌｏｗ）として、スイッチ用ＴＦＴ：Ｑ７をＯＦＦ状態とする。
そして、ゲート配線ＧｉをＧＨとして（時間３ｔ１）、スイッチ用ＴＦＴ：Ｑ９をＯＮ状態とする。また、このタイミングに前後して各ソース配線Ｓｊに対応したタイミングパルスＳＳＰｊがサンプルホールド回路９に供給される。このことにより、駆動用ＴＦＴ：Ｑ６のドレイン端子（第２電流入出力端子）にソース配線Ｓｊから電圧Ｖｄａが印加される。
さらに、電位配線Ｕｉを電圧Ｖｂとして（時間４ｔ１）、駆動用ＴＦＴ：Ｑ６がＯＮ状態となるようそのゲート電圧を高くする。このとき駆動用ＴＦＴ：Ｑ６のドレイン端子は電圧Ｖｄａとなる。この結果、駆動用ＴＦＴ：Ｑ６のゲート端子からスイッチ用ＴＦＴ：Ｑ８、駆動用ＴＦＴ：Ｑ６、スイッチ用ＴＦＴ：Ｑ９を通してソース配線Ｓｊへ電荷が流れる。この電荷は駆動用ＴＦＴ：Ｑ６のゲート電圧が閾値電圧となるまで流れるので、駆動用ＴＦＴ：Ｑ６のゲート電圧はＶｄａ＋Ｖｔｈ（このＶｔｈは正の値）となる。
なお、上記期間４ｔ１〜１２ｔ１の間、サンプルホールド回路９からソース配線Ｓｊへは電流が出力されない。しかし、ソース配線Ｓｊの浮遊容量はコンデンサＣ３の容量の数十倍以上あるので、コンデンサＣ３から電荷が移動してきてもその電圧はＶｄａからあまり変化しない。そこで、本実施の形態ではソース配線Ｓｊの電圧はＶｄａのままと見なす。
次に時間１２ｔ１で制御配線ＣｉをＧＬ（Ｌｏｗ）として、スイッチ用ＴＦＴ：Ｑ８をＯＦＦ状態とする。このことにより、上記駆動用ＴＦＴ：Ｑ６のゲート電圧がコンデンサＣ３に電圧差（Ｖｄａ＋Ｖｔｈ）−Ｖｂとして保持される。
その後、ゲート配線ＧｉをＧＬとして（時間１３ｔ１）スイッチ用ＴＦＴ：Ｑ９をＯＦＦ状態として、電位配線Ｕｉを電圧Ｖａとし（時間１４ｔ１）、制御配線ＲｉをＧＨとして（時間１５ｔ１）スイッチ用ＴＦＴ：Ｑ７をＯＮ状態とする。
このことにより、駆動用ＴＦＴ：Ｑ６のソース端子には電圧Ｖｎが印加され、駆動用ＴＦＴ：Ｑ６のゲート電圧Ｖｇは
Ｖｇ＝（Ｖｄａ＋Ｖｔｈ）−Ｖｂ＋Ｖａ
となる。そこで、上記ゲート電圧Ｖｇが
Ｖｇ＞Ｖｎ＋Ｖｔｈ
なら、駆動用ＴＦＴ：Ｑ６はＯＮ状態となる。逆に、
Ｖｇ＜Ｖｎ＋Ｖｔｈ
なら、駆動用ＴＦＴ：Ｑ６はＯＦＦ状態となる。
また、ＶｄａとＶｃｏｍの電圧差が大きいと、上記ゲート配線ＧｉをＧＨとしている期間、有機ＥＬ：ＥＬ２の陰極に電圧Ｖｄａが印加されるので、有機ＥＬ：ＥＬ２が発光してしまう。そこでＶｄａはＶｃｏｍと大きく異ならない電圧とすることが好ましい。
実際のある有機ＥＬの特性を用いて、ＧＬ＝０Ｖ、ＧＨ＝１６Ｖ、Ｖｃｏｍ＝０Ｖ、Ｖｐ＝１２Ｖ、Ｖｂ＝１６、Ｖｃ＝０Ｖ、Ｖａ＝８Ｖとしてシミュレーションした。その結果、Ｖｄａ＝９Ｖで駆動用ＴＦＴ：Ｑ６はＯＮ状態となった。このときＶｇは
Ｖｇ＝（Ｖｄａ＋Ｖｔｈ）−Ｖｂ＋Ｖａ
＝９Ｖ＋Ｖｔｈ−１６Ｖ＋８Ｖ＝１Ｖ＋Ｖｔｈ
である。また、Ｖｄａ＝６Ｖで駆動用ＴＦＴ：Ｑ６はＯＦＦ状態となった。このときＶｇは
Ｖｇ＝（Ｖｄａ＋Ｖｔｈ）−Ｖｂ＋Ｖａ
＝６Ｖ＋Ｖｔｈ−１６Ｖ＋８Ｖ＝−２Ｖ＋Ｖｔｈ
である。
このときＶｄａ＝６Ｖ程度では有機ＥＬ：ＥＬ２が殆ど発光していない。これはシミュレーションで用いた有機ＥＬの発光電圧が高いからである。しかし、仮に有機ＥＬの発光電圧が低い場合でもＶｃｏｍの電圧を調整すれば、上記スイッチ用ＴＦＴ：Ｑ９がＯＮ状態のとき、有機ＥＬ：ＥＬ２が殆ど発光しないようにできる。
図１６ないし図１８にこのシミュレーション結果を示す。（１）が閾値電圧Ｖｔｈが最小（Ｖｔｈ（ｍｉｎ））で移動度μが最大に対応する。（２）が閾値電圧Ｖｔｈが最大（Ｖｔｈ（ｍａｘ））で移動度μが最小に対応する。
これらの図のシミュレーション結果において、時間４４〜５５［μｓ］にかけ、駆動用ＴＦＴ：Ｑ６の閾値補正が行われ、Ｖｇ（１）が１０．２２Ｖ、Ｖｇ（２）が１２．１Ｖとなっている。なお、Ｖｄａが９Ｖなので、（１）の条件のＶｔｈが１．２Ｖ程度、（２）の条件のＶｔｈが３．１Ｖ程度なのがわかる。
そして、これら閾値電圧のばらつきがあっても、電位配線Ｕｉの電圧をＶａとした時間６５μｓ以降に駆動用ＴＦＴ：Ｑ１を流れる電流Ｉｄｓの値は、Ｉｄｓ（１）が−２．１３μＡ、Ｉｄｓ（２）が−１．６７μＡと、その移動度の差程度のばらつきで済む。
このように本発明の手段を用いれば、駆動用ＴＦＴ：Ｑ６の閾値補償を行うことができる。しかも、従来技術に示した画素回路より素子数が少なく、画素当たり４つのＴＦＴと１つのコンデンサと１つの有機ＥＬから画素を構成できる。このため、従来技術と比べ１画素当たりに必要な素子数を減らし、画素サイズを小さくし、より多くの画素数を所定の画面サイズに収めることができるので、高画質化が可能とな。
また、画素に配置するＴＦＴをすべてｎ型で構成できるので、マスク枚数を減らし低コスト化が可能とな。
なお、上記ゲート配線ＧｉがＧＨの期間、有機ＥＬの陰極に電圧Ｖｄａが印加されるが、上記のように有機ＥＬの陽極電圧Ｖｃｏｍとソース配線Ｓｊの電圧Ｖｄａは、有機ＥＬが殆ど発光しないよう設定される。しかし、どうしてもその僅かな電流が気になるとき、またはソース配線Ｓｊの電圧Ｖｄａをもっと自由に定めたいときには、図１９に示すように、駆動用ＴＦＴ：Ｑ６のドレイン端子と有機ＥＬ：ＥＬ２の陰極の間に第４スイッチ用ＴＦＴ：Ｑ１０を配置すればよい。なお、第４スイッチ用ＴＦＴ：Ｑ１０もｎ型ＴＦＴである。
また、画素に配置するＴＦＴをすべてｎ型で構成する方法として、図２の画素回路構成で駆動用ＴＦＴ：Ｑ１とスイッチ用ＴＦＴ：Ｑ２をｎ型ＴＦＴに置き換える方法もある。この構成を図２０に示す。この場合、駆動用ＴＦＴ：Ｑ２１のソース電圧が有機ＥＬ：ＥＬ１の印加電圧ｖｓ電流特性の影響を受け変動するので、その駆動用ＴＦＴ：Ｑ２１を流れる電流が有機ＥＬ：ＥＬ１の印加電圧ｖｓ電流特性の影響を大きく受けてしまう。それでも有機ＥＬ：ＥＬ１の特性が安定していれば使うことはできる。この場合、駆動タイミングは図１５と同様になる。
また、逆に図１４の画素回路構成でも駆動用ＴＦＴ：Ｑ６をｐ型とした図２１のような構成とすれば、同様に駆動用ＴＦＴ：Ｑ２３を流れる電流が有機ＥＬ：ＥＬ２の印加電圧ｖｓ電流特性の影響を受けることになる。それでも有機ＥＬ：ＥＬ２の特性が安定していれば使うことはできる。この場合、駆動タイミングは図３と同様となる。
〔実施の形態４〕
本実施の形態４では、本発明の手段を実現する表示装置の第４の例について説明する。本実施の形態でも表示装置１は、図１に示す表示装置１を用いるので、その説明は省略する。本実施の形態４で用いる本発明の手段を具体化する画素回路構成は図２２である。
この画素回路Ａｉｊは有機ＥＬ：ＥＬ３（電気光学素子）と電源配線Ｖｐの間に駆動用ＴＦＴ：Ｑ１１（駆動用トランジスタ）とスイッチ用ＴＦＴ：Ｑ１２（第１スイッチ用トランジスタ）を直列に接続した構成である。
この駆動用ＴＦＴ：Ｑ１１のゲート端子と電位配線Ｕｉとの間にはコンデンサＣ４（第１コンデンサ）が配置され、駆動用ＴＦＴ：Ｑ１１のドレイン端子（第１電流入出力端子）とゲート端子との間にはスイッチ用ＴＦＴ：Ｑ１３（第２スイッチ用トランジスタ）が配置されている。
また、駆動用ＴＦＴ：Ｑ１１のソース端子（第２電流入出力端子）とソース配線Ｓｊとの間にスイッチ用ＴＦＴ：Ｑ１４（第３スイッチ用トランジスタ）が配置されている。
そして、駆動用ＴＦＴ：Ｑ１１のドレイン端子（第１電流入出力端子）に有機ＥＬ：ＥＬ３（電気光学素子）が接続している。
なお、図２２の画素回路では、駆動用ＴＦＴ：Ｑ１１，スイッチ用ＴＦＴ：Ｑ１２はｐ型ＴＦＴである。スイッチ用ＴＦＴ：Ｑ１３，Ｑ１４はｎ型ＴＦＴである。
これら、スイッチ用ＴＦＴ：Ｑ１２，Ｑ１３，Ｑ１４のゲート端子には各々制御配線Ｒｉ，Ｃｉ、ゲート配線Ｇｉが接続されている。
この図２２の画素回路Ａｉｊのタイミングチャートは実施の形態１と同様図３のタイミングチャートである。以下このタイミングチャートを用いて説明する。
時間０〜１６ｔ１が画素Ａｉｊの選択期間であり、最初の時間０に電位配線Ｕｉの電圧がＶａからＶｂに変化する。
そして時間ｔ１で制御配線ＣｉをＧＨ（Ｈｉｇｈ）として、スイッチ用ＴＦＴ：Ｑ１３をＯＮ状態とする。このことにより、駆動用ＴＦＴ：Ｑ１１のゲート端子とドレイン端子（第１電流入出力端子）が短絡され、ゲート端子電圧は電圧Ｖｐ＋Ｖｔｈ−α（Ｖｔｈは負の値、αは正の値）となる。なお、このとき駆動用ＴＦＴ：Ｑ１１はＯＮ状態となる（上記αはＯＮ状態を示す電圧）。
次に時間２ｔ１で制御配線ＲｉをＧＨとして、スイッチ用ＴＦＴ：Ｑ１２をＯＦＦ状態とする。
そして、ゲート配線ＧｉをＧＨとして、スイッチ用ＴＦＴ：Ｑ１４をＯＮ状態とする。このことにより、駆動用ＴＦＴ：Ｑ１１のソース端子（第２電流入出力端子）にソース配線Ｓｊの電圧Ｖｄａが印加される。
このとき、電圧ＶｄａはＶｐ＋Ｖｔｈより低い（または近い）電圧となるので、駆動用ＴＦＴ：Ｑ１１はＯＦＦ状態となる。
しかし、電位配線Ｕｉを電圧ＶｂからＶｃとするので、駆動用ＴＦＴ：Ｑ１１のゲート電圧が電圧Ｖｃｏｍより低くなり、駆動用ＴＦＴ：Ｑ１１はＯＮ状態となる。この結果、ソース配線Ｓｊからスイッチ用ＴＦＴ：Ｑ１４、駆動用ＴＦＴ：Ｑ１１、スイッチ用ＴＦＴ：Ｑ１３を通して、駆動用ＴＦＴ：Ｑ１１のゲート端子に電流が流れる。なお、このとき有機ＥＬ：ＥＬ３には逆電圧が掛かっている。この電流は駆動用ＴＦＴ：Ｑ１１のゲート電圧が閾値電圧となるまで流れるので、駆動用ＴＦＴ：Ｑ１１のゲート電圧はＶｄａ＋Ｖｔｈ（Ｖｔｈは負の値）となる。
次に時間１２ｔ１で制御配線ＣｉをＧＬ（Ｌｏｗ）として、スイッチ用ＴＦＴ：Ｑ１３をＯＦＦ状態とする。このことにより、上記駆動用ＴＦＴ：Ｑ１１のゲート電圧はコンデンサＣ４に電圧差（Ｖｄａ＋Ｖｔｈ）−Ｖｃとして保持される。
その後、ゲート配線ＧｉをＧＬとしてスイッチ用ＴＦＴ：Ｑ１４をＯＦＦ状態として、電位配線Ｕｉを電圧ＶｃからＶａに変化させ、制御配線ＲｉをＧＬとしてスイッチ用ＴＦＴ：Ｑ１２をＯＮ状態とする。
このことにより、駆動用ＴＦＴ：Ｑ１１のソース端子には電圧Ｖｐが印加され、駆動用ＴＦＴ：Ｑ１１のゲート電圧Ｖｇは
Ｖｇ＝（Ｖｄａ＋Ｖｔｈ）−Ｖｃ＋Ｖａ
となる。そこで、上記ゲート電圧Ｖｇが
Ｖｇ＜Ｖｐ＋Ｖｔｈ
なら、駆動用ＴＦＴ：Ｑ１はＯＮ状態となる。逆に、
Ｖｇ＞Ｖｐ＋Ｖｔｈ
なら、駆動用ＴＦＴ：Ｑ１はＯＦＦ状態となる。
また、上記ゲート配線ＧｉをＧＨとしている期間、有機ＥＬ：ＥＬ３の陽極に電圧Ｖｄａ＋Ｖｔｈが印加される。このＶｔｈは負の値なので、Ｖｄａがある程度大きくても、有機ＥＬ：ＥＬ３は発光しない。
なお、ＶｄａはＶｃｏｍと大きく異ならない電圧とすることが好ましい。
実際のある有機ＥＬの特性を用いて、ＧＬ＝−４Ｖ、ＧＨ＝１２Ｖ、Ｖｃｏｍ＝０Ｖ、Ｖｐ＝１２Ｖ、Ｖｂ＝１２、Ｖｃ＝−４Ｖ、Ｖａ＝７Ｖとしてシミュレーションした。その結果、Ｖｄａ＝０．５Ｖで駆動用ＴＦＴ：Ｑ１１はＯＮ状態となった。このときＶｇは
Ｖｇ＝（Ｖｄａ＋Ｖｔｈ）−Ｖｃ＋Ｖａ
＝０．５Ｖ＋Ｖｔｈ−（−４）Ｖ＋７Ｖ＝１１．５Ｖ＋Ｖｔｈ
である。これはソース端子Ｖｓの電圧Ｖｐ＝１２Ｖから駆動用ＴＦＴ：Ｑ１１がＯＮ状態となる電圧である。また、Ｖｄａ＝２Ｖで駆動用ＴＦＴ：Ｑ１はＯＦＦ状態となった。このときＶｇは
Ｖｇ＝（Ｖｄａ＋Ｖｔｈ）−Ｖｃ＋Ｖａ
＝２Ｖ＋Ｖｔｈ−（−４）Ｖ＋７Ｖ＝１３Ｖ＋Ｖｔｈ
である。これはソース端子Ｖｓの電圧Ｖｐ＝１２Ｖから駆動用ＴＦＴ：Ｑ１１がＯＦＦ状態となる電圧である。
そして、Ｖｄａ＝２Ｖ程度では有機ＥＬ：ＥＬ１が殆ど発光していない。これはシミュレーションで用いた有機ＥＬの発光電圧が高いからである。しかし、仮に低い場合でもＶｃｏｍの電圧を調整すれば、上記スイッチ用ＴＦＴ：Ｑ１４がＯＮ状態のとき、有機ＥＬ：ＥＬ１が殆ど発光しないようにできる。
図２３ないし図２５にこのシミュレーション結果を示す。（１）が閾値電圧Ｖｔｈの絶対値が最小（Ｖｔｈ（ｍｉｎ））で移動度μが最大に対応する。（２）が閾値電圧Ｖｔｈの絶対値が最大（Ｖｔｈ（ｍａｘ））で移動度μが最小に対応する。
これらの図のシミュレーション結果において、時間２０４〜２１６［μｓ］にかけ、駆動用ＴＦＴ：Ｑ１１の閾値補正が行われ、Ｖｇ（１）が−０．７７Ｖ、Ｖｇ（２）が−２．６３Ｖとなっている。なお、Ｖｄａが０．５Ｖなので、（１）の条件のＶｔｈが−１．２Ｖ程度、（２）の条件のＶｔｈが−３．１Ｖ程度なのがわかる。
そして、これら閾値電圧のばらつきがあっても、電位配線Ｕｉの電圧をＶａとした時間２２５μｓ以降に駆動用ＴＦＴ：Ｑ１１を流れる電流Ｉｄｓの値は、Ｉｄｓ（１）が−２．３９μＡ、Ｉｄｓ（２）が−２．０８μＡと、その移動度の差程度のばらつきで済む。
このように、本発明の手段を用いれば、駆動用ＴＦＴ：Ｑ１１の閾値補償を行うことができる。しかも、従来技術に示した画素回路より素子数が少なく、画素当たり４つのＴＦＴと１つのコンデンサと１つの有機ＥＬから画素を構成できる。このため、従来技術と比べ１画素当たりに必要な素子数を減らし、画素サイズを小さくし、より多くの画素数を所定の画面サイズに収めることができるので、高画質化が可能となり、高画質化が可能となる。
なお、上記制御配線ＣｉがＧＨとし、制御配線ＲｉがＧＬとなるまでの期間、有機ＥＬの陽極に電圧Ｖｐ＋Ｖｔｈ（Ｖｔｈは負の値）が印加される。もし、このとき流れる電流が気になるなら図２６に示すように、駆動用ＴＦＴ：Ｑ１１のドレイン端子と有機ＥＬ：ＥＬ３の陽極の間に第４スイッチ用ＴＦＴ：Ｑ１５を配置すればよい。なお、第４スイッチ用ＴＦＴ：Ｑ１５はｐ型ＴＦＴである。このため、スイッチ用ＴＦＴ：Ｑ１５のゲート端子にはゲート配線Ｃｉが接続できる。
〔実施の形態５〕
本実施の形態５では、本発明の手段を実現する表示装置の第５の例について説明する。本実施の形態でも表示装置１は、図１に示す表示装置１を用いるので、その説明は省略する。本実施の形態５で用いる本発明の手段を具体化する画素回路構成は図２７である。
この画素回路Ａｉｊは、図２２の制御配線Ｒｉとゲート配線Ｇｉを共通化したものである。その他は、図２２の画素回路と同様なので、ここではそれ以上の説明は省略する。
また、図２７の画素回路Ａｉｊのタイミングチャートも実施の形態２と同様図９のタイミングチャートである。以下、このタイミングチャートを用いて説明する。
時間０〜１６ｔ１が画素Ａｉｊの選択期間であり、最初の時間０に電位配線Ｕｉの電圧をＶａからＶｂに変化させる。
そして時間ｔ１で制御配線ＣｉをＧＨ（Ｈｉｇｈ）として、スイッチ用ＴＦＴ：Ｑ１３をＯＮ状態とする。このことにより、駆動用ＴＦＴ：Ｑ１のゲート電圧は電圧Ｖｐ＋Ｖｔｈ−α（Ｖｔｈは負の値、αは正の値）となる。なお、このとき駆動用ＴＦＴ：Ｑ１１はＯＮ状態となる。
次に時間３ｔ１でゲート配線ＧｉをＧＨとして、スイッチ用ＴＦＴ：Ｑ１２をＯＦＦ状態とし、スイッチ用ＴＦＴ：Ｑ１４をＯＮ状態とする。このことにより、駆動用ＴＦＴ：Ｑ１１のソース端子（第２電流入出力端子）にソース配線Ｓｊの電圧Ｖｄａが印加される。このとき、電圧ＶｄａはＶｐ＋Ｖｔｈより低い電圧となるので、駆動用ＴＦＴ：Ｑ１１はＯＦＦ状態となる。
そして時間４ｔ１で電位配線Ｕｉを電圧Ｖｃとする。このことにより、駆動用ＴＦＴ：Ｑ１１のゲート電圧が低くなり、駆動用ＴＦＴ：Ｑ１１はＯＮ状態となる。この結果、ソース配線Ｓｊからスイッチ用ＴＦＴ：Ｑ１４、駆動用ＴＦＴ：Ｑ１１、スイッチ用ＴＦＴ：Ｑ１３を通して、駆動用ＴＦＴ：Ｑ１１のゲート端子に電流が流れる。この電流は駆動用ＴＦＴ：Ｑ１１のゲート電圧が閾値電圧となるまで流れるので、駆動用ＴＦＴ：Ｑ１１のゲート電圧はＶｄａ＋Ｖｔｈ（Ｖｔｈは負の値）となる。
次に時間１２ｔ１で制御配線ＣｉをＧＬ（Ｌｏｗ）として、スイッチ用ＴＦＴ：Ｑ１３をＯＦＦ状態とする。このことにより、駆動用ＴＦＴ：Ｑ１１のゲート電圧がコンデンサＣ４に電圧差（Ｖｄａ＋Ｖｔｈ）−Ｖｃとして保持される。
その後、電位配線Ｕｉを電圧Ｖａとし、ゲート配線ＧｉをＧＬとしてスイッチ用ＴＦＴ：Ｑ１４をＯＦＦ状態として、スイッチ用ＴＦＴ：Ｑ１２をＯＮ状態とする。このことにより、駆動用ＴＦＴ：Ｑ１１のソース端子には電圧Ｖｐが印加され、駆動用ＴＦＴ：Ｑ１１のゲート電圧Ｖｇは
Ｖｇ＝（Ｖｄａ＋Ｖｔｈ）−Ｖｃ＋Ｖａ
となる。この各電圧Ｖｄａ，Ｖｂ，Ｖｃ，Ｖａの設定は実施の形態１で示した条件と同様なので、ここではその説明は省略する。
この図９に示した駆動タイミングで図２７の画素回路を駆動した場合のシミュレーション結果を図２８ないし図３０に示す。これらの図からわかる通り、このようにスイッチ用ＴＦＴ：Ｑ１２，Ｑ１４のゲート配線を共通化しても、図２３ないし図２５のシミュレーション結果と同様の結果が得られる。
このように、本発明のより好ましい手段を用いれば、画素当たりの配線数をあまりり増やすことなく画素当たりの素子数を減らせる。このため、従来技術と比べ１画素当たりに必要な素子数を減らし、画素サイズを小さくし、より多くの画素数を所定の画面サイズに収めることができるので、高画質化が可能となり、高画質化が可能となる。
〔実施の形態６〕
本実施の形態６では、本発明の手段を実現する表示装置の第６の例について説明する。本実施の形態でも表示装置１は、図１に示す表示装置１を用いるので、その説明は省略する。本実施の形態６で用いる本発明の手段を具体化する画素回路構成は図３１である。
この画素回路Ａｉｊは有機ＥＬ：ＥＬ４（電気光学素子）と電源配線Ｖｎの間に駆動用ＴＦＴ：Ｑ１６（駆動用トランジスタ）とスイッチ用ＴＦＴ：Ｑ１７（第１スイッチ用トランジスタ）を直列に接続した構成である。
この駆動用ＴＦＴ：Ｑ１６のゲート端子と電位配線Ｕｉとの間にはコンデンサＣ５（第１コンデンサ）が配置され、駆動用ＴＦＴ：Ｑ１６のドレイン端子（第１電流入出力端子）とゲート端子との間にはスイッチ用ＴＦＴ：Ｑ１８（第２スイッチ用トランジスタ）が配置されている。
駆動用ＴＦＴ：Ｑ１６のソース端子（第２電流入出力端子）とソース配線Ｓｊとの間にスイッチ用ＴＦＴ：Ｑ１９（第３スイッチ用トランジスタ）が配置されている。
そして、駆動用ＴＦＴ：Ｑ１６のドレイン端子（第１電流入出力端子）に有機ＥＬ：ＥＬ４（電気光学素子）が接続している。
なお、図３１の画素回路では、駆動用ＴＦＴ：Ｑ１６，スイッチ用ＴＦＴ：Ｑ１７〜Ｑ１９はすべてｎ型ＴＦＴである。そのため、すべてのスイッチ用ＴＦＴをアモルファス型シリコンＴＦＴで構成することが可能になる。
これら、スイッチ用ＴＦＴ：Ｑ１７，Ｑ１８，Ｑ１９のゲート端子には各々制御配線Ｒｉ，Ｃｉ、ゲート配線Ｇｉが接続されている。
図３２にこの画素回路Ａｉｊの１）制御配線Ｒｉ、２）電位配線Ｕｉ、３）制御配線Ｃｉ、４）ゲート配線Ｇｉ、５）ソース配線Ｓｊに供給される電圧のタイミングを示す。また、６）〜９）のＲ（ｉ＋１），Ｕ（ｉ＋１），Ｃ（ｉ＋１），Ｇ（ｉ＋１）は次の画素Ａ（ｉ＋１）ｊに対応する。
時間０〜１６ｔ１が画素Ａｉｊの選択期間であり、最初の時間０に電位配線Ｕｉの電圧がＶａからＶｃに変化する。
そして時間ｔ１で制御配線ＣｉをＧＨ（Ｈｉｇｈ）として、スイッチ用ＴＦＴ：Ｑ１８をＯＮ状態とする。このことにより、駆動用ＴＦＴ：Ｑ１６のゲート電圧は電圧Ｖｎ＋Ｖｔｈ＋β（Ｖｔｈは正の値、βも正の値）となる。なお、このとき駆動用ＴＦＴ：Ｑ１６はＯＮ状態となる。
次に時間２ｔ１で制御配線ＲｉをＧＬ（Ｌｏｗ）として、スイッチ用ＴＦＴ：Ｑ１７をＯＦＦ状態とする。そして、ゲート配線ＧｉをＧＨとして、スイッチ用ＴＦＴ：Ｑ１９をＯＮ状態とする。このことにより、駆動用ＴＦＴ：Ｑ１６のソース端子（第２電流入出力端子）にソース配線Ｓｊの電圧Ｖｄａが印加される。このとき、電圧ＶｄａはＶｎ＋Ｖｔｈより高い電圧となるので、駆動用ＴＦＴ：Ｑ１６はＯＦＦ状態となる。
しかしその後、電位配線Ｕｉを電圧Ｖｂとすることで、駆動用ＴＦＴ：Ｑ１６のゲート電圧が高くなり、駆動用ＴＦＴ：Ｑ１６はＯＮ状態となる。この結果、駆動用ＴＦＴ：Ｑ１６のゲート端子からスイッチ用ＴＦＴ：Ｑ１８、駆動用ＴＦＴ：Ｑ１６、スイッチ用ＴＦＴ：Ｑ１９を通してソース配線Ｓｊへ電荷が流れる。この電荷は駆動用ＴＦＴ：Ｑ１６のゲート電圧が閾値電圧となるまで流れるので、駆動用ＴＦＴ：Ｑ１６のゲート電圧はＶｄａ＋Ｖｔｈとなる。
次に時間１２ｔ１で制御配線ＣｉをＧＬ（Ｌｏｗ）として、スイッチ用ＴＦＴ：Ｑ１８をＯＦＦ状態とする。
このことにより、上記駆動用ＴＦＴ：Ｑ１６のゲート電圧がコンデンサＣ５に電圧差（Ｖｄａ＋Ｖｔｈ）−Ｖｂとして保持される。
その後、ゲート配線ＧｉをＧＬとしてスイッチ用ＴＦＴ：Ｑ１９をＯＦＦ状態として、電位配線Ｕｉを電圧Ｖａとし、制御配線ＲｉをＧＨとしてスイッチ用ＴＦＴ：Ｑ１７をＯＮ状態とする。
このことにより、駆動用ＴＦＴ：Ｑ１６のソース端子には電圧Ｖｎが印加され、駆動用ＴＦＴ：Ｑ１６のゲート電圧Ｖｇは
Ｖｇ＝（Ｖｄａ＋Ｖｔｈ）−Ｖｂ＋Ｖａ
となる。
そこで、上記ゲート電圧Ｖｇが
Ｖｇ＞Ｖｎ＋Ｖｔｈ
なら、駆動用ＴＦＴ：Ｑ１６はＯＮ状態となる。逆に、
Ｖｇ＜Ｖｎ＋Ｖｔｈ
なら、駆動用ＴＦＴ：Ｑ１６はＯＦＦ状態となる。
また、ＶｄａとＶｃｏｍの電圧差が大きいと、上記ゲート配線ＧｉをＧＨとしている期間、有機ＥＬ：ＥＬ４の陰極に電圧Ｖｄａ＋Ｖｔｈが印加されるので、有機ＥＬ：ＥＬ４が発光してしまう。そこでＶｄａはＶｃｏｍと大きく異ならない電圧とすることが好ましい。
実際のある有機ＥＬの特性を用いて、ＧＬ＝０Ｖ、ＧＨ＝１６Ｖ、Ｖｃｏｍ＝０Ｖ、Ｖｐ＝１２Ｖ、Ｖｂ＝１６、Ｖｃ＝０Ｖ、Ｖａ＝７Ｖとしてシミュレーションした。その結果、Ｖｄａ＝１０Ｖで駆動用ＴＦＴ：Ｑ１６はＯＮ状態となった。このときＶｇは
Ｖｇ＝（Ｖｄａ＋Ｖｔｈ）−Ｖｂ＋Ｖａ
＝１０Ｖ＋Ｖｔｈ−１６Ｖ＋７Ｖ＝１Ｖ＋Ｖｔｈ
である。また、Ｖｄａ＝８Ｖで駆動用ＴＦＴ：Ｑ６はＯＦＦ状態となった。このときＶｇは
Ｖｇ＝（Ｖｄａ＋Ｖｔｈ）−Ｖｂ＋Ｖａ
＝８Ｖ＋Ｖｔｈ−１６Ｖ＋７Ｖ＝−１Ｖ＋Ｖｔｈ
である。
このときＶｄａ＝７Ｖ程度では有機ＥＬ：ＥＬ４が殆ど発光していない。これはシミュレーションで用いた有機ＥＬの発光電圧が高いからである。しかし、仮に低い場合でもＶｃｏｍの電圧を調整すれば、上記スイッチ用ＴＦＴ：Ｑ１９がＯＮ状態のとき、有機ＥＬ：ＥＬ４が殆ど発光しないようにできる。
図３３ないし図３５にこのシミュレーション結果を示す。（１）が閾値電圧Ｖｔｈが最小（Ｖｔｈ（ｍｉｎ））で移動度μが最大に対応する。（２）が閾値電圧Ｖｔｈが最大（Ｖｔｈ（ｍａｘ））で移動度μが最小に対応する。
これらの図のシミュレーション結果において、時間４４〜５５［μｓ］にかけ、駆動用ＴＦＴ：Ｑ６の閾値補正が行われ、Ｖｇ（１）が１１．１Ｖ、Ｖｇ（２）が１３．０Ｖとなっている。なお、Ｖｄａが１０Ｖなので、（１）の条件のＶｔｈが１．１Ｖ程度、（２）の条件のＶｔｈが３．０Ｖ程度なのがわかる。
そして、これら閾値電圧のばらつきがあっても、電位配線Ｕｉの電圧をＶａとした時間６５μｓ以降に駆動用ＴＦＴ：Ｑ１６を流れる電流Ｉｄｓの値は、Ｉｄｓ（１）が−１．７２μＡ、Ｉｄｓ（２）が−１．５８μＡと、その移動度の差程度のばらつきで済む。
このように、本発明の手段を用いれば、駆動用ＴＦＴ：Ｑ１６の閾値補償を行うことができる。しかも、従来技術に示した画素回路より素子数が少なく、画素当たり４つのＴＦＴと１つのコンデンサと１つの有機ＥＬから画素を構成できる。このため、従来技術と比べ１画素当たりに必要な素子数を減らし、画素サイズを小さくし、より多くの画素数を所定の画面サイズに収めることができるので、高画質化が可能となり、高画質化が可能となる。
また、画素に配置するＴＦＴをすべてｎ型で構成できるので、マスク枚数を減らし低コスト化できる。
なお、上記ゲート配線ＧｉがＧＨの期間、有機ＥＬの陰極に電圧Ｖｄａが印加されるが、上記のように有機ＥＬの陽極電圧Ｖｃｏｍとソース配線Ｓｊの電圧Ｖｄａは、有機ＥＬが殆ど発光しないよう設定される。しかし、どうしてもその僅かな電流が気になるとき、またはソース配線Ｓｊの電圧Ｖｄａをもっと自由に定めたいときには、図３６に示すように、駆動用ＴＦＴ：Ｑ１６のドレイン端子と有機ＥＬ：ＥＬ４の陰極の間に第４スイッチ用ＴＦＴ：Ｑ２０を配置すればよい。なお、第４スイッチ用ＴＦＴ：Ｑ２０もｎ型ＴＦＴである。
また、画素に配置するＴＦＴをすべてｎ型で構成する方法として、図２２の画素回路構成で駆動用ＴＦＴ：Ｑ１１とスイッチ用ＴＦＴ：Ｑ１２をｎ型ＴＦＴに置き換える方法もある。この構成を図３７に示す。この場合、有機ＥＬ：ＥＬ３を流れる電流が有機ＥＬ：ＥＬ３の印加電圧ｖｓ電流特性の影響を大きく受けてしてしまう。それでも有機ＥＬ：ＥＬ３の特性が安定していれば使うことはできる。この場合、駆動タイミングは図３２と同様になる。
また、逆に図３１の画素回路構成でも駆動用ＴＦＴ：Ｑ１６をｐ型とすれば、有機ＥＬ：ＥＬ４を流れる電流が有機ＥＬ：ＥＬ４の印加電圧ｖｓ電流特性の影響を受けることになる。それでも有機ＥＬ：ＥＬ４の特性が安定していれば使うことはできる。この構成を図３８に示す。この場合、駆動タイミングは図３と同様になる。
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
なお、本発明に係る表示装置は、
マトリックス状に電気光学素子（ＥＬ１）を配置し、
上記電気光学素子（ＥＬ１）と電源配線（Ｖｐ）との間に駆動用トランジスタ（Ｑ１）と第１スイッチ用トランジスタ（Ｑ２）を直列に接続した表示装置であって、
駆動用トランジスタ（Ｑ１）のゲート端子と電位配線（Ｕｉ）との間に第１コンデンサ（Ｃ２）を配置し、
駆動用トランジスタ（Ｑ１）の第１電流入出力端子（ソース端子またはドレイン端子）とゲート端子との間に第２スイッチ用トランジスタ（Ｑ３）を配置し、
駆動用トランジスタ（Ｑ１）の第２電流入出力端子（ドレイン端子またはソース端子）とソース配線（Ｓｊ）との間に第３スイッチ用トランジスタ（Ｑ４）を配置したように構成してもよい。
また、本発明に係る表示装置は、上記構成において、上記駆動用トランジスタ（Ｑ１）の第２電流入出力端子（ソース端子またはドレイン端子）に電気光学素子（ＥＬ１）を接続するように構成してもよい。
また、本発明に係る表示装置は、上記構成において、上記駆動用トランジスタ（Ｑ１１）の第１電流入出力端子（ソース端子またはドレイン端子）に電気光学素子（ＥＬ３）を接続するように構成してもよい。
また、本発明に係る表示装置は、上記構成において、上記第１スイッチ用トランジスタ（Ｑ２）と第３スイッチ用トランジスタ（Ｑ４）のゲート端子に接続する配線が同じ制御配線（Ｇｉ）であるように構成してもよい。
また、本発明に係る表示装置は、上記構成において、上記駆動用トランジスタ（Ｑ１）と電気光学素子（ＥＬ１）の間に第４スイッチ用トランジスタ（Ｑ５）を配置したように構成してもよい。
また、本発明に係る表示装置は、上記構成において、上記画素を構成するすべてのトランジスタがすべて同じ型（ｎ型またはｐ型）から構成されるように構成してもよい。
また、本発明に係る表示装置の駆動方法は、
マトリックス状に電気光学素子（ＥＬ１）を配置し、
上記電気光学素子（ＥＬ１）と電源配線（Ｖｐ）との間に駆動用トランジスタ（Ｑ１）と第１スイッチ用トランジスタ（Ｑ２）を直列に接続した表示装置であって、
駆動用トランジスタ（Ｑ１）のゲート端子と電位配線（Ｕｉ）との間に第１コンデンサ（Ｃ２）を配置した表示装置の駆動方法であって、
第１期間において、駆動用トランジスタ（Ｑ１）の第１電流入出力端子（ソース端子またはドレイン端子）とゲート端子を短絡し、
第２期間において、駆動用トランジスタ（Ｑ１）の第２電流入出力端子（ドレイン端子）とソース配線（Ｓｊ）を短絡し、その第２電流入出力端子（ドレイン端子）へ電圧Ｖｄａを供給し、
電位配線（Ｕｉ）の電圧を変化させ、駆動用トランジスタ（Ｑ１）の閾値電圧ばらつきを補償し、
第３期間において、電位配線（Ｕｉ）の電圧を再変化させ、電気光学素子（ＥＬ１）に所望の電流が流れるよう制御したように構成してもよい。
有機ＥＬディスプレイやＦＥＤ等の電流駆動素子を用いた表示装置のような用途にも適用できる。
本発明の実施形態１〜２，４〜６で用いる表示装置の構成を示すブロック図である。 実施の形態１で用いた画素回路構成を示す回路図である。 図２，図２２の画素回路の各配線データを示すタイミング図である。 図２の画素回路において、Ｓｊ、Ｇｉ、Ｃｉ、Ｕｉ、Ｒｉの変化をシミュレーションした結果を示すグラフである。 図２の画素回路において、駆動用ＴＦＴのゲート電圧Ｖｇ、ソース電圧Ｖｓ、ドレイン電圧Ｖｄおよびソース・ドレイン間電流Ｉｄｓの変化をシミュレーションした結果を示すグラフである。 図２の画素回路において、駆動用ＴＦＴのゲート電圧Ｖｇ、ソース電圧Ｖｓ、ドレイン電圧Ｖｄおよびソース・ドレイン間電流Ｉｄｓの変化をシミュレーションした結果を示すグラフである。 実施の形態１で用いた別の画素回路構成を示す回路図である。 実施の形態２で用いた画素回路構成を示す回路図である。 図８，図２７の画素回路の各配線データを示すタイミング図である。 図８の画素回路において、Ｓｊ、Ｇｉ、Ｃｉ、Ｕｉの変化をシミュレーションした結果を示すグラフである。 図８の画素回路において、駆動用ＴＦＴのゲート電圧Ｖｇ、ソース電圧Ｖｓ、ドレイン電圧Ｖｄおよびソース・ドレイン間電流Ｉｄｓの変化をシミュレーションした結果を示すグラフである。 図８の画素回路において、駆動用ＴＦＴのゲート電圧Ｖｇ、ソース電圧Ｖｓ、ドレイン電圧Ｖｄおよびソース・ドレイン間電流Ｉｄｓの変化をシミュレーションした結果を示すグラフである。 本発明の実施形態３で用いる表示装置の構成を示すブロック図である。 実施の形態３で用いた画素回路構成を示す回路図である。 図１４の画素回路の各配線データを示すタイミング図である。 図１４の画素回路において、Ｓｊ、Ｇｉ、Ｃｉ、Ｕｉ、Ｒｉの変化をシミュレーションした結果を示すグラフである。 図１４の画素回路において、駆動用ＴＦＴのゲート電圧Ｖｇ、ソース電圧Ｖｓ、ドレイン電圧Ｖｄおよびソース・ドレイン間電流Ｉｄｓの変化をシミュレーションした結果を示すグラフである。 図１４の画素回路において、駆動用ＴＦＴのゲート電圧Ｖｇ、ソース電圧Ｖｓ、ドレイン電圧Ｖｄおよびソース・ドレイン間電流Ｉｄｓの変化をシミュレーションした結果を示すグラフである。 実施の形態３で用いた別の画素回路構成を示す回路図である。 実施の形態３で用いた別の画素回路構成を示す回路図である。 実施の形態３で用いた別の画素回路構成を示す回路図である。 実施の形態４で用いた画素回路構成を示す回路図である。 図２２の画素回路において、Ｓｊ、Ｇｉ、Ｃｉ、Ｕｉ、Ｒｉの変化をシミュレーションした結果を示すグラフである。 図２２の画素回路において、駆動用ＴＦＴのゲート電圧Ｖｇ、ソース電圧Ｖｓ、ドレイン電圧Ｖｄおよびソース・ドレイン間電流Ｉｄｓの変化をシミュレーションした結果を示すグラフである。 図２２の画素回路において、駆動用ＴＦＴのゲート電圧Ｖｇ、ソース電圧Ｖｓ、ドレイン電圧Ｖｄおよびソース・ドレイン間電流Ｉｄｓの変化をシミュレーションした結果を示すグラフである。 実施の形態４で用いた別の画素回路構成を示す回路図である。 実施の形態５で用いた画素回路構成を示す回路図である。 図２７の画素回路において、Ｓｊ、Ｇｉ、Ｃｉ、Ｕｉの変化をシミュレーションした結果を示すグラフである。 図２７の画素回路において、駆動用ＴＦＴのゲート電圧Ｖｇ、ソース電圧Ｖｓ、ドレイン電圧Ｖｄおよびソース・ドレイン間電流Ｉｄｓの変化をシミュレーションした結果を示すグラフである。 図２７の画素回路において、駆動用ＴＦＴのゲート電圧Ｖｇ、ソース電圧Ｖｓ、ドレイン電圧Ｖｄおよびソース・ドレイン間電流Ｉｄｓの変化をシミュレーションした結果を示すグラフである。 実施の形態６で用いた画素回路構成を示す回路図である。 図３１の画素回路の各配線データを示すタイミング図である。 図３１の画素回路において、Ｓｊ、Ｇｉ、Ｃｉ、Ｕｉ、Ｒｉの変化をシミュレーションした結果を示すグラフである。 図３１の画素回路において、駆動用ＴＦＴのゲート電圧Ｖｇ、ソース電圧Ｖｓ、ドレイン電圧Ｖｄおよびソース・ドレイン間電流Ｉｄｓの変化をシミュレーションした結果を示すグラフである。 図３１の画素回路において、駆動用ＴＦＴのゲート電圧Ｖｇ、ソース電圧Ｖｓ、ドレイン電圧Ｖｄおよびソース・ドレイン間電流Ｉｄｓの変化をシミュレーションした結果を示すグラフである。 実施の形態６で用いた別の画素回路構成を示す回路図である。 実施の形態６で用いた別の画素回路構成を示す回路図である。 実施の形態６で用いた別の画素回路構成を示す回路図である。 従来の表示装置における画素回路の構成例を示す第１の回路図である。 従来の表示装置における画素回路の構成例を示す第２の回路図である。
符号の説明
１ 表示装置
２、８ ソースドライバ回路
３ ゲートドライバ回路、
４ シフトレジスタ回路
５ レジスタ回路
６ ラッチ
７ Ｄ／Ａ回路
９ サンプルホールド回路
Ａｉｊ 画素回路
Ｓｊ ソース配線
Ｇｉ ゲート配線
Ｃｉ、Ｒｉ、Ｗｉ 制御配線
Ｕｉ 電位配線
Ｖｐ、Ｖｎ 電源配線
Ｅ１、Ｅ２、Ｅ３、Ｅ４ 電気光学素子
Ｑ１、Ｑ６、Ｑ１１、Ｑ１６、Ｑ２１、Ｑ２３、Ｑ３１、Ｑ３３ 駆動用トランジスタ
Ｑ２、Ｑ７、Ｑ１２、Ｑ１７、Ｑ２２、Ｑ３２ 第１スイッチ用トランジスタ（スイッチ部）
Ｑ３、Ｑ８、Ｑ１３、Ｑ１８ 第２スイッチ用トランジスタ（スイッチ部）
Ｑ４、Ｑ９、Ｑ１４、Ｑ１９ 第３スイッチ用トランジスタ（スイッチ部）
Ｑ５、Ｑ１０、Ｑ１５、Ｑ２０ 第４スイッチ用トランジスタ
Ｃ２、Ｃ３、Ｃ４、Ｃ５ 第１コンデンサ

Claims (8)

  1. 表示データに対応する電圧値がデータ電圧Ｖｄａとして供給されるソース配線と、
    電位配線と、当該電位配線に３段階の電圧を出力するドライバ回路と、
    上記ソース配線及び上記電位配線が交差する近傍において、マトリックス状に備えられた電気光学素子と、
    電源配線と上記電気光学素子の間に直列に接続された駆動用トランジスタ及び第１スイッチ用トランジスタと、
    一方の側である第１端が電位配線に接続され、他方の側である第２端が上記駆動用トランジスタのゲート端子に接続される第１コンデンサと、
    上記駆動用トランジスタのソース端子またはドレイン端子からなる第１電流入出力端子とゲート端子との間に接続された第２スイッチ用トランジスタと、
    上記駆動用トランジスタのドレイン端子またはソース端子であって上記第１電流入出力端子とは異なる第２電流入出力端子と上記ソース配線との間に接続された第３スイッチ用トランジスタとを備え、
    上記３段階の電圧を、Ｖａ、Ｖｂ、およびＶｃとし、これら３段階の電圧の大小関係を、Ｖｂ＞Ｖａ＞Ｖｃとし、
    上記駆動用トランジスタの閾値電圧をＶｔｈとすると、
    上記電気光学素子を含む画素の選択期間において、上記第１スイッチ用トランジスタをＯＦＦ状態とし、第２スイッチ用トランジスタをＯＮ状態とし、第３スイッチ用トランジスタをＯＮ状態とし、上記電源配線には一定の電圧を供給し、かつ、上記ソース配線には上記Ｖｄａを供給しつつ、上記電位配線の電圧を、上記Ｖｂから上記Ｖｃへ変化させるか、あるいは、上記Ｖｃから上記Ｖｂへ変化させることによって、上記駆動用トランジスタをＯＦＦ状態から一旦ＯＮ状態へ変化させ、これにより上記駆動用トランジスタのゲート電圧を上記Ｖｄａ＋上記Ｖｔｈとすることで上記駆動用トランジスタの閾値電圧ばらつきを補償し、さらに、上記電位配線の電圧を上記Ｖａへと変化させることにより上記駆動用トランジスタを流れる電流を設定することを特徴とする表示装置。
  2. 上記駆動用トランジスタの上記第２電流入出力端子に上記電気光学素子を接続することを特徴とする請求項１に記載の表示装置。
  3. 上記駆動用トランジスタの上記第１電流入出力端子に上記電気光学素子を接続することを特徴とする請求項１に記載の表示装置。
  4. 上記第１スイッチ用トランジスタと第３スイッチ用トランジスタのゲート端子に接続する配線が同じ制御配線であることを特徴とする請求項１に記載の表示装置。
  5. 上記駆動用トランジスタと電気光学素子の間に、上記第３スイッチ用トランジスタがＯＮの期間、電気光学素子に電流が流れないようにする第４スイッチ用トランジスタを備えていることを特徴とする請求項１に記載の表示装置。
  6. 上記第１ないし第３スイッチ用トランジスタがすべて、ｎ型またはｐ型のうちの同じ型から構成されることを特徴とする請求項１に記載の表示装置。
  7. 請求項１ないし６のいずれかに記載の表示装置を駆動する表示装置の駆動方法であって、
    短絡している状態をＯＮ、短絡していない状態をＯＦＦと称し、
    上記駆動用トランジスタと上記電源配線との間の第１スイッチ用トランジスタのＯＮ／ＯＦＦと、上記駆動用トランジスタの第１電流入出力端子とゲート端子との間の第２スイッチ用トランジスタのＯＮ／ＯＦＦと、上記駆動用トランジスタの上記第２電流入出力端子とソース配線との間の第３スイッチ用トランジスタのＯＮ／ＯＦＦとを、順に（ＯＮ／ＯＦＦ、ＯＮ／ＯＦＦ、ＯＮ／ＯＦＦ）のように表現するとき、
    第１期間において、まず上記第１コンデンサの第１端の電圧を上記Ｖｂまたは上記Ｖｃにするとともに、（ＯＮ、ＯＮ、ＯＦＦ）とし、上記駆動用トランジスタのゲート電圧が電源配線の電圧になった後（ＯＦＦ、ＯＮ、ＯＦＦ）とし、
    次に、第２期間において、（ＯＦＦ、ＯＮ、ＯＮ）とすることで上記駆動用トランジスタの第２電流入出力端子の電圧を上記Ｖｄａに一致させるとともに、上記第１コンデンサの第１端の電圧を、上記Ｖｂから上記Ｖｃに、あるいは、上記Ｖｃから上記Ｖｂにすることで上記駆動用トランジスタをＯＮにして、上記駆動用トランジスタのドレイン・ソースを介してゲート電圧をＶｄａ＋Ｖｔｈに対応する電圧とすることによって上記駆動用トランジスタの閾値電圧ばらつきを補償し、その結果該駆動用トランジスタがＯＦＦになったら（ＯＦＦ、ＯＦＦ、ＯＦＦ）とし、
    次に、第３期間において、上記第１コンデンサの第１端の電圧を上記Ｖａにするとともに、（ＯＮ、ＯＦＦ、ＯＦＦ）として上記駆動用トランジスタの第１電流入出力端子に電源配線の電圧を供給することで、上記Ｖｄａの大小に基づき上記駆動用トランジスタから上記電気光学素子に所望の電流が流れるように制御することを特徴とする表示装置の駆動方法。
  8. 表示データに対応する電圧値が供給されるソース配線と、
    電位配線と、当該電位配線に３段階の電圧を出力するドライバ回路と、
    上記ソース配線及び上記電位配線が交差する近傍において、マトリックス状に備えられた電気光学素子と、
    電源配線と上記電気光学素子の間に直列に接続された駆動用トランジスタ及び第１スイッチ用トランジスタと、
    一方の側である第１端が電位配線に接続され、他方の側である第２端が上記駆動用トランジスタのゲート端子に接続される第１コンデンサと、
    上記駆動用トランジスタのソース端子またはドレイン端子からなる第１電流入出力端子とゲート端子との間に接続された第２スイッチ用トランジスタと、
    上記駆動用トランジスタのドレイン端子またはソース端子であって上記第１電流入出力端子とは異なる第２電流入出力端子と上記ソース配線との間に接続された第３スイッチ用トランジスタとを備えている表示装置の駆動方法であって、
    短絡している状態をＯＮ、短絡していない状態をＯＦＦと称し、
    上記駆動用トランジスタと上記電源配線との間の第１スイッチ用トランジスタのＯＮ／ＯＦＦと、上記駆動用トランジスタの第１電流入出力端子とゲート端子との間の第２スイッチ用トランジスタのＯＮ／ＯＦＦと、上記駆動用トランジスタの上記第２電流入出力端子とソース配線との間の第３スイッチ用トランジスタのＯＮ／ＯＦＦとを、順に（ＯＮ／ＯＦＦ、ＯＮ／ＯＦＦ、ＯＮ／ＯＦＦ）のように表現するとき、
    第１期間において、まず上記第１コンデンサの第１端の電圧を第１所定値にするとともに、（ＯＮ、ＯＮ、ＯＦＦ）とし、上記駆動用トランジスタのゲート電圧が電源配線の電圧になった後（ＯＦＦ、ＯＮ、ＯＦＦ）とし、
    次に、第２期間において、（ＯＦＦ、ＯＮ、ＯＮ）とすることで上記駆動用トランジスタの第２電流入出力端子の電圧をソース配線の電圧Ｖｄａに一致させるとともに、上記第１コンデンサの第１端の電圧を上記第１所定値と異なる第２所定値にすることで上記駆動用トランジスタをＯＮにして、上記駆動用トランジスタの閾値電圧をＶｔｈとしたとき、上記駆動用トランジスタのドレイン・ソースを介してゲート電圧をＶｄａ＋Ｖｔｈに対応する電圧とすることによって上記駆動用トランジスタの閾値電圧ばらつきを補償し、その結果該駆動用トランジスタがＯＦＦになったら（ＯＦＦ、ＯＦＦ、ＯＦＦ）とし、
    次に、第３期間において、上記第１コンデンサの第１端の電圧を上記第１・第２所定値の間の第３所定値にするとともに、（ＯＮ、ＯＦＦ、ＯＦＦ）として上記駆動用トランジスタの第１電流入出力端子に電源配線の電圧を供給することで、上記Ｖｄａの大小に基づき上記駆動用トランジスタから上記電気光学素子に所望の電流が流れるように制御することを特徴とする表示装置の駆動方法。
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