JP4131227B2 - 画素回路、表示装置、および画素回路の駆動方法 - Google Patents
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Description
本発明は、有機ＥＬ（Electroluminescence ）ディスプレイなどの、電流値によって輝度が制御される電気光学素子を有する画素回路、およびこの画素回路がマトリクス状に配列された画像表示装置のうち、特に各画素回路内部に設けられた絶縁ゲート型電界効果トランジスタによって電気光学素子に流れる電流値が制御される、いわゆるアクティブマトリクス型画像表示装置、並びに画素回路の駆動方法に関するものである。
画像表示装置、たとえば液晶ディスプレイなどでは、多数の画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に光強度を制御することによって画像を表示する。
これは有機ＥＬディスプレイなどにおいても同様であるが、有機ＥＬディスプレイは各画素回路に発光素子を有する、いわゆる自発光型のディスプレイであり、液晶ディスプレイに比べて画像の視認性が高い、バックライトが不要、応答速度が速い、等の利点を有する。
また、各発光素子の輝度はそれに流れる電流値によって制御することによって発色の階調を得る、すなわち発光素子が電流制御型であるという点で液晶ディスプレイなどとは大きく異なる。
これは有機ＥＬディスプレイなどにおいても同様であるが、有機ＥＬディスプレイは各画素回路に発光素子を有する、いわゆる自発光型のディスプレイであり、液晶ディスプレイに比べて画像の視認性が高い、バックライトが不要、応答速度が速い、等の利点を有する。
また、各発光素子の輝度はそれに流れる電流値によって制御することによって発色の階調を得る、すなわち発光素子が電流制御型であるという点で液晶ディスプレイなどとは大きく異なる。
有機ＥＬディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とが可能であるが、前者は構造が単純であるものの、大型かつ高精細のディスプレイの実現が難しいなどの問題があるため、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子、一般にはＴＦＴ（Thin Film Transistor、薄膜トランジスタ）によって制御する、アクティブマトリクス方式の開発が盛んに行われている。
図４１は、一般的な有機ＥＬ表示装置の構成を示すブロック図である。
この表示装置１は、図４１に示すように、画素回路（ＰＸＬＣ）２ａがｍ×ｎのマトリクス状に配列された画素アレイ部２、水平セレクタ（ＨＳＥＬ）３、ライトスキャナ（ＷＳＣＮ）４、水平セレクタ３により選択され輝度情報に応じたデータ信号が供給されるデータ線ＤＴＬ１〜ＤＴＬｎ、およびライトスキャナ４により選択駆動される走査線ＷＳＬ１〜ＷＳＬｍを有する。
なお、水平セレクタ３、ライトスキャナ４に関しては、多結晶シリコン上に形成する場合や、ＭＯＳＩＣ等で画素の周辺に形成することもある。
この表示装置１は、図４１に示すように、画素回路（ＰＸＬＣ）２ａがｍ×ｎのマトリクス状に配列された画素アレイ部２、水平セレクタ（ＨＳＥＬ）３、ライトスキャナ（ＷＳＣＮ）４、水平セレクタ３により選択され輝度情報に応じたデータ信号が供給されるデータ線ＤＴＬ１〜ＤＴＬｎ、およびライトスキャナ４により選択駆動される走査線ＷＳＬ１〜ＷＳＬｍを有する。
なお、水平セレクタ３、ライトスキャナ４に関しては、多結晶シリコン上に形成する場合や、ＭＯＳＩＣ等で画素の周辺に形成することもある。
図４２は、図４１の画素回路２ａの一構成例を示す回路図である（たとえば特許文献１、２参照）。
図４２の画素回路は、多数提案されている回路のうちで最も単純な回路構成であり、いわゆる２トランジスタ駆動方式の回路である。
図４２の画素回路は、多数提案されている回路のうちで最も単純な回路構成であり、いわゆる２トランジスタ駆動方式の回路である。
図４２の画素回路２ａは、ｐチャネル薄膜電界効果トランジスタ（以下、ＴＦＴという）１１およびＴＦＴ１２、キャパシタＣ１１、発光素子である有機ＥＬ子（ＯＬＥＤ）１３を有する。また、図４２において、ＤＴＬはデータ線を、ＷＳＬは走査線をそれぞれ示している。
有機ＥＬ素子は多くの場合整流性があるため、ＯＬＥＤ(Organic Light Emitting Diode)と呼ばれることがあり、図４２その他では発光素子としてダイオードの記号を用いているが、以下の説明においてＯＬＥＤには必ずしも整流性を要求するものではない。
図４２ではＴＦＴ１１のソースが電源電位ＶCCに接続され、発光素子１３のカソード（陰極）は接地電位ＧＮＤに接続されている。図４２の画素回路２ａの動作は以下の通りである。
有機ＥＬ素子は多くの場合整流性があるため、ＯＬＥＤ(Organic Light Emitting Diode)と呼ばれることがあり、図４２その他では発光素子としてダイオードの記号を用いているが、以下の説明においてＯＬＥＤには必ずしも整流性を要求するものではない。
図４２ではＴＦＴ１１のソースが電源電位ＶCCに接続され、発光素子１３のカソード（陰極）は接地電位ＧＮＤに接続されている。図４２の画素回路２ａの動作は以下の通りである。
ステップＳＴ１：
走査線ＷＳＬを選択状態（ここでは低レベル）とし、データ線ＤＴＬに書き込み電位Ｖdataを印加すると、ＴＦＴ１２が導通してキャパシタＣ１１が充電または放電され、ＴＦＴ１１のゲート電位はＶdataとなる。
走査線ＷＳＬを選択状態（ここでは低レベル）とし、データ線ＤＴＬに書き込み電位Ｖdataを印加すると、ＴＦＴ１２が導通してキャパシタＣ１１が充電または放電され、ＴＦＴ１１のゲート電位はＶdataとなる。
ステップＳＴ２：
走査線ＷＳＬを非選択状態（ここでは高レベル）とすると、データ線ＤＴＬとＴＦＴ１１とは電気的に切り離されるが、ＴＦＴ１１のゲート電位はキャパシタＣ１１によって安定に保持される。
走査線ＷＳＬを非選択状態（ここでは高レベル）とすると、データ線ＤＴＬとＴＦＴ１１とは電気的に切り離されるが、ＴＦＴ１１のゲート電位はキャパシタＣ１１によって安定に保持される。
ステップＳＴ３：
ＴＦＴ１１および発光素子１３に流れる電流は、ＴＦＴ１１のゲート・ソース間電圧Ｖｇｓに応じた値となり、発光素子１３はその電流値に応じた輝度で発光し続ける。
上記ステップＳＴ１のように、走査線ＷＳＬを選択してデータ線に与えられた輝度情報を画素内部に伝える操作を、以下「書き込み」と呼ぶ。
上述のように、図４２の画素回路２ａでは、一度Ｖdataの書き込みを行えば、次に書き換えられるまでの間、発光素子１３は一定の輝度で発光を継続する。
ＴＦＴ１１および発光素子１３に流れる電流は、ＴＦＴ１１のゲート・ソース間電圧Ｖｇｓに応じた値となり、発光素子１３はその電流値に応じた輝度で発光し続ける。
上記ステップＳＴ１のように、走査線ＷＳＬを選択してデータ線に与えられた輝度情報を画素内部に伝える操作を、以下「書き込み」と呼ぶ。
上述のように、図４２の画素回路２ａでは、一度Ｖdataの書き込みを行えば、次に書き換えられるまでの間、発光素子１３は一定の輝度で発光を継続する。
上述したように、画素回路２ａでは、ドライブトランジスタであるＴＦＴ１１ のゲート印加電圧を変化させることで、ＥＬ発光素子１３に流れる電流値を制御している。
このとき、ｐチャネルのドライブトランジスタのソースは電源電位ＶCCに接続されており、このＴＦＴ１１は常に飽和領域で動作している。よって、下記の式１に示した値を持つ定電流源となっている。
このとき、ｐチャネルのドライブトランジスタのソースは電源電位ＶCCに接続されており、このＴＦＴ１１は常に飽和領域で動作している。よって、下記の式１に示した値を持つ定電流源となっている。
（数１）
Ｉds＝１／２・μ（Ｗ／Ｌ）Ｃｏｘ（Ｖgs−｜Ｖｔｈ｜）2 …（１）
Ｉds＝１／２・μ（Ｗ／Ｌ）Ｃｏｘ（Ｖgs−｜Ｖｔｈ｜）2 …（１）
ここで、μはキャリアの移動度を、Ｃｏｘは単位面積当たりのゲ−ト容量を、Ｗはゲ−ト幅を、Ｌはゲ−ト長を、ＶgsはＴＦＴ１１のゲ−ト・ソ−ス間電圧を、ＶthはＴＦＴ１１のしきい値をそれぞれ示している。
単純マトリクス型画像表示装置では、各発光素子は、選択された瞬間にのみ発光するのに対し、アクティブマトリクスでは、上述したように、書き込み終了後も発光素子が発光を継続するため、単純マトリクスに比べて発光素子のピーク輝度、ピーク電流を下げられるなどの点で、とりわけ大型・高精細のディスプレイでは有利となる。
図４３は、有機ＥＬ素子の電流−電圧（Ｉ−Ｖ）特性の経時変化を示す図である。図４３において、実線で示す曲線が初期状態時の特性を示し、破線で示す曲線が経時変化後の特性を示している。
一般的に、有機ＥＬ素子のＩ−Ｖ特性は、図４３に示すように、時間が経過すると劣化してしまう。
しかしながら、図４２の２トランジスタ駆動は定電流駆動のために有機ＥＬ素子には上述したように定電流が流れ続け、有機ＥＬ素子のＩ−Ｖ特性が劣化してもその発光輝度は経時劣化することはない。
しかしながら、図４２の２トランジスタ駆動は定電流駆動のために有機ＥＬ素子には上述したように定電流が流れ続け、有機ＥＬ素子のＩ−Ｖ特性が劣化してもその発光輝度は経時劣化することはない。
ところで、図４２の画素回路２ａは、ｐチャネルのＴＦＴにより構成されているが、ｎチャネルのＴＦＴにより構成することができれば、ＴＦＴ作製において従来のアモルファスシリコン（ａ−Ｓｉ）プロセスを用いることができるようになる。これにより、ＴＦＴ基板の低コスト化が可能となる。
次に、トランジスタをｎチャネルＴＦＴに置き換えた画素回路について考察する。
図４４は、図４２の回路のｐチャネルＴＦＴをｎチャネルＴＦＴに置き換えた画素回路を示す回路図である。
図４４の画素回路２ｂは、ｎチャネルＴＦＴ２１およびＴＦＴ２２、キャパシタＣ２１、発光素子である有機ＥＬ素子（ＯＬＥＤ）２３を有する。また、図４４において、ＤＴＬはデータ線を、ＷＳＬは走査線をそれぞれ示している。
この画素回路２ｂでは、ドライブトランジスタとしてＴＦＴ２１のドレイン側が電源電位ＶCCに接続され、ソースはＥＬ素子２３のアノードに接続されており、ソースフォロワー回路を形成している。
図４５は、初期状態におけるドライブトランジスタとしてのＴＦＴ２１とＥＬ素子２３の動作点を示す図である。図４５において、横軸はＴＦＴ２１のドレイン・ソース間電圧Ｖｄｓを、縦軸はドレイン・ソース間電流Ｉｄｓをそれぞれ示している。
図４５に示すように、ソース電圧はドライブトランジスタであるＴＦＴ２１とＥＬ素子２３との動作点で決まり、その電圧はゲート電圧によって異なる値を持つ。
このＴＦＴ２１は飽和領域で駆動されるので、動作点のソース電圧に対したＶｇｓに関して上記式１に示した方程式の電流値の電流Ｉｄｓを流す。
ＵＳＰ５，６８４，３６５
特開平８−２３４６８３号公報
このＴＦＴ２１は飽和領域で駆動されるので、動作点のソース電圧に対したＶｇｓに関して上記式１に示した方程式の電流値の電流Ｉｄｓを流す。
しかしながら、ここでも同様にＥＬ素子のＩ−Ｖ特性は経時劣化してしまう。図４６に示すように、この経時劣化により動作点が変動してしまい、同じゲート電圧を印加していてもそのソース電圧は変動する。
これにより、ドライブトランジスタであるＴＦＴ２１のゲート・ソース間電圧Ｖｇｓは変化してしまい、流れる電流値が変動する。同時にＥＬ素子２３に流れる電流値も変化するので、ＥＬ素子２３のＩ−Ｖ特性が劣化すると、図４４のソースフォロワー回路ではその発光輝度は経時変化してしまう。
これにより、ドライブトランジスタであるＴＦＴ２１のゲート・ソース間電圧Ｖｇｓは変化してしまい、流れる電流値が変動する。同時にＥＬ素子２３に流れる電流値も変化するので、ＥＬ素子２３のＩ−Ｖ特性が劣化すると、図４４のソースフォロワー回路ではその発光輝度は経時変化してしまう。
また、図４７に示すように、ドライブトランジスタとしてのｎチャネルＴＦＴ３１のソースを接地電位ＧＮＤに接続し、ドレインをＥＬ素子３３のカソードに接続し、ＥＬ素子３３のアノードを電源電位ＶCCに接続する回路構成も考えられる。
この方式では、図４２のｐチャネルＴＦＴによる駆動と同様に、ソースの電位が固定されており、ドライブトランジスタとしてＴＦＴ３１は定電流源として動作して、ＥＬ素子３３のＩ−Ｖ特性の劣化による輝度変化も防止できる。
しかしながら、この方式ではドライブトランジスタをＥＬ素子のカソード側に接続する必要があり、このカソード接続は新規にアノード・カソードの電極の開発が必要であり、現状の技術では非常に困難であるとされている。
以上より、従来の方式では輝度変化のない、ｎチャネルトランジスタ使用の有機ＥＬ素子の開発はなされていなかった。
以上より、従来の方式では輝度変化のない、ｎチャネルトランジスタ使用の有機ＥＬ素子の開発はなされていなかった。
また、たとえ、輝度変化のない、ｎチャネルトランジスタ使用の有機ＥＬ素子の開発がなされたとしても、ＴＦＴトランジスタは一般的に移動度μやしきい値Ｖｔｈのばらつきが大きいことが特徴であることから、駆動トランジスタのゲートに同じ値の電圧が印加されても、画素ごとに電流値は駆動トランジスタの移動度μやしきい値Ｖｔｈによってばらついてしまい、均一な画質を得ることができない。
本発明は、かかる事情に鑑みてなされたものであり、その目的は、発光素子の電流−電圧特性が経時変化しても、輝度劣化の無いソースフォロワー出力が行え、ｎチャネルトランジスタのソースフォロワー回路が可能となり、現状のアノード・カソード電極を用いたままで、ｎチャネルトランジスタを電気光学素子の駆動素子として用いることができ、しかも、画素内部の能動素子のしきい値や移動度のばらつきによらず均一で高品位の画像を表示することが可能な画素回路、表示装置、および画素回路の駆動方法を提供することにある。
上記目的を達成するため、本発明の第１の観点は、流れる電流によって輝度が変化する電気光学素子を駆動する画素回路であって、輝度情報に応じたデータ信号が供給されるデータ線と、第１、第２、第３、および第４のノードと、第１および第２の基準電位と、所定の基準電流を供給する基準電流供給手段と、上記第１のノードと上記第２のノードとの間に接続された画素容量素子と、第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、上記第１のノードと上記第３のノードとの間に接続された第１のスイッチと、上記第３のノードと上記第４のノードとの間に接続された第２のスイッチと、上記第１のノードと固定電位との間に接続された第３のスイッチと、上記第２のノードと所定の電位線との間に接続された第４のスイッチと、上記データ線と上記第４のノードとの間に接続された第５のスイッチと、上記第３のノードと上記基準電流供給手段との間に接続された第６のスイッチと、上記第４のノードに接続された結合容量素子と、上記結合容量素子と上記第２のノードとの間に接続された電気的接続手段と、を有し、上記第１の基準電位と上記第３のノードとの間に上記駆動トランジスタの電流供給ラインが接続され、上記第１のノードと上記第２の基準電位との間に上記電気光学素子が接続されている。
好適には、上記電気的接続手段は、上記第２のノードと上記結合容量素子とを直接接続する配線を含む。
好適には、上記電気的接続手段は、上記第２のノードと上記結合容量素子とを選択的に接続する第７のスイッチを含む。
好適には、上記第１のノードと上記電気光学素子との間に接続された第７のスイッチと、上記第１のノードと上記データ線との間に接続された第８のスイッチと、を含む。
また、上記第１のノードと上記電気光学素子との間に接続された第７のスイッチと、上記第１のノードと上記第４のノードとの間に接続された第８のスイッチと、を含む。
また、上記第１のノードと上記電気光学素子との間に接続された第７のスイッチと、上記第１のノードと上記第４のノードとの間に接続された第８のスイッチと、を含む。
好適には、上記所定の電位線は、上記データ線と共用されている。
また、上記駆動トランジスタが電界効果トランジスタであり、ソースが上記第３のノードに接続され、ドレインが上記第１の基準電位に接続されている。
好適には、上記電気光学素子を駆動する場合、第１ステージとして、上記第１、第２、第４、第５および第６のスイッチが非導通状態に保持された状態で、上記第３のスイッチが導通状態に保持されて、上記第１のノードが固定電位に接続され、第２ステージとして、上記第２、第４、および上記第６のスイッチが導通状態に保持されて、所定電位を上記第２のノードに入力させ、基準電流を上記第３のノードに流し、画素容量素子に所定電位を充電し、第３ステージとして、上記第２および第６のスイッチが非導通状態に保持され、さらに第４のスイッチが非導通状態に保持され、上記第５のスイッチが導通状態に保持されて上記データ線を伝播されるデータが上記第２のノードに入力された後、上記第５のスイッチが非導通状態に保持され、第４ステージとして、上記第１のスイッチが導通状態に保持され、上記第３のスイッチが非導通状態に保持される。
また、好適には、上記電気光学素子を駆動する場合、第１ステージとして、上記第１、第２、第４、第５、第６、および第７のスイッチが非導通状態に保持された状態で、上記第３のスイッチが導通状態に保持されて、上記第１のノードが固定電位に接続され、
第２ステージとして、上記第２、第４、第６、および第７のスイッチが導通状態に保持されて、上記データ線を伝播されるデータ電位を上記第２のノードに入力させ、基準電流を上記第３のノードに流し、画素容量素子に所定電位を充電し、第３ステージとして、上記第２および第６のスイッチが非導通状態に保持され、さらに第４のスイッチが非導通状態に保持され、上記第５のスイッチが導通状態に保持されて上記データ線を伝播されるデータが上記第第４のノードを介して第２のノードに入力された後、上記第５および第７のスイッチが非導通状態に保持され、第４ステージとして、上記第１のスイッチが導通状態に保持され、上記第３のスイッチが非導通状態に保持される。
第２ステージとして、上記第２、第４、第６、および第７のスイッチが導通状態に保持されて、上記データ線を伝播されるデータ電位を上記第２のノードに入力させ、基準電流を上記第３のノードに流し、画素容量素子に所定電位を充電し、第３ステージとして、上記第２および第６のスイッチが非導通状態に保持され、さらに第４のスイッチが非導通状態に保持され、上記第５のスイッチが導通状態に保持されて上記データ線を伝播されるデータが上記第第４のノードを介して第２のノードに入力された後、上記第５および第７のスイッチが非導通状態に保持され、第４ステージとして、上記第１のスイッチが導通状態に保持され、上記第３のスイッチが非導通状態に保持される。
本発明の第２の観点の表示装置は、マトリクス状に複数配列された画素回路と、上記画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じたデータ信号が供給されるデータ線と、第１および第２の基準電位と、を有し、所定の基準電流を供給する基準電流供給手段と、上記画素回路は、流れる電流によって輝度が変化する電気光学素子と、第１、第２、第３、および第４のノードと、上記第１のノードと上記第２のノードとの間に接続された画素容量素子と、第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、上記第１のノードと上記第３のノードとの間に接続された第１のスイッチと、上記第３のノードと上記第４のノードとの間に接続された第２のスイッチと、上記第１のノードと固定電位との間に接続された第３のスイッチと、上記第２のノードと所定の電位線との間に接続された第４のスイッチと、上記データ線と上記第４のノードとの間に接続された第５のスイッチと、上記第３のノードと上記基準電流供給手段との間に接続された第６のスイッチと、上記第４のノードに接続された結合容量素子と、上記結合容量素子と上記第２のノードとの間に接続された電気的接続手段と、を有し、上記第１の基準電位と上記第３のノードとの間に上記駆動トランジスタの電流供給ラインが接続され、上記第１のノードと上記第２の基準電位との間に上記電気光学素子が接続されている。
本発明の第３の観点は、流れる電流によって輝度が変化する電気光学素子と、輝度情報に応じたデータ信号が供給されるデータ線と、第１、第２、第３、および第４のノードと、第１および第２の基準電位と、所定の基準電流を供給する基準電流供給手段と、上記第１のノードと上記第２のノードとの間に接続された画素容量素子と、第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、上記第１のノードと上記第３のノードとの間に接続された第１のスイッチと、上記第３のノードと上記第４のノードとの間に接続された第２のスイッチと、上記第１のノードと固定電位との間に接続された第３のスイッチと、上記第２のノードと所定の電位線との間に接続された第４のスイッチと、上記データ線と上記第４のノードとの間に接続された第５のスイッチと、上記第３のノードと上記基準電流供給手段との間に接続された第６のスイッチと、上記第４のノードに接続された結合容量素子と、上記結合容量素子と上記第２のノードとの間に接続された電気的接続手段と、を有し、上記第１の基準電位と上記第３のノードとの間に上記駆動トランジスタの電流供給ラインが接続され、上記第１のノードと上記第２の基準電位との間に上記電気光学素子が接続されている画素回路の駆動方法であって、上記第１、第２、第４、第５および第６のスイッチが非導通状態に保持した状態で、上記第３のスイッチを導通状態に保持させて、上記第１のノードを固定電位に接続し、上記第２、第４、および上記第６のスイッチを導通状態に保持して、所定電位を上記第２のノードに入力させ、基準電流を上記第３のノードに流し、画素容量素子に所定電位を充電し、上記第２および第６のスイッチを非導通状態に保持し、さらに第４のスイッチを非導通状態に保持し、上記第５のスイッチを導通状態に保持し上記データ線を伝播されるデータを上記第２のノードに入力させた後、上記第５のスイッチを非導通状態に保持し、上記第１のスイッチを導通状態に保持し、上記第３のスイッチを非導通状態に保持する。
本発明によれば、たとえば電気光学素子の発光状態時は、第１のスイッチがオン状態（導通状態）に保持され、第２〜第７のスイッチがオフ状態（非導通状態）に保持される。
ドライブ（駆動）トランジスタは飽和領域で動作するように設計されており、電気光学素子に流れる電流Ｉｄｓは、上記式１で示される値をとる。
次に、第１のスイッチがオフとなり、第２、第４〜第７のスイッチはオフ状態に保持されたままで、第３のスイッチがオンする。
このとき、第３のスイッチを介して電流が流れ、第１のノードの電位は接地電位ＧＮＤまで下降する。そのため、電気光学素子に印加される電圧も０Ｖとなり、電気光学素子は発光しなくなる。
次に、第３のスイッチがオン状態、第１および第５のスイッチがオフ状態に保持されたままで、第２、第４、第６、第７のスイッチがオンする。
これにより、たとえば所定電位Ｖ0 あるいはデータ線を伝播された入力電圧Ｖｉｎが第２のノードに入力し、これと並行して、基準電流供給手段により基準電流が第３のノードに流れる。その結果、駆動トランジスタのゲート・ソース間電圧Ｖｇｓが、結合容量素子に充電される。
このとき、駆動トランジスタは飽和領域で動作することから、駆動トランジスタのゲート・ソース間電圧Ｖｇｓは、移動度μおよびしきい値Ｖｔｈを含んだ項となる。また、このとき、画素容量素子にはＶ0 またはＶｉｎが充電される。
ドライブ（駆動）トランジスタは飽和領域で動作するように設計されており、電気光学素子に流れる電流Ｉｄｓは、上記式１で示される値をとる。
次に、第１のスイッチがオフとなり、第２、第４〜第７のスイッチはオフ状態に保持されたままで、第３のスイッチがオンする。
このとき、第３のスイッチを介して電流が流れ、第１のノードの電位は接地電位ＧＮＤまで下降する。そのため、電気光学素子に印加される電圧も０Ｖとなり、電気光学素子は発光しなくなる。
次に、第３のスイッチがオン状態、第１および第５のスイッチがオフ状態に保持されたままで、第２、第４、第６、第７のスイッチがオンする。
これにより、たとえば所定電位Ｖ0 あるいはデータ線を伝播された入力電圧Ｖｉｎが第２のノードに入力し、これと並行して、基準電流供給手段により基準電流が第３のノードに流れる。その結果、駆動トランジスタのゲート・ソース間電圧Ｖｇｓが、結合容量素子に充電される。
このとき、駆動トランジスタは飽和領域で動作することから、駆動トランジスタのゲート・ソース間電圧Ｖｇｓは、移動度μおよびしきい値Ｖｔｈを含んだ項となる。また、このとき、画素容量素子にはＶ0 またはＶｉｎが充電される。
次に、第２および第６のスイッチがオフする。これによって、駆動トランジスタのソース電位（第３のノードの電位）は、たとえば（Ｖ0 またはＶｉｎ−Ｖｔｈ）まで上昇する。
そして、さらに、第３および第７のスイッチがオン状態、第１、第２、第６のスイッチがオフ状態に保持されたままで、第５のスイッチがオンし、第４のスイッチがオフする。第５のスイッチがオンすることにより、第５のスイッチを介してデータ線を伝播された入力電圧Ｖｉｎが結合容量素子を通して駆動トランジスタのゲートに電圧ΔＶをカップリングさせる。
このカップリング量ΔＶは、第１のノードと第２のノード間の電圧変化量（駆動トランジスタのＶｇｓ）と、画素容量素子、結合容量素子、および駆動トランジスタの寄生容量によって決まり、画素容量素子と寄生容量に比べて結合容量素子の容量を大きくすれば変化量のほぼ全てが駆動トランジスタのゲートにカップリングされ、駆動トランジスタのゲート電位は（Ｖ0 またはＶｉｎ＋Ｖｇｓ）となる。
書き込み終了後、第５および第７のスイッチがオフし、さらに、第１のスイッチがオンして、第３のスイッチがオフする。
これによって、駆動トランジスタのソース電位は一旦接地電位ＧＮＤに降下、その後上昇し、電気光学素子にも電流が流れ始める。駆動トランジスタのソース電位は変動するにも関わらず、そのゲート・ソース間には画素容量素子があり、また、画素容量素子の容量を駆動トランジスタの寄生容量よりも大きくすることでゲート・ソース電位は常に（Ｖｉｎ＋Ｖｇｓ）という一定値に保たれる。
このとき、駆動トランジスタは飽和領域で駆動するので、駆動トランジスタに流れる電流値Ｉｄｓは式１で示された値となり、それはゲート・ソース間電圧で決定される。このＩｄｓは電気光学素子にも同様に流れ、電気光学素子は発光する。
そして、さらに、第３および第７のスイッチがオン状態、第１、第２、第６のスイッチがオフ状態に保持されたままで、第５のスイッチがオンし、第４のスイッチがオフする。第５のスイッチがオンすることにより、第５のスイッチを介してデータ線を伝播された入力電圧Ｖｉｎが結合容量素子を通して駆動トランジスタのゲートに電圧ΔＶをカップリングさせる。
このカップリング量ΔＶは、第１のノードと第２のノード間の電圧変化量（駆動トランジスタのＶｇｓ）と、画素容量素子、結合容量素子、および駆動トランジスタの寄生容量によって決まり、画素容量素子と寄生容量に比べて結合容量素子の容量を大きくすれば変化量のほぼ全てが駆動トランジスタのゲートにカップリングされ、駆動トランジスタのゲート電位は（Ｖ0 またはＶｉｎ＋Ｖｇｓ）となる。
書き込み終了後、第５および第７のスイッチがオフし、さらに、第１のスイッチがオンして、第３のスイッチがオフする。
これによって、駆動トランジスタのソース電位は一旦接地電位ＧＮＤに降下、その後上昇し、電気光学素子にも電流が流れ始める。駆動トランジスタのソース電位は変動するにも関わらず、そのゲート・ソース間には画素容量素子があり、また、画素容量素子の容量を駆動トランジスタの寄生容量よりも大きくすることでゲート・ソース電位は常に（Ｖｉｎ＋Ｖｇｓ）という一定値に保たれる。
このとき、駆動トランジスタは飽和領域で駆動するので、駆動トランジスタに流れる電流値Ｉｄｓは式１で示された値となり、それはゲート・ソース間電圧で決定される。このＩｄｓは電気光学素子にも同様に流れ、電気光学素子は発光する。
本発明によれば、ＥＬ発光素子のＩ−Ｖ特性が経時変化しても、輝度劣化の無いソースフォロワー出力が行える。
ｎチャネルトランジスタのソースフォロワー回路が可能となり、現状のアノード・カソード電極を用いたままで、ｎチャネルトランジスタをＥＬ発光素子の駆動素子として用いることができる。
また、駆動トランジスタのしきい値のばらつきのみならず、移動度のばらつきも大幅に抑えることができ、ユニフォーミティの均一な画質を得ることができる。
また、基準電流を流し駆動トランジスタのしきい値のばらつきのキャンセルを行っていることから、パネル毎にスイッチのオン、オフのタイミングの設定でしきい値をキャンセルする必要がないため、タイミングの設定する工数増加を抑えることができる。
また、画素内の容量設計が容易に行え、尚且つ容量は小さくすることができるので画素面積を縮小することができ、パネルの高精細化が可能となる。
また、入力電圧を入力する時に電圧変化量のほぼ全てを駆動トランジスタのゲートにカップリングさせることができるので、画素ごとの電流値のバラツキを低減することができ、均一な画質を得ることができる。
さらに駆動トランジスタのゲートに固定電位を入力して基準電流Ｉrefを流すことで画素内に信号線からの入力電圧が入力されている時間を短くすることができ、画素に高速に書き込むことができ、3回書き込み方式のように1Ｈを数分割して画素に書き込むといった駆動方式にも対応することが可能となる。
また、ｎチャネルのみで画素回路のトランジスタを構成することができ、ＴＦＴ作成においてａ−Ｓｉプロセスを用いることができるようになる。これにより、ＴＦＴ基板の低コスト化が可能となる。
ｎチャネルトランジスタのソースフォロワー回路が可能となり、現状のアノード・カソード電極を用いたままで、ｎチャネルトランジスタをＥＬ発光素子の駆動素子として用いることができる。
また、駆動トランジスタのしきい値のばらつきのみならず、移動度のばらつきも大幅に抑えることができ、ユニフォーミティの均一な画質を得ることができる。
また、基準電流を流し駆動トランジスタのしきい値のばらつきのキャンセルを行っていることから、パネル毎にスイッチのオン、オフのタイミングの設定でしきい値をキャンセルする必要がないため、タイミングの設定する工数増加を抑えることができる。
また、画素内の容量設計が容易に行え、尚且つ容量は小さくすることができるので画素面積を縮小することができ、パネルの高精細化が可能となる。
また、入力電圧を入力する時に電圧変化量のほぼ全てを駆動トランジスタのゲートにカップリングさせることができるので、画素ごとの電流値のバラツキを低減することができ、均一な画質を得ることができる。
さらに駆動トランジスタのゲートに固定電位を入力して基準電流Ｉrefを流すことで画素内に信号線からの入力電圧が入力されている時間を短くすることができ、画素に高速に書き込むことができ、3回書き込み方式のように1Ｈを数分割して画素に書き込むといった駆動方式にも対応することが可能となる。
また、ｎチャネルのみで画素回路のトランジスタを構成することができ、ＴＦＴ作成においてａ−Ｓｉプロセスを用いることができるようになる。これにより、ＴＦＴ基板の低コスト化が可能となる。
以下、本発明の実施形態を添付図面に関連付けて説明する。
第１実施形態
図１は、本第１の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
図２は、図１の有機ＥＬ表示装置において本第１の実施形態に係る画素回路の具体的な構成を示す回路図である。
図１は、本第１の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
図２は、図１の有機ＥＬ表示装置において本第１の実施形態に係る画素回路の具体的な構成を示す回路図である。
この表示装置１００は、図１および図２に示すように、画素回路（ＰＸＬＣ）１０１がｍ×ｎのマトリクス状に配列された画素アレイ部１０２、水平セレクタ（ＨＳＥＬ）１０３、ライトスキャナ（ＷＳＣＮ）１０４、第１のドライブスキャナ（ＤＳＣＮ１）１０５、第２のドライブスキャナ（ＤＳＣＮ２）１０６、第３のドライブスキャナ（ＤＳＣＮ３）１０７、第４のドライブスキャナ（ＤＳＣＮ４）１０８、第５のドライブスキャナ（ＤＳＣＮ５）１０９、第６のドライブスキャナ（ＤＳＣＮ６）１１０、リファレンス定電流源（ＲＣＩＳ）１１１、水平セレクタ１０３により選択され輝度情報に応じたデータ信号が供給されるデータ線ＤＴＬ１０１〜ＤＴＬ１０ｎ、ライトスキャナ１０４により選択駆動される走査線ＷＳＬ１０１〜ＷＳＬ１０ｍ、第１のドライブスキャナ１０５により選択駆動される駆動線ＤＳＬ１０１〜ＤＳＬ１０ｍ、第２のドライブスキャナ１０６により選択駆動される駆動線ＤＳＬ１１１〜ＤＳＬ１１ｍ、第３のドライブスキャナ１０７により選択駆動される駆動線ＤＳＬ１２１〜ＤＳＬ１２ｍ、第４のドライブスキャナ１０８により選択駆動される駆動線ＤＳＬ１３１〜ＤＳＬ１３ｍ、第５のドライブスキャナ１０９により選択駆動される駆動線ＤＳＬ１４１〜ＤＳＬ１４ｍ、第６のドライブスキャナ１１０により選択駆動される駆動線ＤＳＬ１５１〜ＤＳＬ１５ｍ、および定電流源１１１による基準電流Ｉｒｅｆが供給される基準電流供給線ＩＳＬ１０１〜ＩＳＬ１０ｎを有する。
なお、画素アレイ部１０２において、画素回路１０１はｍ×ｎのマトリクス状に配列されるが、図１においては図面の簡単化のために２（＝ｍ）×３（＝ｎ）のマトリクス状に配列した例を示している。
また、図２においても、図面の簡単化のために一つの画素回路の具体的な構成を示している。
また、図２においても、図面の簡単化のために一つの画素回路の具体的な構成を示している。
本第１の実施形態に係る画素回路１０１は、図２に示すように、ｎチャネルＴＦＴ１１１〜ＴＦＴ１１８、キャパシタＣ１１１，Ｃ１１２、有機ＥＬ素子（ＯＬＥＤ：電気光学素子）からなる発光素子１１９、第１のノードＮＤ１１１、第２のＮＤ１１２、第３のノードＮＤ１１３、および第４のノードＮＤ１１４を有する。
また、図２において、ＤＴＬ１０１はデータ線を、ＷＳＬ１０１は走査線を、ＤＳＬ１０１，ＤＳＬ１１１，ＤＳＬ１２１，ＤＳＬ１３１，ＤＳＬ１４１，ＤＳＬ１５１は駆動線をそれぞれ示している。
これらの構成要素のうち、ＴＦＴ１１１が本発明に係る電界効果トランジスタ（ドライブ（駆動）トランジスタ）を構成し、ＴＦＴ１１２が第１のスイッチを構成し、ＴＦＴ１１３が第２のスイッチを構成し、ＴＦＴ１１４が第３のスイッチを構成し、ＴＦＴ１１５が第４のスイッチを構成し、ＴＦＴ１１６が第５のスイッチを構成し、ＴＦＴ１１７が第６のスイッチを構成し、ＴＦＴ１１８が電気的接続手段としての第７のスイッチを構成し、キャパシタＣ１１１が本発明に係る画素容量素子を構成し、キャパシタＣ１１２が本発明に係る結合容量素子を構成している。
また、電源電圧ＶCCの供給ライン（電源電位）が第１の基準電位に相当し、接地電位ＧＮＤが第２の基準電位に相当している。
また、本第１の実施形態においては、データ線と所定電位線とが共用されている。
また、図２において、ＤＴＬ１０１はデータ線を、ＷＳＬ１０１は走査線を、ＤＳＬ１０１，ＤＳＬ１１１，ＤＳＬ１２１，ＤＳＬ１３１，ＤＳＬ１４１，ＤＳＬ１５１は駆動線をそれぞれ示している。
これらの構成要素のうち、ＴＦＴ１１１が本発明に係る電界効果トランジスタ（ドライブ（駆動）トランジスタ）を構成し、ＴＦＴ１１２が第１のスイッチを構成し、ＴＦＴ１１３が第２のスイッチを構成し、ＴＦＴ１１４が第３のスイッチを構成し、ＴＦＴ１１５が第４のスイッチを構成し、ＴＦＴ１１６が第５のスイッチを構成し、ＴＦＴ１１７が第６のスイッチを構成し、ＴＦＴ１１８が電気的接続手段としての第７のスイッチを構成し、キャパシタＣ１１１が本発明に係る画素容量素子を構成し、キャパシタＣ１１２が本発明に係る結合容量素子を構成している。
また、電源電圧ＶCCの供給ライン（電源電位）が第１の基準電位に相当し、接地電位ＧＮＤが第２の基準電位に相当している。
また、本第１の実施形態においては、データ線と所定電位線とが共用されている。
画素回路１０１において、第１の基準電位（本実施形態では電源電位ＶCC）と第２の基準電位（本実施形態では接地電位ＧＮＤ）との間に、ドライブトランジスタとしてのＴＦＴ１１１、第３のノードＮＤ１１３、第１のスイッチとしてのＴＦＴ１１２、第１のノードＮＤ１１１、および発光素子（ＯＬＥＤ）１１９が直列に接続されている。
具体的には、発光素子１１９のカソードが接地電位ＧＮＤに接続され、アノードが第１のノードＮＤ１１１に接続され、ＴＦＴ１１２のソースが第１のノードＮＤ１１１に接続され、第１のノードＮＤ１１１と第３のノードＮＤ１１３との間にＴＦＴ１１２のソース・ドレインが接続され、ＴＦＴ１１１のソースが第３のノードＮＤ１１３に接続され、ＴＦＴ１１１のドレインが電源電位ＶCCが接続されている。
そして、ＴＦＴ１１１のゲートが第２のノードＮＤ１１２に接続され、ＴＦＴ１１２のゲートが第２のドライブスキャナ１０６により駆動される駆動線ＤＳＬ１１１に接続されている。
第３のノードＮＤ１１３と第４のノードＮＤ１１４との間に第２のスイッチとしてのＴＦＴ１１３のソース・ドレインが接続され、ＴＦＴ１１３のゲートが第５のドライブスキャナ１０９により駆動される駆動線ＤＳＬ１４１に接続されている。
第３のスイッチとしてのＴＦＴ１１４のドレインが第１のノードＮＤ１１１およびキャパシタＣ１１１の第１電極に接続され、ソースが固定電位（本実施形態では接地電位ＧＮＤ）に接続され、ＴＦＴ１１４のゲートが第６のドライブスキャナにより駆動されるゲートが駆動線ＤＳＬ１５１に接続されている。また、キャパシタＣ１１１の第２電極が第２のノードＮＤ１１２に接続されている。
第２のノードＮＤ１１２とキャパシタＣ１１２の第１電極に第７のスイッチとしてのＴＦＴ１１８のソース・ドレインが接続され、ＴＦＴ１１８の第３のドライブスキャナにより駆動されるゲートが駆動線ＤＬＳ１２１に接続されている。
データ線（所定電位線）ＤＴＬ１０１と第２のノードＮＤ１１２に第４のスイッチとしてのＴＦＴ１１５のソース・ドレインがそれぞれ接続され、ＴＦＴ１１５のゲートが第４のドライブスキャナ１０８に駆動される駆動線ＤＳＬ１３１に接続されている。
データ線ＤＴＬ１０１と第４のノードＮＤ１１４に第５のスイッチとしてのＴＦＴ１１６のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ１１６のゲートがライトスキャナ１０４により駆動される走査線ＷＳＬ１０１に接続されている。
さらに、第３のノードＮＤ１１３と基準電流供給線ＩＳＬ１０１との間に第６のスイッチとしてのＴＦＴ１１７のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ１１７のゲートが第１のドライブスキャナ１０５により駆動される駆動線ＤＳＬ１０１に接続されている。
具体的には、発光素子１１９のカソードが接地電位ＧＮＤに接続され、アノードが第１のノードＮＤ１１１に接続され、ＴＦＴ１１２のソースが第１のノードＮＤ１１１に接続され、第１のノードＮＤ１１１と第３のノードＮＤ１１３との間にＴＦＴ１１２のソース・ドレインが接続され、ＴＦＴ１１１のソースが第３のノードＮＤ１１３に接続され、ＴＦＴ１１１のドレインが電源電位ＶCCが接続されている。
そして、ＴＦＴ１１１のゲートが第２のノードＮＤ１１２に接続され、ＴＦＴ１１２のゲートが第２のドライブスキャナ１０６により駆動される駆動線ＤＳＬ１１１に接続されている。
第３のノードＮＤ１１３と第４のノードＮＤ１１４との間に第２のスイッチとしてのＴＦＴ１１３のソース・ドレインが接続され、ＴＦＴ１１３のゲートが第５のドライブスキャナ１０９により駆動される駆動線ＤＳＬ１４１に接続されている。
第３のスイッチとしてのＴＦＴ１１４のドレインが第１のノードＮＤ１１１およびキャパシタＣ１１１の第１電極に接続され、ソースが固定電位（本実施形態では接地電位ＧＮＤ）に接続され、ＴＦＴ１１４のゲートが第６のドライブスキャナにより駆動されるゲートが駆動線ＤＳＬ１５１に接続されている。また、キャパシタＣ１１１の第２電極が第２のノードＮＤ１１２に接続されている。
第２のノードＮＤ１１２とキャパシタＣ１１２の第１電極に第７のスイッチとしてのＴＦＴ１１８のソース・ドレインが接続され、ＴＦＴ１１８の第３のドライブスキャナにより駆動されるゲートが駆動線ＤＬＳ１２１に接続されている。
データ線（所定電位線）ＤＴＬ１０１と第２のノードＮＤ１１２に第４のスイッチとしてのＴＦＴ１１５のソース・ドレインがそれぞれ接続され、ＴＦＴ１１５のゲートが第４のドライブスキャナ１０８に駆動される駆動線ＤＳＬ１３１に接続されている。
データ線ＤＴＬ１０１と第４のノードＮＤ１１４に第５のスイッチとしてのＴＦＴ１１６のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ１１６のゲートがライトスキャナ１０４により駆動される走査線ＷＳＬ１０１に接続されている。
さらに、第３のノードＮＤ１１３と基準電流供給線ＩＳＬ１０１との間に第６のスイッチとしてのＴＦＴ１１７のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ１１７のゲートが第１のドライブスキャナ１０５により駆動される駆動線ＤＳＬ１０１に接続されている。
このように、本実施形態に係る画素回路１０１は、ドライブトランジスタとしてのＴＦＴ１１１のゲート・ソース間に画素容量としてのキャパシタＣ１１１が接続され、非発光期間にＴＦＴ１１１のソース側電位をスイッチトランジスタとしてのＴＦＴ１１４を介して固定電位に接続し、かつ、ＴＦＴ１１１のソース（第３のノードＮＤ１３）に所定の基準電流（たとえば２μＡ）Ｉｒｅｆを所定のタイミングで供給して、基準電流Ｉｒｅｆに相当する電圧を保持し、その電圧を中心して入力信号電圧をカップリングさせることで、移動度のばらつきのセンター値を中心にＥＬ発光素子１９を駆動し、ドライブトランジスタとしてのＴＦＴ１１１の移動度ばらつきによりユニフォーミティばらつきを抑制した画質を得るように構成されている。
次に、上記構成の動作を、画素回路の動作を中心に、図３（Ａ）〜（Ｉ）並びに図４，図５の（Ａ），（Ｂ）、および図６，図７に関連付けて説明する。
なお、図３（Ａ）は画素配列の第１行目の駆動線ＤＳＬ１３１に印加される駆動信号ｄｓ〔４〕を、図３（Ｂ）は画素配列の第１行目の操作線ＷＳＬ１０１に印加される走査信号ｗｓ〔１〕を、図３（Ｃ）は画素配列の第１行目の駆動線ＤＳＬ１２１に印加される駆動信号ｄｓ〔３〕を、図３（Ｄ）は画素配列の第１行目の駆動線ＤＳＬ１４１に印加される駆動信号ｄｓ〔５〕を、図３（Ｅ）は画素配列の第１行目の駆動線ＤＳＬ１５１に印加される駆動信号ｄｓ〔６〕を、図３（Ｆ）は画素配列の第１行目の駆動線ＤＳＬ１１１に印加される駆動信号ｄｓ〔２〕を、図３（Ｇ）は画素配列の第１行目の駆動線ＤＳＬ１０１に印加される駆動信号ｄｓ〔１〕を、図３（Ｈ）はドライブトランジスタとしてのＴＦＴ１１１のゲート電位Ｖｇ111 を、図３（Ｉ）は第１のノードＮＤ１１１の電位ＶND111
をそれぞれ示している。
なお、図３（Ａ）は画素配列の第１行目の駆動線ＤＳＬ１３１に印加される駆動信号ｄｓ〔４〕を、図３（Ｂ）は画素配列の第１行目の操作線ＷＳＬ１０１に印加される走査信号ｗｓ〔１〕を、図３（Ｃ）は画素配列の第１行目の駆動線ＤＳＬ１２１に印加される駆動信号ｄｓ〔３〕を、図３（Ｄ）は画素配列の第１行目の駆動線ＤＳＬ１４１に印加される駆動信号ｄｓ〔５〕を、図３（Ｅ）は画素配列の第１行目の駆動線ＤＳＬ１５１に印加される駆動信号ｄｓ〔６〕を、図３（Ｆ）は画素配列の第１行目の駆動線ＤＳＬ１１１に印加される駆動信号ｄｓ〔２〕を、図３（Ｇ）は画素配列の第１行目の駆動線ＤＳＬ１０１に印加される駆動信号ｄｓ〔１〕を、図３（Ｈ）はドライブトランジスタとしてのＴＦＴ１１１のゲート電位Ｖｇ111 を、図３（Ｉ）は第１のノードＮＤ１１１の電位ＶND111
をそれぞれ示している。
まず、通常のＥＬ発光素子１１９の発光状態時は、図３（Ａ）〜（Ｇ）に示すように、ライトスキャナ１０４より走査線ＷＳＬ１０１への走査信号ｗｓ〔１〕がローレベルに設定され、ドライブスキャナ１０５により駆動線ＤＳＬ１０１への駆動信号ｄｓ〔１〕がローレベルに設定され、ドライブスキャナ１０７により駆動線ＤＳＬ１２１への駆動信号ｄｓ〔３〕がローレベルに設定され、ドライブスキャナ１０８により駆動線ＤＳＬ１３１への駆動信号ｄｓ〔４〕がローレベルに設定され、ドライブスキャナ１０９により駆動線ＤＳＬ１４１への駆動信号ｄｓ〔５〕がローレベルに設定され、ドライブスキャナ１１０により駆動線ＤＳＬ１５１への駆動信号ｄｓ〔６〕がローレベルに設定され、ドライブスキャナ１０６により駆動線ＤＳＬ１１１への駆動信号ｄｓ〔２〕のみが選択的にハイレベルに設定される。
その結果、画素回路１０１においては、図４（Ａ）に示すように、ＴＦＴ１１２がオン状態（導通状態）に保持され、ＴＦＴ１１３〜ＴＦＴ１１８がオフ状態（非導通状態）に保持される。
ドライブトランジスタ１１１は飽和領域で動作するように設計されており、ＥＬ発光素子１１９に流れる電流Ｉｄｓは、上記式１で示される値をとる。
その結果、画素回路１０１においては、図４（Ａ）に示すように、ＴＦＴ１１２がオン状態（導通状態）に保持され、ＴＦＴ１１３〜ＴＦＴ１１８がオフ状態（非導通状態）に保持される。
ドライブトランジスタ１１１は飽和領域で動作するように設計されており、ＥＬ発光素子１１９に流れる電流Ｉｄｓは、上記式１で示される値をとる。
次に、ＥＬ発光素子１１９の非発光期間において、図３（Ａ）〜（Ｇ）に示すように、ライトスキャナ１０４より走査線ＷＳＬ１０１への走査信号ｗｓ〔１〕がローレベルに保持され、ドライブスキャナ１０５により駆動線ＤＳＬ１０１への駆動信号ｄｓ〔１〕がローレベルに保持され、ドライブスキャナ１０６により駆動線ＤＳＬ１１１への駆動信号ｄｓ〔２〕がローレベルに切り替えられ、ドライブスキャナ１０７により駆動線ＤＳＬ１２１への駆動信号ｄｓ〔３〕がローレベルに保持され、ドライブスキャナ１０８により駆動線ＤＳＬ１３１への駆動信号ｄｓ〔４〕がローレベルに保持され、ドライブスキャナ１０９により駆動線ＤＳＬ１４１への駆動信号ｄｓ〔５〕がローレベルに保持され、ドライブスキャナ１１０により駆動線ＤＳＬ１５１への駆動信号ｄｓ〔６〕が選択的にハイレベルに設定される。
その結果、画素回路１０１においては、図４（Ｂ）に示すように、ＴＦＴ１１２がオフとなり、ＴＦＴ１１３，ＴＦＴ１１５〜ＴＦＴ１１８はオフ状態に保持されたままで、ＴＦＴ１１４がオンする。
このとき、ＴＦＴ１１４を介して電流が流れ、図３（Ｈ）に示すように、第１のノードＮＤ１１１の電位ＶND111 は接地電位ＧＮＤまで下降する。そのため、ＥＬ発光素子１１９に印加される電圧も０Ｖとなり、ＥＬ発光素子１１９は発光しなくなる。
その結果、画素回路１０１においては、図４（Ｂ）に示すように、ＴＦＴ１１２がオフとなり、ＴＦＴ１１３，ＴＦＴ１１５〜ＴＦＴ１１８はオフ状態に保持されたままで、ＴＦＴ１１４がオンする。
このとき、ＴＦＴ１１４を介して電流が流れ、図３（Ｈ）に示すように、第１のノードＮＤ１１１の電位ＶND111 は接地電位ＧＮＤまで下降する。そのため、ＥＬ発光素子１１９に印加される電圧も０Ｖとなり、ＥＬ発光素子１１９は発光しなくなる。
次に、図３（Ａ）〜（Ｇ）に示すように、ライトスキャナ１０４より走査線ＷＳＬ１０１への走査信号ｗｓ〔１〕がローレベルに保持され、ドライブスキャナ１０６により駆動線ＤＳＬ１１１への駆動信号ｄｓ〔２〕がローレベルに保持され、ドライブスキャナ１１０により駆動線ＤＳＬ１５１への駆動信号ｄｓ〔６〕がハイレベルに保持された状態で、ドライブスキャナ１０５による駆動線ＤＳＬ１０１への駆動信号ｄｓ〔１〕、ドライブスキャナ１０７による駆動線ＤＳＬ１２１への駆動信号ｄｓ〔３〕、ドライブスキャナ１０８による駆動線ＤＳＬ１３１への駆動信号ｄｓ〔４〕、ドライブスキャナ１０９により駆動線ＤＳＬ１４１への駆動信号ｄｓ〔５〕がそれぞれ選択的にハイレベルに設定される。
その結果、画素回路１０１においては、図５（Ａ）に示すように、ＴＦＴ１１４がオン状態、ＴＦＴ１１２，１１６がオフ状態に保持されたままで、ＴＦＴ１１３，ＴＦＴ１１５，ＴＦＴ１１７，ＴＦＴ１１８がオンする。
これにより、ＴＦＴ１１５を介してデータ線ＤＴＬ１０１を伝播された入力電圧Ｖｉｎが第２のノードＮＤ１１２に入力し、これと並行して、定電流源１１１により基準電流供給線ＩＳＬ１０１に供給された基準電流Ｉｒｅｆ（たとえば２μＡ）が第３のノードＮＤ１１３に流れる。その結果、ドライブトランジスタとしてのＴＦＴ１１１のゲート・ソース間電圧Ｖｇｓが、キャパシタＣ１１２に充電される。
このとき、ＴＦＴ１１１は飽和領域で動作することから、下記の式（２）で示すように、ＴＦＴ１１１のゲート・ソース間電圧Ｖｇｓは、移動度μおよびしきい値Ｖｔｈを含んだ項となる。また、このとき、キャパシタＣ１１１にはＶｉｎが充電される。
その結果、画素回路１０１においては、図５（Ａ）に示すように、ＴＦＴ１１４がオン状態、ＴＦＴ１１２，１１６がオフ状態に保持されたままで、ＴＦＴ１１３，ＴＦＴ１１５，ＴＦＴ１１７，ＴＦＴ１１８がオンする。
これにより、ＴＦＴ１１５を介してデータ線ＤＴＬ１０１を伝播された入力電圧Ｖｉｎが第２のノードＮＤ１１２に入力し、これと並行して、定電流源１１１により基準電流供給線ＩＳＬ１０１に供給された基準電流Ｉｒｅｆ（たとえば２μＡ）が第３のノードＮＤ１１３に流れる。その結果、ドライブトランジスタとしてのＴＦＴ１１１のゲート・ソース間電圧Ｖｇｓが、キャパシタＣ１１２に充電される。
このとき、ＴＦＴ１１１は飽和領域で動作することから、下記の式（２）で示すように、ＴＦＴ１１１のゲート・ソース間電圧Ｖｇｓは、移動度μおよびしきい値Ｖｔｈを含んだ項となる。また、このとき、キャパシタＣ１１１にはＶｉｎが充電される。
（数２）
Ｖｇｓ＝Ｖｔｈ＋｛２Ｉds／（μ（Ｗ／Ｌ）Ｃox）｝2 …（２）
Ｖｇｓ＝Ｖｔｈ＋｛２Ｉds／（μ（Ｗ／Ｌ）Ｃox）｝2 …（２）
次に、キャパシタＣ１１１にはＶｉｎが充電された後、図３（Ａ）〜（Ｇ）に示すように、ライトスキャナ１０４より走査線ＷＳＬ１０１への走査信号ｗｓ〔１〕がローレベルに保持され、ドライブスキャナ１０６により駆動線ＤＳＬ１１１への駆動信号ｄｓ〔２〕がローレベルに保持され、ドライブスキャナ１０７により駆動線ＤＳＬ１２１への駆動信号ｄｓ〔３〕がハイレベルに保持され、ドライブスキャナ１０８により駆動線ＤＳＬ１３１への駆動信号ｄｓ〔４〕がハイレベルに保持され、ドライブスキャナ１１０により駆動線ＤＳＬ１５１への駆動信号ｄｓ〔６〕がハイレベルに保持された状態で、ドライブスキャナ１０５により駆動線ＤＳＬ１０１への駆動信号ｄｓ〔１〕がローレベルに、ドライブスキャナ１０９により駆動線ＤＳＬ１４１への駆動信号ｄｓ〔４〕がローレベルにそれぞれ選択的に設定される。
その結果、画素回路１０１においては、図５（Ａ）の状態から、ＴＦＴ１１３．ＴＦＴ１１７がオフする。これによって、ＴＦＴ１１１のソース電位（第３のノードＮＤ１１３の電位）は、（Ｖｉｎ−Ｖｔｈ）まで上昇する。
その結果、画素回路１０１においては、図５（Ａ）の状態から、ＴＦＴ１１３．ＴＦＴ１１７がオフする。これによって、ＴＦＴ１１１のソース電位（第３のノードＮＤ１１３の電位）は、（Ｖｉｎ−Ｖｔｈ）まで上昇する。
そして、さらに、ライトスキャナ１０４より走査線ＷＳＬ１０１への走査信号ｗｓ〔１〕がハイレベルに切り替えれ、ドライブスキャナ１０８により駆動線ＤＳＬ１３１への駆動信号ｄｓ〔４〕がローレベルに切り替えられる。
その結果、画素回路１０１においては、図５（Ｂ）に示すように、ＴＦＴ１１４，ＴＦＴ１１８がオン状態、ＴＦＴ１１２，ＴＦＴ１１３，ＴＦＴ１１７がオフ状態に保持されたままで、ＴＦＴ１１６がオンし、ＴＦＴ１１５がオフする。
ＴＦＴ１１６がオンすることにより、ＴＦＴ１１６を介してデータ線ＤＴＬ１０１を伝播された入力電圧ＶｉｎがキャパシタＣ１１２を通してＴＦＴ１１１のゲートに電圧ΔＶをカップリングさせる。
このカップリング量ΔＶは、第１のノードＮＤ１１１と第２のノードＮＤ１１２間の電圧変化量（ＴＦＴ１１１のＶｇｓ）と、キャパシタＣ１１１、Ｃ１１２、およびＴＦＴ１１１の寄生容量Ｃ１１３によって決まり、キャパシタＣ１１１と寄生容量Ｃ１１３に比べてキャパシタＣ１１２の容量を大きくすれば変化量のほぼ全てがＴＦＴ１１１のゲートにカップリングされ、ＴＦＴ１１１のゲート電位は（Ｖｉｎ＋Ｖｇｓ）となる。
その結果、画素回路１０１においては、図５（Ｂ）に示すように、ＴＦＴ１１４，ＴＦＴ１１８がオン状態、ＴＦＴ１１２，ＴＦＴ１１３，ＴＦＴ１１７がオフ状態に保持されたままで、ＴＦＴ１１６がオンし、ＴＦＴ１１５がオフする。
ＴＦＴ１１６がオンすることにより、ＴＦＴ１１６を介してデータ線ＤＴＬ１０１を伝播された入力電圧ＶｉｎがキャパシタＣ１１２を通してＴＦＴ１１１のゲートに電圧ΔＶをカップリングさせる。
このカップリング量ΔＶは、第１のノードＮＤ１１１と第２のノードＮＤ１１２間の電圧変化量（ＴＦＴ１１１のＶｇｓ）と、キャパシタＣ１１１、Ｃ１１２、およびＴＦＴ１１１の寄生容量Ｃ１１３によって決まり、キャパシタＣ１１１と寄生容量Ｃ１１３に比べてキャパシタＣ１１２の容量を大きくすれば変化量のほぼ全てがＴＦＴ１１１のゲートにカップリングされ、ＴＦＴ１１１のゲート電位は（Ｖｉｎ＋Ｖｇｓ）となる。
書き込み終了後、図３（Ａ）〜（Ｇ）に示すように、ライトスキャナ１０４より走査線ＷＳＬ１０１への走査信号ｗｓ〔１〕がローレベルに切り替えられ、ドライブスキャナ１０７により駆動線ＤＳＬ１２１への駆動信号ｄｓ〔３〕がローレベルに切り替えられ、さらに、ドライブスキャナ１０６により駆動線ＤＳＬ１１１への駆動信号ｄｓ〔２〕がハイレベルに切り替えられ、ドライブスキャナ１１０により駆動線ＤＳＬ１５１への駆動信号ｄｓ〔６〕がローレベルに切り替えられる。
これにより、画素回路１０１においては、図６に示すように、ＴＦＴ１１６，ＴＦＴ１１８がオフし、さらに、ＴＦＴ１１２がオンして、ＴＦＴ１１４がオフする。
これによって、ＴＦＴ１１１のソース電位は一旦接地電位ＧＮＤに降下、その後上昇し、ＥＬ発光素子１１９にも電流が流れ始める。ＴＦＴ１１１のソース電位は変動するにも関わらず、そのゲート・ソース間にはキャパシタＣ１１１があり、また、キャパシタＣ１１１の容量をＴＦＴ１１１の寄生容量Ｃ１１３よりも大きくすることでゲート・ソース電位は常に（Ｖｉｎ＋Ｖｇｓ）という一定値に保たれる。
このとき、ＴＦＴ１１１は飽和領域で駆動するので、ＴＦＴ１１１に流れる電流値Ｉｄｓは式１で示された値となり、それはゲート・ソース間電圧で決定される。このＩｄｓはＥＬ発光素子１１９にも同様に流れ、ＥＬ発光素子１１９は発光する。
これにより、画素回路１０１においては、図６に示すように、ＴＦＴ１１６，ＴＦＴ１１８がオフし、さらに、ＴＦＴ１１２がオンして、ＴＦＴ１１４がオフする。
これによって、ＴＦＴ１１１のソース電位は一旦接地電位ＧＮＤに降下、その後上昇し、ＥＬ発光素子１１９にも電流が流れ始める。ＴＦＴ１１１のソース電位は変動するにも関わらず、そのゲート・ソース間にはキャパシタＣ１１１があり、また、キャパシタＣ１１１の容量をＴＦＴ１１１の寄生容量Ｃ１１３よりも大きくすることでゲート・ソース電位は常に（Ｖｉｎ＋Ｖｇｓ）という一定値に保たれる。
このとき、ＴＦＴ１１１は飽和領域で駆動するので、ＴＦＴ１１１に流れる電流値Ｉｄｓは式１で示された値となり、それはゲート・ソース間電圧で決定される。このＩｄｓはＥＬ発光素子１１９にも同様に流れ、ＥＬ発光素子１１９は発光する。
このＥＬ発光素子１１９を含む画素回路１０１の等価回路は図７に示すようになっているため、ＴＦＴ１１１のソース電位は、ＥＬ発光素子１１９に電流Ｉｄｓが流れるゲート電位まで上昇する。この電位上昇に伴い、キャパシタＣ１１１を介してＴＦＴ１１１のゲート電位も同様に上昇する。
これにより、前述した通りＴＦＴ１１１のゲート・ソース間電位は一定に保たれる。
これにより、前述した通りＴＦＴ１１１のゲート・ソース間電位は一定に保たれる。
ここで、基準電流Ｉｒｅｆについて考える。
上述したように、基準電流Ｉｒｅｆを流すことによって、ＴＦＴ１１１のゲート・ソース間電圧を式２で表された値とする。
しかし、Ｉｒｅｆ＝０のときは、ゲート・ソース間電圧はＶｔｈとはならない。なぜなら、ゲート・ソース間電圧がＶｔｈとなっても、ＴＦＴ１１１にはわずかにリーク電流が流れてしまうため、図８に示すように、ＴＦＴ１１１のソース電圧はＶccまで上昇してしまうからである。
ＴＦＴ１１１のゲート・ソース間電圧をＶｔｈとするには、ＴＦＴ１１３をオンしている期間を調節してゲート・ソース間電圧がＶｔｈとなったところでオフしなくてはならず、実デバイスにおいてこのタイミングはパネル毎に調節しなければならない。
本実施形態にように、基準電流Ｉｒｅｆを流さない場合には、ＴＦＴ１１３のタイミングを調節して、ゲート・ソース間電圧をＶｔｈに設定できたとしても、たとえば移動度が異なる画素ＡとＢにおいて、同じ入力電圧Ｖｉｎが印加されているときも、式１に従い移動度μによって、図９に示すように、電流Ｉｄｓのばらつきが発生しその画素の輝度が異なってしまう。つまり、電流値が多く流れ、明るくなるにつれて電流値は移動度のバラツキを受けてしまい、ユニフォーミティはバラつき、画質は悪化してしまう。
しかしながら、本実施形態にように、一定量の基準電流Ｉｒｅｆを流すことで、図１０に示すように、ＴＦＴ１１３のオン・オフのタイミングによらずＴＦＴ１１１のゲート・ソース間電圧を式２に示される一定値に決定することができ、移動度が異なる画素ＡとＢにおいても、図１１に示すように、電流ＩｄｓＩdsのばらつきを小さく抑えることができるので、ユニフォーミティのバラツキも抑えることができる。
上述したように、基準電流Ｉｒｅｆを流すことによって、ＴＦＴ１１１のゲート・ソース間電圧を式２で表された値とする。
しかし、Ｉｒｅｆ＝０のときは、ゲート・ソース間電圧はＶｔｈとはならない。なぜなら、ゲート・ソース間電圧がＶｔｈとなっても、ＴＦＴ１１１にはわずかにリーク電流が流れてしまうため、図８に示すように、ＴＦＴ１１１のソース電圧はＶccまで上昇してしまうからである。
ＴＦＴ１１１のゲート・ソース間電圧をＶｔｈとするには、ＴＦＴ１１３をオンしている期間を調節してゲート・ソース間電圧がＶｔｈとなったところでオフしなくてはならず、実デバイスにおいてこのタイミングはパネル毎に調節しなければならない。
本実施形態にように、基準電流Ｉｒｅｆを流さない場合には、ＴＦＴ１１３のタイミングを調節して、ゲート・ソース間電圧をＶｔｈに設定できたとしても、たとえば移動度が異なる画素ＡとＢにおいて、同じ入力電圧Ｖｉｎが印加されているときも、式１に従い移動度μによって、図９に示すように、電流Ｉｄｓのばらつきが発生しその画素の輝度が異なってしまう。つまり、電流値が多く流れ、明るくなるにつれて電流値は移動度のバラツキを受けてしまい、ユニフォーミティはバラつき、画質は悪化してしまう。
しかしながら、本実施形態にように、一定量の基準電流Ｉｒｅｆを流すことで、図１０に示すように、ＴＦＴ１１３のオン・オフのタイミングによらずＴＦＴ１１１のゲート・ソース間電圧を式２に示される一定値に決定することができ、移動度が異なる画素ＡとＢにおいても、図１１に示すように、電流ＩｄｓＩdsのばらつきを小さく抑えることができるので、ユニフォーミティのバラツキも抑えることができる。
さらに、従来のソースフォロアの問題点に踏まえて本実施形態の回路について考える。本回路においても、ＥＬ発光素子１１９は発光時間が長くなるに従い、そのＩ−Ｖ特性は劣化する。そのためＴＦＴ１１１が同じ電流値を流したとしても、ＥＬ発光素子１１９に印加される電位は変化し、第１のノードＮＤ１１１の電位ＶND111 は下降する。
しかしながら、本回路では、ＴＦＴ１１１のゲート・ソース間電位が一定に保たれたまま第１のノードＮＤ１１１の電位ＶND111 は下降するので、ＴＦＴ１１１に流れる電流は変化しない。
よって、ＥＬ発光素子１１９に流れる電流も変化せず、ＥＬ発光素子１１９のＩ−Ｖ特性が劣化しても、ゲート・ソース間電圧に相当した電流が常に流れつづけ、従来の問題は解決できる。
しかしながら、本回路では、ＴＦＴ１１１のゲート・ソース間電位が一定に保たれたまま第１のノードＮＤ１１１の電位ＶND111 は下降するので、ＴＦＴ１１１に流れる電流は変化しない。
よって、ＥＬ発光素子１１９に流れる電流も変化せず、ＥＬ発光素子１１９のＩ−Ｖ特性が劣化しても、ゲート・ソース間電圧に相当した電流が常に流れつづけ、従来の問題は解決できる。
以上説明したように、本第１の実施形態によれば、電圧駆動型ＴＦＴアクティブマトリクス有機ＥＬディスプレイにおいて、ドライブトランジスタとしてのＴＦＴ１１１のゲートとソース間にキャパシタＣ１１１を接続し、ＴＦＴ１１１のソース側（第１のノードＮＤ１１１）をＴＦＴ１１４を通して固定電位（本実施形態ではＧＮＤ）に接続するようにし、かつ、ＴＦＴ１１１のソース（第３のノードＮＤ１３）に所定の基準電流（たとえば２μＡ）Ｉｒｅｆを所定のタイミングで供給して、基準電流Ｉｒｅｆに相当する電圧を保持し、その電圧を中心して入力信号電圧をカップリングさせることで、移動度のばらつきのセンター値を中心にＥＬ発光素子１９を駆動するように構成したことから、以下の効果を得ることができる。
すなわち、ＥＬ発光素子のＩ−Ｖ特性が経時変化しても、輝度劣化の無いソースフォロワー出力が行える。
ｎチャネルトランジスタのソースフォロワー回路が可能となり、現状のアノード・カソード電極を用いたままで、ｎチャネルトランジスタをＥＬ発光素子の駆動素子として用いることができる。
また、駆動トランジスタのしきい値のばらつきのみならず、移動度のばらつきも大幅に抑えることができ、ユニフォーミティの均一な画質を得ることができる。
また、基準電流を流し駆動トランジスタのしきい値のばらつきのキャンセルを行っていることから、パネル毎にスイッチのオン、オフのタイミングの設定でしきい値をキャンセルする必要がないため、タイミングの設定する工数増加を抑えることができる。
また、ｎチャネルのみで画素回路のトランジスタを構成することができ、ＴＦＴ作成においてａ−Ｓｉプロセスを用いることができるようになる。これにより、ＴＦＴ基板の低コスト化が可能となる。
ｎチャネルトランジスタのソースフォロワー回路が可能となり、現状のアノード・カソード電極を用いたままで、ｎチャネルトランジスタをＥＬ発光素子の駆動素子として用いることができる。
また、駆動トランジスタのしきい値のばらつきのみならず、移動度のばらつきも大幅に抑えることができ、ユニフォーミティの均一な画質を得ることができる。
また、基準電流を流し駆動トランジスタのしきい値のばらつきのキャンセルを行っていることから、パネル毎にスイッチのオン、オフのタイミングの設定でしきい値をキャンセルする必要がないため、タイミングの設定する工数増加を抑えることができる。
また、ｎチャネルのみで画素回路のトランジスタを構成することができ、ＴＦＴ作成においてａ−Ｓｉプロセスを用いることができるようになる。これにより、ＴＦＴ基板の低コスト化が可能となる。
第２実施形態
図１２は、本第２の実施形態に係る画素回路の具体的な構成を示す回路図である。また、図１３は、図１２の回路のタイミングチャートである。
図１２は、本第２の実施形態に係る画素回路の具体的な構成を示す回路図である。また、図１３は、図１２の回路のタイミングチャートである。
本第２の実施形態が上述した第１の実施形態と異なる点は、第４のスイッチとしてのＴＦＴ１１５が接続される所定の電位線をデータ線ＤＴＬと共用せずに、別に設けたことある。
その他の構成は第１の実施形態と同様であり、ここでは、構成および機能に関する詳細な説明は省略する。
本第２の実施形態では、ドライバトランジスタとしてのＴＦＴ１１１のソースに基準電流Ｉｒｅｆを流す際にＴＦＴ１１１のゲート電圧に入力電圧Ｖｉｎを入力するのではなく、固定電位Ｖ0を入力する。固定電位Ｖ0を入力して基準電流Ｉｒｅｆを流すことによって画素内にＶｉｎが入力されている時間を短くすることができ、画素に高速に書き込むことができる。
このため、たとえば３回書き込み方式のように１Ｈを数分割して画素に書き込むといった駆動方式にも対応することができるようになる。
このため、たとえば３回書き込み方式のように１Ｈを数分割して画素に書き込むといった駆動方式にも対応することができるようになる。
第３実施形態
図１４は、本第３の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
図１５は、図１４の有機ＥＬ表示装置において本第３の実施形態に係る画素回路の具体的な構成を示す回路図である。また、図１６は、図１５の回路のタイミングチャートである。
図１４は、本第３の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
図１５は、図１４の有機ＥＬ表示装置において本第３の実施形態に係る画素回路の具体的な構成を示す回路図である。また、図１６は、図１５の回路のタイミングチャートである。
本第３の実施形態が第１の実施形態と異なる点は、キャパシタＣ１１２の第１電極と第２のノードＮＤ１１２とを接続する電気的接続手段を、両者間を選択的に接続するスイッチ１１８により構成する代わり、電気配線により直接接続するようにしたことにある。
その結果、第３のドライブスキャナ１０７と駆動線ＤＳＬ１２１が不要となっている。
その結果、第３のドライブスキャナ１０７と駆動線ＤＳＬ１２１が不要となっている。
その他の構成は、上述した第２の実施形態と同様である。
本第３の実施形態によれば、上述した第１の実施形態の効果に加えて、画素回路内の素子数を低減することができ、回路構成を簡単化できる利点がある。
第４実施形態
図１７は、本第４の実施形態に係る画素回路の具体的な構成を示す回路図である。また、図１８は、図１７の回路のタイミングチャートである。
図１７は、本第４の実施形態に係る画素回路の具体的な構成を示す回路図である。また、図１８は、図１７の回路のタイミングチャートである。
本第４の実施形態が上述した第３の実施形態と異なる点は、第４のスイッチとしてのＴＦＴ１１５が接続される所定の電位線をデータ線ＤＴＬと共用せずに、別に設けたことある。
その他の構成は第１の実施形態と同様であり、ここでは、構成および機能に関する詳細な説明は省略する。
本第４の実施形態では、ドライバトランジスタとしてのＴＦＴ１１１のソースに基準電流Ｉｒｅｆを流す際にＴＦＴ１１１のゲート電圧に入力電圧Ｖｉｎを入力するのではなく、固定電位Ｖ0を入力する。固定電位Ｖ0を入力して基準電流Ｉｒｅｆを流すことによって画素内にＶｉｎが入力されている時間を短くすることができ、画素に高速に書き込むことができる。
このため、たとえば３回書き込み方式のように１Ｈを数分割して画素に書き込むといった駆動方式にも対応することができるようになる。
このため、たとえば３回書き込み方式のように１Ｈを数分割して画素に書き込むといった駆動方式にも対応することができるようになる。
第５実施形態および第６実施形態
図１９は、本第５の実施形態に係る画素回路の具体的な構成を示す回路図である。また、図２０は、本第６の実施形態に係る画素回路の具体的な構成を示す回路図である。
図１９は、本第５の実施形態に係る画素回路の具体的な構成を示す回路図である。また、図２０は、本第６の実施形態に係る画素回路の具体的な構成を示す回路図である。
本第５の実施形態が上述した第１の実施形態と異なる点は、第１のノードＮＤ１１１と発光素子１１９のアノードとの間に第８のスイッチとしてのＴＦＴ１２０を挿入し、かつ、第１のノードＮＤ１１１とデータ線ＤＴＬ１０１を第９のスイッチとしてのＴＦＴ１２１により接続し、ＴＦＴ１１４のソースを固定電位Ｖ０に接続したことにある。
そして、ＴＦＴ１２０のゲートが第７のドライブスキャナ（ＤＳＣＮ７）１２２により駆動される駆動線ＤＳＬ１６１（〜１６ｍ）に接続され、ＴＦＴ１２１のゲートが第８のドライブスキャナ（ＤＳＣＮ８）１２３により駆動される駆動線ＤＳＬ１７１（〜１７ｍ）に接続されている。
そして、ＴＦＴ１２０のゲートが第７のドライブスキャナ（ＤＳＣＮ７）１２２により駆動される駆動線ＤＳＬ１６１（〜１６ｍ）に接続され、ＴＦＴ１２１のゲートが第８のドライブスキャナ（ＤＳＣＮ８）１２３により駆動される駆動線ＤＳＬ１７１（〜１７ｍ）に接続されている。
また、第６の実施形態と第５の実施形態が異なる点は、ＴＦＴ１２１が第１のノードＮＤ１１１をデータ線ＤＴＬ１０１と選択的に接続する代わりに、第１のノードＮＤ１１１を第４のノードＮＤ１１４と選択的に接続するようにしたことにある。
第５および第６の実施形態は基本的には、同様に動作する。
図２１および図２２の（Ａ）〜（Ｋ）にその動作例のタイミングチャートを示す。
なお、図２１，図２２の（Ａ）は画素配列の第１行目の駆動線ＤＳＬ１３１に印加される駆動信号ｄｓ〔４〕を、（Ｂ）は画素配列の第１行目の操作線ＷＳＬ１０１に印加される走査信号ｗｓ〔１〕を、（Ｃ）は画素配列の第１行目の駆動線ＤＳＬ１２１に印加される駆動信号ｄｓ〔３〕を、（Ｄ）は画素配列の第１行目の駆動線ＤＳＬ１４１に印加される駆動信号ｄｓ〔５〕を、（Ｅ）は画素配列の第１行目の駆動線ＤＳＬ１１１に印加される駆動信号ｄｓ〔２〕を、（Ｆ）は画素配列の第１行目の駆動線ＤＳＬ１０１に印加される駆動信号ｄｓ〔１〕を、（Ｇ）は画素配列の第１行目の駆動線ＤＳＬ１６１に印加される駆動信号ｄｓ〔７〕を、（Ｈ）は画素配列の第１行目の駆動線ＤＳＬ１４１に印加される駆動信号ｄｓ〔６〕を、（Ｉ）は画素配列の第１行目の駆動線ＤＳＬ１７１に印加される駆動信号ｄｓ〔８〕を、（Ｊ）はドライブトランジスタとしてのＴＦＴ１１１のゲート電位Ｖｇ111 を、図３（Ｋ）は第１のノードＮＤ１１１の電位ＶND111 をそれぞれ示している。
図２１および図２２の（Ａ）〜（Ｋ）にその動作例のタイミングチャートを示す。
なお、図２１，図２２の（Ａ）は画素配列の第１行目の駆動線ＤＳＬ１３１に印加される駆動信号ｄｓ〔４〕を、（Ｂ）は画素配列の第１行目の操作線ＷＳＬ１０１に印加される走査信号ｗｓ〔１〕を、（Ｃ）は画素配列の第１行目の駆動線ＤＳＬ１２１に印加される駆動信号ｄｓ〔３〕を、（Ｄ）は画素配列の第１行目の駆動線ＤＳＬ１４１に印加される駆動信号ｄｓ〔５〕を、（Ｅ）は画素配列の第１行目の駆動線ＤＳＬ１１１に印加される駆動信号ｄｓ〔２〕を、（Ｆ）は画素配列の第１行目の駆動線ＤＳＬ１０１に印加される駆動信号ｄｓ〔１〕を、（Ｇ）は画素配列の第１行目の駆動線ＤＳＬ１６１に印加される駆動信号ｄｓ〔７〕を、（Ｈ）は画素配列の第１行目の駆動線ＤＳＬ１４１に印加される駆動信号ｄｓ〔６〕を、（Ｉ）は画素配列の第１行目の駆動線ＤＳＬ１７１に印加される駆動信号ｄｓ〔８〕を、（Ｊ）はドライブトランジスタとしてのＴＦＴ１１１のゲート電位Ｖｇ111 を、図３（Ｋ）は第１のノードＮＤ１１１の電位ＶND111 をそれぞれ示している。
以下に、図１９の回路の動作を図２３〜図２６の（Ａ），（Ｂ）に関連付けて説明する。
まず、通常のＥＬ発光素子１１９の発光状態は図２３（Ａ）に示すように、ＴＦＴ１１２とＴＦＴ１２０がオンした状態である。
次に、ＥＬ発光素子１１９の非発光期間において、図２３（Ｂ）に示すように、ＴＦＴ１１２をオンしたままでＴＦＴ１２０をオフする
このとき、ＥＬ発光素子１１９には電流が供給されなくなり、発光しなくなる。
次に、ＥＬ発光素子１１９の非発光期間において、図２３（Ｂ）に示すように、ＴＦＴ１１２をオンしたままでＴＦＴ１２０をオフする
このとき、ＥＬ発光素子１１９には電流が供給されなくなり、発光しなくなる。
次に、図２４（Ａ）に示すように、ＴＦ１１５、ＴＦＴ１１８、ＴＦＴ１１３、およびＴＦＴ１１７をオンして駆動トランジスタであるＴＦＴ１１１のゲートに入力電圧（Ｖin）を入力し、電流源から電流Ｉrefを流すことによって、駆動トランジスタのゲートソース間電圧VgsをキャパシタＣ１１１，Ｃ１１２に充電する。このとき、ＴＦＴ１１４は飽和領域で動作するので、Vgsは式３で示すようにμ、Ｖｔｈを含んだ項となる。
（数３）
Vgs=Vth+[2I/(μ(W/L)Cox]1/2 …（３）
Vgs=Vth+[2I/(μ(W/L)Cox]1/2 …（３）
キャパシタＣ１１１，Ｃ１１２にＶgsが充電された後にＴＦＴ１１３，ＴＦＴ１１２オフする。これによってキャパシタＣ１１１，Ｃ１１２に充電されている電圧をＶgsに確定させる。
その後、図２４（Ｂ）に示すように、ＴＦＴ１１７をオフして電流の供給を止めることでＴＦＴ１１１のソース電位はＶin-Ｖthまで上昇する。
さらに、図２５（Ａ）に示すように、ＴＦＴ１１５をオフしてＴＦＴ１１６とＴＦＴ１２１をオンする。
ＴＦＴ１１６とＴＦＴ１２１をオンすることでＶinをキャパシタＣ１１１，Ｃ１１２を通して駆動トランジスタであるＴＦＴ１１１のゲートに電圧ΔＶをカップリングさせる。このカップリング量ΔＶは図中Ａ点、Ｂ点の電圧変化量（Ｖgs）とキャパシタＣ１１１，Ｃ１１２の容量Ｃ１，Ｃ２の和、ＴＦＴ１１１の寄生容量Ｃ３の比によって決まり（式４）、Ｃ３に比べてＣ１、Ｃ２の和を大きくすれば変化量のほぼ全てがＴＦＴ１１１のゲートにカップリングされ、ＴＦＴ１１１のゲート電位はＶin+Ｖgsとなる。
その後、図２４（Ｂ）に示すように、ＴＦＴ１１７をオフして電流の供給を止めることでＴＦＴ１１１のソース電位はＶin-Ｖthまで上昇する。
さらに、図２５（Ａ）に示すように、ＴＦＴ１１５をオフしてＴＦＴ１１６とＴＦＴ１２１をオンする。
ＴＦＴ１１６とＴＦＴ１２１をオンすることでＶinをキャパシタＣ１１１，Ｃ１１２を通して駆動トランジスタであるＴＦＴ１１１のゲートに電圧ΔＶをカップリングさせる。このカップリング量ΔＶは図中Ａ点、Ｂ点の電圧変化量（Ｖgs）とキャパシタＣ１１１，Ｃ１１２の容量Ｃ１，Ｃ２の和、ＴＦＴ１１１の寄生容量Ｃ３の比によって決まり（式４）、Ｃ３に比べてＣ１、Ｃ２の和を大きくすれば変化量のほぼ全てがＴＦＴ１１１のゲートにカップリングされ、ＴＦＴ１１１のゲート電位はＶin+Ｖgsとなる。
（数４）
ΔＶ＝ΔＶ1 ＋ΔＶ2 ＝｛（Ｃ１＋Ｃ２）／（Ｃ１＋Ｃ２＋Ｃ３）｝・Ｖgs
…（４）
ΔＶ＝ΔＶ1 ＋ΔＶ2 ＝｛（Ｃ１＋Ｃ２）／（Ｃ１＋Ｃ２＋Ｃ３）｝・Ｖgs
…（４）
書き込みが終了した後に、図２５（Ｂ）に示すように、ＴＦＴ１２１をオフしてＴＦＴ１１４をオンする。
ＴＦＴ１１４はＶ0という固定電位に接続されており、オンすることによってノードＮＤ１１２の電圧変化量（Ｖ0-Ｖin）をキャパシタＣ１１１を通してＴＦＴ１１のゲートに再びカップリングさせる。このカップリング量ΔＶ3はノードＮＤ１１２の電圧変化量とＣ１とＣ3の和とＣ２との比によって決まる（式５）。この比をαとすると、ＴＦＴ１１１のゲート電位は（1-α）Ｖin+Ｖgs+αＶ0となり、キャパシタＣ１１１に保持されている電圧はＶgsから（1-α）（Ｖin-V0）だけ増加する。
ＴＦＴ１１４はＶ0という固定電位に接続されており、オンすることによってノードＮＤ１１２の電圧変化量（Ｖ0-Ｖin）をキャパシタＣ１１１を通してＴＦＴ１１のゲートに再びカップリングさせる。このカップリング量ΔＶ3はノードＮＤ１１２の電圧変化量とＣ１とＣ3の和とＣ２との比によって決まる（式５）。この比をαとすると、ＴＦＴ１１１のゲート電位は（1-α）Ｖin+Ｖgs+αＶ0となり、キャパシタＣ１１１に保持されている電圧はＶgsから（1-α）（Ｖin-V0）だけ増加する。
（数５）
ΔＶ＝｛Ｃ１／（Ｃ１＋Ｃ２＋Ｃ３）｝・（Ｖ0 −Ｖin）＝α …（５）
ΔＶ＝｛Ｃ１／（Ｃ１＋Ｃ２＋Ｃ３）｝・（Ｖ0 −Ｖin）＝α …（５）
その後、図２６（Ａ）に示すように、ＴＦＴ１１６，ＴＦＴ１１８をオフして、ＴＦＴ１１２，ＴＦＴ１２０をオン、ＴＦＴ１１４をオフする。これによってＴＦＴ１１１のソース電位は一旦Ｖ0レベルになり、その後ＥＬ発光素子１１９に電流が流れ始める。ＴＦＴ１１１のソース電位は変動するにも関わらず、ゲートソース間にはキャパシタＣ１１１があり、キャパシタＣ１１１の容量Ｃ１を寄生容量Ｃ３よりも大きくすることでゲートソース電位は常に一定値に保たれる。
このとき、ＴＦＴ１１１は飽和領域で駆動するので、ＴＦＴ１１１に流れる電流値Idsは式１で示された値となり、それはゲートソース間電圧で決定される。このIdsはＥＬ発光素子１１９にも同様に流れ、ＥＬ発光素子１１９は発光する。
素子の等価回路は図２６（Ｂ）に示すようになっているため、ＴＦＴ１１１のソース電圧はＥＬ発光素子１１９に電流Idsが流れるゲート電位まで上昇する。この電位上昇に伴い、キャパシタＣ１１１を介してＴＦＴ１１１のゲート電位も同様に上昇する。これにより、前述した通りＴＦＴ１１１のゲートソース電位は一定に保たれることなり、ＥＬ発光素子１１９が経時劣化してＴＦＴ１１１のソース電位が変化してもゲートソース間電圧は一定のままでＥＬ発光素子１１９に流れる電流値は変化することはない。
このとき、ＴＦＴ１１１は飽和領域で駆動するので、ＴＦＴ１１１に流れる電流値Idsは式１で示された値となり、それはゲートソース間電圧で決定される。このIdsはＥＬ発光素子１１９にも同様に流れ、ＥＬ発光素子１１９は発光する。
素子の等価回路は図２６（Ｂ）に示すようになっているため、ＴＦＴ１１１のソース電圧はＥＬ発光素子１１９に電流Idsが流れるゲート電位まで上昇する。この電位上昇に伴い、キャパシタＣ１１１を介してＴＦＴ１１１のゲート電位も同様に上昇する。これにより、前述した通りＴＦＴ１１１のゲートソース電位は一定に保たれることなり、ＥＬ発光素子１１９が経時劣化してＴＦＴ１１１のソース電位が変化してもゲートソース間電圧は一定のままでＥＬ発光素子１１９に流れる電流値は変化することはない。
ここで、キャパシタＣ１１１，Ｃ１１２の容量Ｃ１、Ｃ２について考える。
まずＣ１とＣ２の和は、Ｃ1+Ｃ2≫Ｃ3としなくてはならない。Ｃ３に比べ非常に大きくすることでノードＮＤ１１１、ＮＤ１１２の電位変化量の全てをＴＦＴ１１１のゲートにカップリングさせることができる。
このとき、ＴＦＴ１１１に流れる電流値は式１で示される値となり、図２７のようにＴＦＴ１１１のゲートソース間電圧はIrefを流す電圧からα（Ｖ0−Ｖin）という一定値だけ大きくなり、移動度が異なる画素ＡとＢにおいても、Ｉdsのバラツキを小さく抑えることができるので、ユニフォーミティのバラツキも抑えることができる。
しかし、Ｃ1+Ｃ2を小さくしてしまうと、ノードＮＤ１１１、ＮＤ１１２の電圧変化量は全てカップリングされず、ゲインをもってしまう。このゲインをβとすると、ＴＦＴ１１１に流れる電流量は式６で表され、Ｔ10のゲートソース間電圧はIrefを流す電圧からＶin+（β-1）Ｖgsという値だけ大きくなるのだが、Ｖgsは画素ごとに異なる値であるために、Ｉdsのバラツキを小さく抑えることができなくなる（図２８）。これより、Ｃ1+Ｃ2はＣ3に比べ大きくとらなければならない。
まずＣ１とＣ２の和は、Ｃ1+Ｃ2≫Ｃ3としなくてはならない。Ｃ３に比べ非常に大きくすることでノードＮＤ１１１、ＮＤ１１２の電位変化量の全てをＴＦＴ１１１のゲートにカップリングさせることができる。
このとき、ＴＦＴ１１１に流れる電流値は式１で示される値となり、図２７のようにＴＦＴ１１１のゲートソース間電圧はIrefを流す電圧からα（Ｖ0−Ｖin）という一定値だけ大きくなり、移動度が異なる画素ＡとＢにおいても、Ｉdsのバラツキを小さく抑えることができるので、ユニフォーミティのバラツキも抑えることができる。
しかし、Ｃ1+Ｃ2を小さくしてしまうと、ノードＮＤ１１１、ＮＤ１１２の電圧変化量は全てカップリングされず、ゲインをもってしまう。このゲインをβとすると、ＴＦＴ１１１に流れる電流量は式６で表され、Ｔ10のゲートソース間電圧はIrefを流す電圧からＶin+（β-1）Ｖgsという値だけ大きくなるのだが、Ｖgsは画素ごとに異なる値であるために、Ｉdsのバラツキを小さく抑えることができなくなる（図２８）。これより、Ｃ1+Ｃ2はＣ3に比べ大きくとらなければならない。
（数６）
ΔＶ＝｛Ｃ１／（Ｃ１＋Ｃ２＋Ｃ３）｝・Ｖgs …（６）
ΔＶ＝｛Ｃ１／（Ｃ１＋Ｃ２＋Ｃ３）｝・Ｖgs …（６）
次にＣ１の大きさについて考える。
Ｃ１はＴＦＴ１１１の寄生容量Ｃ３に比べて非常に大きくなければならない。もしＣ１がＣ３と同じレベルならば、ＴＦＴ１１４のソース電位の変動がキャパシタＣ１１１を通じてＴＦＴ１１４のゲートにカップリングされてしまい、キャパシタＣ１１１に保持されている電圧が変動してしまう。このため、ＴＦＴ１１１は一定量の電流を流すことができなくなり、画素ごとにバラツキが生じてしまう。これより、Ｃ１はＴＦＴ１１１の寄生容量Ｃ3に比べて非常に大きくとらなければならない。
Ｃ１はＴＦＴ１１１の寄生容量Ｃ３に比べて非常に大きくなければならない。もしＣ１がＣ３と同じレベルならば、ＴＦＴ１１４のソース電位の変動がキャパシタＣ１１１を通じてＴＦＴ１１４のゲートにカップリングされてしまい、キャパシタＣ１１１に保持されている電圧が変動してしまう。このため、ＴＦＴ１１１は一定量の電流を流すことができなくなり、画素ごとにバラツキが生じてしまう。これより、Ｃ１はＴＦＴ１１１の寄生容量Ｃ3に比べて非常に大きくとらなければならない。
さらに、Ｃ２について考える。Ｃ２≫Ｃ１であるとすると、ＴＦＴ１１４をオンしてＶ0-Ｖinという電圧変化をキャパシタＣ１１１を通してＴＦＴ１１１のゲートにカップリングさせる際に、キャパシタＣ１１１に保持されている電位差はＩrefをＴＦＴ１１１に流して保持されたＶgsという電位からＶin-Ｖ0という一定値だけ増加するので、移動度が異なる画素ＡとＢにおいても、Ｉdsのバラツキを小さく抑えることができ、ユニフォーミティのバラツキも抑えることができる。
しかしながら、Ｃ２≫Ｃ１とすると、Ｉdsのバラツキを小さく抑えることができず、ユニフォーミティのバラツキも抑えることができない。
次に、Ｃ２≪Ｃ１とするとＴＦＴ１１４をオンした際に、Ｖ0-Ｖinという電圧変化が全てキャパシタＣ１１１を通してＴＦＴ１１１のゲートにカップリングされてしまうので、キャパシタＣ１１１に保持されている電圧はＶgsから全く変化しない。これより、ＥＬ発光素子１１９には入力電圧に関わらずＩrefという一定電流しか流すことができないので画素はラスター表示しかできない。
以上より、Ｃ１とＣ２の大きさは同レベルに設定し、ＴＦＴ１１４をオンすることによるカップリングにおいて一定のゲインを持たせる必要がある。
ここで前述のようにＣ３はＴＦＴ１１４の寄生容量であり、その大きさは数10〜数100ｆＦのオーダーであるが、Ｃ1、Ｃ2、Ｃ3の関係は、Ｃ２≫Ｃ3、Ｃ１≫Ｃ3であり、且つＣ1とＣ2は同レベルでなければならないのでＣ1、Ｃ2はそれぞれ数100ｆＦ〜数ｐＦという大きさでよい。これより、画素内という限られた大きさの中に容量を容易に設定することができ、従来の問題点であった画素ごとに電流値がばらついてしまい画素ムラとなってしまうという問題点も克服することができる。
しかしながら、Ｃ２≫Ｃ１とすると、Ｉdsのバラツキを小さく抑えることができず、ユニフォーミティのバラツキも抑えることができない。
次に、Ｃ２≪Ｃ１とするとＴＦＴ１１４をオンした際に、Ｖ0-Ｖinという電圧変化が全てキャパシタＣ１１１を通してＴＦＴ１１１のゲートにカップリングされてしまうので、キャパシタＣ１１１に保持されている電圧はＶgsから全く変化しない。これより、ＥＬ発光素子１１９には入力電圧に関わらずＩrefという一定電流しか流すことができないので画素はラスター表示しかできない。
以上より、Ｃ１とＣ２の大きさは同レベルに設定し、ＴＦＴ１１４をオンすることによるカップリングにおいて一定のゲインを持たせる必要がある。
ここで前述のようにＣ３はＴＦＴ１１４の寄生容量であり、その大きさは数10〜数100ｆＦのオーダーであるが、Ｃ1、Ｃ2、Ｃ3の関係は、Ｃ２≫Ｃ3、Ｃ１≫Ｃ3であり、且つＣ1とＣ2は同レベルでなければならないのでＣ1、Ｃ2はそれぞれ数100ｆＦ〜数ｐＦという大きさでよい。これより、画素内という限られた大きさの中に容量を容易に設定することができ、従来の問題点であった画素ごとに電流値がばらついてしまい画素ムラとなってしまうという問題点も克服することができる。
第７実施形態および第８実施形態
図２９は、本第７の実施形態に係る画素回路の具体的な構成を示す回路図である。図３０は、本第８の実施形態に係る画素回路の具体的な構成を示す回路図である。
図２９は、本第７の実施形態に係る画素回路の具体的な構成を示す回路図である。図３０は、本第８の実施形態に係る画素回路の具体的な構成を示す回路図である。
本第７の実施形態が上述した第５の実施形態と異なる点は、第４のスイッチとしてのＴＦＴ１１５が接続される所定の電位線をデータ線ＤＴＬと共用せずに、別に設けたことある。
同様に、本第８の実施形態が上述した第６の実施形態と異なる点は、第４のスイッチとしてのＴＦＴ１１５が接続される所定の電位線をデータ線ＤＴＬと共用せずに、別に設けたことある。
同様に、本第８の実施形態が上述した第６の実施形態と異なる点は、第４のスイッチとしてのＴＦＴ１１５が接続される所定の電位線をデータ線ＤＴＬと共用せずに、別に設けたことある。
その他の構成は第５および第６の実施形骸と同様であり、ここでは、構成および機能に関する詳細な説明は省略する。
第７および第８の実施形態は基本的には、同様に動作する。
図３１および図３２の（Ａ）〜（Ｋ）にその動作例のタイミングチャートを示す。
図３１および図３２の（Ａ）〜（Ｋ）にその動作例のタイミングチャートを示す。
本第４の実施形態では、ドライバトランジスタとしてのＴＦＴ１１１のソースに基準電流Ｉｒｅｆを流す際にＴＦＴ１１１のゲート電圧に入力電圧Ｖｉｎを入力するのではなく、固定電位Ｖ0を入力する。固定電位Ｖ0を入力して基準電流Ｉｒｅｆを流すことによって画素内にＶｉｎが入力されている時間を短くすることができ、画素に高速に書き込むことができる。
このため、たとえば３回書き込み方式のように１Ｈを数分割して画素に書き込むといった駆動方式にも対応することができるようになる。
このため、たとえば３回書き込み方式のように１Ｈを数分割して画素に書き込むといった駆動方式にも対応することができるようになる。
第９実施形態および第１０実施形態
図３３は、本第９の実施形態に係る画素回路の具体的な構成を示す回路図である。図３４は、本第１０の実施形態に係る画素回路の具体的な構成を示す回路図である。
図３３は、本第９の実施形態に係る画素回路の具体的な構成を示す回路図である。図３４は、本第１０の実施形態に係る画素回路の具体的な構成を示す回路図である。
本第９の実施形態が第５の実施形態と異なる点は、キャパシタＣ１１２の第１電極と第２のノードＮＤ１１２とを接続する電気的接続手段を、両者間を選択的に接続するスイッチ１１８により構成する代わり、電気配線により直接接続するようにしたことにある。
本第１０の実施形態が第６の実施形態と異なる点は、キャパシタＣ１１２の第１電極と第２のノードＮＤ１１２とを接続する電気的接続手段を、両者間を選択的に接続するスイッチ１１８により構成する代わり、電気配線により直接接続するようにしたことにある。
その結果、第３のドライブスキャナ１０７と駆動線ＤＳＬ１２１が不要となっている。
本第１０の実施形態が第６の実施形態と異なる点は、キャパシタＣ１１２の第１電極と第２のノードＮＤ１１２とを接続する電気的接続手段を、両者間を選択的に接続するスイッチ１１８により構成する代わり、電気配線により直接接続するようにしたことにある。
その結果、第３のドライブスキャナ１０７と駆動線ＤＳＬ１２１が不要となっている。
その他の構成は、上述した第５および第６の実施形態と同様である。
第９および第１０の実施形態は基本的には、同様に動作する。
図３５および図３６の（Ａ）〜（Ｊ）にその動作例のタイミングチャートを示す。
第９および第１０の実施形態は基本的には、同様に動作する。
図３５および図３６の（Ａ）〜（Ｊ）にその動作例のタイミングチャートを示す。
本第９および第１０の実施形態によれば、上述した第５および第６の実施形態の効果に加えて、画素回路内の素子数を低減することができ、回路構成を簡単化できる利点がある。
第１１実施形態および第１２実施形態
図３７は、本第１１の実施形態に係る画素回路の具体的な構成を示す回路図である。図３８は、本第１２の実施形態に係る画素回路の具体的な構成を示す回路図である。
図３７は、本第１１の実施形態に係る画素回路の具体的な構成を示す回路図である。図３８は、本第１２の実施形態に係る画素回路の具体的な構成を示す回路図である。
本第１１の実施形態が第７の実施形態と異なる点は、キャパシタＣ１１２の第１電極と第２のノードＮＤ１１２とを接続する電気的接続手段を、両者間を選択的に接続するスイッチ１１８により構成する代わり、電気配線により直接接続するようにしたことにある。
本第１２の実施形態が第８の実施形態と異なる点は、キャパシタＣ１１２の第１電極と第２のノードＮＤ１１２とを接続する電気的接続手段を、両者間を選択的に接続するスイッチ１１８により構成する代わり、電気配線により直接接続するようにしたことにある。
その結果、第３のドライブスキャナ１０７と駆動線ＤＳＬ１２１が不要となっている。
本第１２の実施形態が第８の実施形態と異なる点は、キャパシタＣ１１２の第１電極と第２のノードＮＤ１１２とを接続する電気的接続手段を、両者間を選択的に接続するスイッチ１１８により構成する代わり、電気配線により直接接続するようにしたことにある。
その結果、第３のドライブスキャナ１０７と駆動線ＤＳＬ１２１が不要となっている。
その他の構成は、上述した第７および第８の実施形態と同様である。
その他の構成は、上述した第７および第８の実施形態と同様である。
第１１および第１２の実施形態は基本的には、同様に動作する。
図３９および図４０の（Ａ）〜（Ｊ）にその動作例のタイミングチャートを示す。
第１１および第１２の実施形態は基本的には、同様に動作する。
図３９および図４０の（Ａ）〜（Ｊ）にその動作例のタイミングチャートを示す。
本第１１および第１２の実施形態によれば、上述した第７および第８の実施形態の効果に加えて、画素回路内の素子数を低減することができ、回路構成を簡単化できる利点がある。
１００，１００Ａ〜１００Ｊ…表示装置、１０１…画素回路（ＰＸＬＣ）、１０２…画素アレイ部、１０３…水平セレクタ（ＨＳＥＬ）、１０４…ライトスキャナ（ＷＳＣＮ）、１０５…第１のドライブスキャナ（ＤＳＣＮ１）、１０６…第２のドライブスキャナ（ＤＳＣＮ２）、１０７…第３のドライブスキャナ（ＤＳＣＮ３）、１０８…第４のドライブスキャナ（ＤＳＣＮ４）、１０９…第５のドライブスキャナ（ＤＳＣＮ５）、１１０…第６のドライブスキャナ（ＤＳＣＮ６）、ＤＴＬ１０１〜ＤＴＬ１０ｎ…データ線、ＷＳＬ１０１〜ＷＳＬ１０ｍ…走査線、ＤＳＬ１０１〜ＤＳＬ１０ｍ，ＤＳＬ１１１〜ＤＳＬ１１ｍ，ＤＳＬ１２１〜ＤＳＬ１２ｍ，ＤＳＬ１３１〜ＤＳＬ１３ｍ，ＤＳＬ１４１〜ＤＳＬ１４ｍ，ＤＳＬ１５１〜ＤＳＬ１５ｍ，ＤＳＬ１６１〜ＤＳＬ１６ｍ…駆動線、１１１…ドライブ（駆動）トランジスタとしてのＴＦＴ、１１２…第１のスイッチとしてのＴＦＴ，１１３…第２のスイッチとしてのＴＦＴ、１１４…第３のスイッチとしてのＴＦＴ，１１５…第４のスイッチとしてのＴＦＴ，１１６…第５のスイッチとしてのＴＦＴ、１１７…第６のスイッチとしてのＴＦＴ、１１８…第７のスイッチとしてのＴＦＴ、１１９…発光素子、１２０…第７または第８のスイッチとしてのＴＦＴ、１２１…第８または第９のスイッチとしてのＴＦＴ、ＮＤ１１１…第１のノード、ＮＤ１１２…第２のノード、ＮＤ１１３…第３のノード、ＮＤ１１４…第４のノード。
Claims (13)
- 流れる電流によって輝度が変化する電気光学素子を駆動する画素回路であって、
輝度情報に応じたデータ信号が供給されるデータ線と、
第１、第２、第３、および第４のノードと、
第１および第２の基準電位と、
所定の基準電流を供給する基準電流供給手段と、
上記第１のノードと上記第２のノードとの間に接続された画素容量素子と、
第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、
上記第１のノードと上記第３のノードとの間に接続された第１のスイッチと、
上記第３のノードと上記第４のノードとの間に接続された第２のスイッチと、
上記第１のノードと固定電位との間に接続された第３のスイッチと、
上記第２のノードと所定の電位線との間に接続された第４のスイッチと、
上記データ線と上記第４のノードとの間に接続された第５のスイッチと、
上記第３のノードと上記基準電流供給手段との間に接続された第６のスイッチと、
上記第４のノードに接続された結合容量素子と、
上記結合容量素子と上記第２のノードとの間に接続された電気的接続手段と、を有し、
上記第１の基準電位と上記第３のノードとの間に上記駆動トランジスタの電流供給ラインが接続され、上記第１のノードと上記第２の基準電位との間に上記電気光学素子が接続されている
画素回路。 - 上記電気的接続手段は、上記第２のノードと上記結合容量素子とを直接接続する配線を含む
請求項１記載の画素回路。 - 上記電気的接続手段は、上記第２のノードと上記結合容量素子とを選択的に接続する第７のスイッチを含む
請求項１記載の画素回路。 - 上記第１のノードと上記電気光学素子との間に接続された第７のスイッチと、
上記第１のノードと上記データ線との間に接続された第８のスイッチと、を含む
請求項１記載の画素回路。 - 上記第１のノードと上記電気光学素子との間に接続された第７のスイッチと、
上記第１のノードと上記第４のノードとの間に接続された第８のスイッチと、を含む
請求項１記載の画素回路。 - 上記第１のノードと上記電気光学素子との間に接続された第８のスイッチと、
上記第１のノードと上記データ線との間に接続された第９のスイッチと、を含む
請求項３記載の画素回路。 - 上記第１のノードと上記電気光学素子との間に接続された第８のスイッチと、
上記第１のノードと上記第４のノードとの間に接続された第９のスイッチと、を含む
請求項３記載の画素回路。 - 上記所定の電位線は、上記データ線と共用されている
請求項１記載の画素回路。 - 上記駆動トランジスタが電界効果トランジスタであり、ソースが上記第３のノードに接続され、ドレインが上記第１の基準電位に接続されている
請求項１記載の画素回路。 - 上記電気光学素子を駆動する場合、
第１ステージとして、上記第１、第２、第４、第５および第６のスイッチが非導通状態に保持された状態で、上記第３のスイッチが導通状態に保持されて、上記第１のノードが固定電位に接続され、
第２ステージとして、上記第２、第４、および上記第６のスイッチが導通状態に保持されて、所定電位を上記第２のノードに入力させ、基準電流を上記第３のノードに流し、画素容量素子に所定電位を充電し、
第３ステージとして、上記第２および第６のスイッチが非導通状態に保持され、さらに第４のスイッチが非導通状態に保持され、上記第５のスイッチが導通状態に保持されて上記データ線を伝播されるデータが上記第２のノードに入力された後、上記第５のスイッチが非導通状態に保持され、
第４ステージとして、上記第１のスイッチが導通状態に保持され、上記第３のスイッチが非導通状態に保持される
請求項２記載の画素回路。 - 上記電気光学素子を駆動する場合、
第１ステージとして、上記第１、第２、第４、第５、第６、および第７のスイッチが非導通状態に保持された状態で、上記第３のスイッチが導通状態に保持されて、上記第１のノードが固定電位に接続され、
第２ステージとして、上記第２、第４、第６、および第７のスイッチが導通状態に保持されて、上記データ線を伝播されるデータ電位を上記第２のノードに入力させ、基準電流を上記第３のノードに流し、画素容量素子に所定電位を充電し、
第３ステージとして、上記第２および第６のスイッチが非導通状態に保持され、さらに第４のスイッチが非導通状態に保持され、上記第５のスイッチが導通状態に保持されて上記データ線を伝播されるデータが上記第第４のノードを介して第２のノードに入力された後、上記第５および第７のスイッチが非導通状態に保持され、
第４ステージとして、上記第１のスイッチが導通状態に保持され、上記第３のスイッチが非導通状態に保持される
請求項３記載の画素回路。 - マトリクス状に複数配列された画素回路と、
上記画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じたデータ信号が供給されるデータ線と、
第１および第２の基準電位と、を有し、
所定の基準電流を供給する基準電流供給手段と、
上記画素回路は、
流れる電流によって輝度が変化する電気光学素子と、
第１、第２、第３、および第４のノードと、
上記第１のノードと上記第２のノードとの間に接続された画素容量素子と、
第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、
上記第１のノードと上記第３のノードとの間に接続された第１のスイッチと、
上記第３のノードと上記第４のノードとの間に接続された第２のスイッチと、
上記第１のノードと固定電位との間に接続された第３のスイッチと、
上記第２のノードと所定の電位線との間に接続された第４のスイッチと、
上記データ線と上記第４のノードとの間に接続された第５のスイッチと、
上記第３のノードと上記基準電流供給手段との間に接続された第６のスイッチと、
上記第４のノードに接続された結合容量素子と、
上記結合容量素子と上記第２のノードとの間に接続された電気的接続手段と、を有し、
上記第１の基準電位と上記第３のノードとの間に上記駆動トランジスタの電流供給ラインが接続され、上記第１のノードと上記第２の基準電位との間に上記電気光学素子が接続されている
表示装置。 - 流れる電流によって輝度が変化する電気光学素子と、
輝度情報に応じたデータ信号が供給されるデータ線と、
第１、第２、第３、および第４のノードと、
第１および第２の基準電位と、
所定の基準電流を供給する基準電流供給手段と、
上記第１のノードと上記第２のノードとの間に接続された画素容量素子と、
第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、
上記第１のノードと上記第３のノードとの間に接続された第１のスイッチと、
上記第３のノードと上記第４のノードとの間に接続された第２のスイッチと、
上記第１のノードと固定電位との間に接続された第３のスイッチと、
上記第２のノードと所定の電位線との間に接続された第４のスイッチと、
上記データ線と上記第４のノードとの間に接続された第５のスイッチと、
上記第３のノードと上記基準電流供給手段との間に接続された第６のスイッチと、
上記第４のノードに接続された結合容量素子と、
上記結合容量素子と上記第２のノードとの間に接続された電気的接続手段と、を有し、
上記第１の基準電位と上記第３のノードとの間に上記駆動トランジスタの電流供給ラインが接続され、上記第１のノードと上記第２の基準電位との間に上記電気光学素子が接続されている画素回路の駆動方法であって、
上記第１、第２、第４、第５および第６のスイッチが非導通状態に保持した状態で、上記第３のスイッチを導通状態に保持させて、上記第１のノードを固定電位に接続し、
上記第２、第４、および上記第６のスイッチを導通状態に保持して、所定電位を上記第２のノードに入力させ、基準電流を上記第３のノードに流し、画素容量素子に所定電位を充電し、
上記第２および第６のスイッチを非導通状態に保持し、さらに第４のスイッチを非導通状態に保持し、上記第５のスイッチを導通状態に保持し上記データ線を伝播されるデータを上記第２のノードに入力させた後、上記第５のスイッチを非導通状態に保持し、
上記第１のスイッチを導通状態に保持し、上記第３のスイッチを非導通状態に保持する
画素回路の駆動方法。
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