JP4168836B2

JP4168836B2 - 表示装置

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Publication number: JP4168836B2
Application number: JP2003158423A
Authority: JP
Inventors: 勝秀内野; 淳一山下; 哲郎山本
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2003-06-03
Filing date: 2003-06-03
Publication date: 2008-10-22
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Description

【０００１】
【発明の属する技術分野】
本発明は、有機ＥＬ（Electroluminescence ）ディスプレイなどの、電流値によって輝度が制御される電気光学素子を有する画素回路、およびこの画素回路がマトリクス状に配列された画像表示装置のうち、特に各画素回路内部に設けられた絶縁ゲート型電界効果トランジスタによって電気光学素子に流れる電流値が制御される、いわゆるアクティブマトリクス型画像表示装置に関するものである。
【０００２】
【従来の技術】
画像表示装置、たとえば液晶ディスプレイなどでは、多数の画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に光強度を制御することによって画像を表示する。
これは有機ＥＬディスプレイなどにおいても同様であるが、有機ＥＬディスプレイは各画素回路に発光素子を有する、いわゆる自発光型のディスプレイであり、液晶ディスプレイに比べて画像の視認性が高い、バックライトが不要、応答速度が速い、等の利点を有する。
また、各発光素子の輝度はそれに流れる電流値によって制御することによって発色の階調を得る、すなわち発光素子が電流制御型であるという点で液晶ディスプレイなどとは大きく異なる。
【０００３】
有機ＥＬディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とが可能であるが、前者は構造が単純であるものの、大型かつ高精細のディスプレイの実現が難しいなどの問題があるため、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子、一般にはＴＦＴ（Thin Film Transistor、薄膜トランジスタ）によって制御する、アクティブマトリクス方式の開発が盛んに行われている。
【０００４】
図１０は、一般的な有機ＥＬ表示装置の構成を示すブロック図である。
この表示装置１は、図１０に示すように、画素回路（ＰＸＬＣ）２ａがｍ×ｎのマトリクス状に配列された画素アレイ部２、水平セレクタ（ＨＳＥＬ）３、ライトスキャナ（ＷＳＣＮ）４、水平セレクタ３により選択され輝度情報に応じたデータ信号が供給されるデータ線ＤＴＬ１〜ＤＴＬｎ、およびライトスキャナ４により選択駆動される走査線ＷＳＬ１〜ＷＳＬｍを有する。
なお、水平セレクタ３はライトスキャナ４に関しては、多結晶シリコン上に形成する場合や、ＭＯＳＩＣ等で画素の周辺に形成することもある。
【０００５】
図１１は、図１０の画素回路２ａの一構成例を示す回路図である（たとえば特許文献１、２参照）。
図１１の画素回路は、多数提案されている回路のうちで最も単純な回路構成であり、いわゆる２トランジスタ駆動方式の回路である。
【０００６】
図１１の画素回路２ａは、ｐチャネル薄膜電界効果トランジスタ（以下、ＴＦＴという）１１およびＴＦＴ１２、キャパシタＣ１１、発光素子である有機ＥＬ素子（ＯＬＥＤ）１３を有する。また、図１１において、ＤＴＬはデータ線を、ＷＳＬは走査線をそれぞれ示している。
有機ＥＬ素子は多くの場合整流性があるため、ＯＬＥＤ(Organic Light Emitting Diode)と呼ばれることがあり、図１１その他では発光素子としてダイオードの記号を用いているが、以下の説明においてＯＬＥＤには必ずしも整流性を要求するものではない。
図１１ではＴＦＴ１１のソースが電源電位ＶCCに接続され、発光素子１３のカソード（陰極）は接地電位ＧＮＤに接続されている。図１１の画素回路２ａの動作は以下の通りである。
【０００７】
ステップＳＴ１：
走査線ＷＳＬを選択状態（ここでは低レベル）とし、データ線ＤＴＬに書き込み電位Ｖdataを印加すると、ＴＦＴ１２が導通してキャパシタＣ１１が充電または放電され、ＴＦＴ１１のゲート電位はＶdataとなる。
【０００８】
ステップＳＴ２：
走査線ＷＳＬを非選択状態（ここでは高レベル）とすると、データ線ＤＴＬとＴＦＴ１１とは電気的に切り離されるが、ＴＦＴ１１のゲート電位はキャパシタＣ１１によって安定に保持される。
【０００９】
ステップＳＴ３：
ＴＦＴ１１および発光素子１３に流れる電流は、ＴＦＴ１１のゲート・ソース間電圧Ｖｇｓに応じた値となり、発光素子１３はその電流値に応じた輝度で発光し続ける。
上記ステップＳＴ１のように、走査線ＷＳＬを選択してデータ線に与えられた輝度情報を画素内部に伝える操作を、以下「書き込み」と呼ぶ。
上述のように、図１１の画素回路２ａでは、一度Ｖdataの書き込みを行えば、次に書き換えられるまでの間、発光素子１３は一定の輝度で発光を継続する。
【００１０】
上述したように、画素回路２ａでは、ドライブトランジスタであるＦＥＴ１１のゲート印加電圧を変化させることで、ＥＬ発光素子１３に流れる電流値を制御している。
このとき、ｐチャネルのドライブトランジスタのソースは電源電位ＶCCに接続されており、このＴＦＴ１１は常に飽和領域で動作している。よって、下記の式１に示した値を持つ定電流源となっている。
【００１１】
【数１】
Ｉds＝１／２・μ（Ｗ／Ｌ）Ｃｏｘ（Ｖgs−｜Ｖｔｈ｜）² …（１）
【００１２】
ここで、μはキャリアの移動度を、Ｃｏｘは単位面積当たりのゲ−ト容量を、Ｗはゲ−ト幅を、Ｌはゲ−ト長を、ＶgsはＴＦＴ１１のゲ−ト・ソ−ス間電圧を、ＶthはＴＦＴ１１のしきい値をそれぞれ示している。
【００１３】
単純マトリクス型画像表示装置では、各発光素子は、選択された瞬間にのみ発光するのに対し、アクティブマトリクスでは、上述したように、書き込み終了後も発光素子が発光を継続するため、単純マトリクスに比べて発光素子のピーク輝度、ピーク電流を下げられるなどの点で、とりわけ大型・高精細のディスプレイでは有利となる。
【００１４】
図１２は、有機ＥＬ素子の電流−電圧（Ｉ−Ｖ）特性の経時変化を示す図である。図１２において、実線で示す曲線が初期状態時の特性を示し、破線で示す曲線が経時変化後の特性を示している。
【００１５】
一般的に、有機ＥＬ素子のＩ−Ｖ特性は、図１２に示すように、時間が経過すると劣化してしまう。
しかしながら、図１１の２トランジスタ駆動は定電流駆動のために有機ＥＬ素子には上述したように定電流が流れ続け、有機ＥＬ素子のＩ−Ｖ特性が劣化してもその発光輝度は経時劣化することはない。
【００１６】
ところで、図１１の画素回路２ａは、ｐチャネルのＴＦＴにより構成されているが、ｎチャネルのＴＦＴにより構成することができれば、ＴＦＴ作成において従来のアモルファスシリコン（ａ−Ｓｉ）プロセスを用いることができるようになる。これにより、ＴＦＴ基板の低コスト化が可能となる。
【００１７】
次に、トランジスタをｎチャネルＴＦＴに置き換えた画素回路について考察する。
【００１８】
図１３は、図１１の回路のｐチャネルＴＦＴをｎチャネルＴＦＴに置き換えた画素回路を示す回路図である。
【００１９】
図１３の画素回路２ｂは、ｎチャネルＴＦＴ２１およびＴＦＴ２２、キャパシタＣ２１、発光素子である有機ＥＬ素子（ＯＬＥＤ）２３を有する。また、図１３において、ＤＴＬはデータ線を、ＷＳＬは走査線をそれぞれ示している。
【００２０】
この画素回路２ｂでは、ドライブトランジスタとしてＴＦＴ２１のドレイン側が電源電位ＶCCに接続され、ソースはＥＬ素子２３のアノードに接続されており、ソースフォロワー回路を形成している。
【００２１】
図１４は、初期状態におけるドライブトランジスタとしてのＴＦＴ２１とＥＬ素子２３の動作点を示す図である。図１４において、横軸はＴＦＴ２１のドレイン・ソース間電圧Ｖｄｓを、縦軸はドレイン・ソース間電流Ｉｄｓをそれぞれ示している。
【００２２】
図１４に示すように、ソース電圧はドライブトランジスタであるＴＦＴ２１とＥＬ素子２３との動作点で決まり、その電圧はゲート電圧によって異なる値を持つ。
このＴＦＴ２１は飽和領域で駆動されるので、動作点のソース電圧に対するＶｇｓに関して上記式１に示した方程式の電流値の電流Ｉｄｓを流す。
【００２３】
【特許文献１】
ＵＳＰ５，６８４，３６５
【特許文献２】
特開平８−２３４６８３号公報
【００２４】
【発明が解決しようとする課題】
しかしながら、ここでも同様にＥＬ素子のＩ−Ｖ特性は経時劣化してしまう。図１５に示すように、この経時劣化により動作点が変動してしまい、同じゲート電圧を印加していてもそのソース電圧は変動する。
これにより、ドライブトランジスタであるＴＦＴ２１のゲート・ソース間電圧Ｖｇｓは変化してしまい、流れる電流値が変動する。同時にＥＬ素子２３に流れる電流値も変化するので、ＥＬ素子２３のＩ−Ｖ特性が劣化すると、図１３のソースフォロワー回路ではその発光輝度は経時変化してしまう。
【００２５】
また、図１６に示すように、ドライブトランジスタとしてのｎチャネルＴＦＴ２１のソースを接地電位ＧＮＤに接続し、ドレインをＥＬ素子２３のカソードに接続し、ＥＬ素子２３のアノードを電源電位ＶCCに接続する回路構成も考えられる。
【００２６】
この方式では、図１１のｐチャネルＴＦＴによる駆動と同様に、ソースの電位が固定されており、ドライブトランジスタとしてＴＦＴ３１は定電流源として動作して、ＥＬ素子のＩ−Ｖ特性の劣化による輝度変化も防止できる。
【００２７】
しかしながら、この方式ではドライブトランジスタをＥＬ素子のカソード側に接続する必要があり、このカソード接続は新規にアノード・カソードの電極の開発が必要であり、現状の技術では非常に困難であるとされている。
【００２８】
そこで、図１７に示すように、画素回路５１において、ドライブトランジスタとしてのＴＦＴ４１のソースが発光素子４４のアノードに接続され、ドレインが電源電位ＶCCに接続され、ＴＦＴ４１のゲート・ソース間にキャパシタＣ４１が接続され、ＴＦＴ４１のソース電位をスイッチトランジスタとしてのＴＦＴ４３を介して固定電位に接続するよう構成することにより、ＥＬ発光素子のＩ−Ｖ特性が経時変化しても、輝度劣化の無いソースフォロワー出力が行える。
そして、ｎチャネルトランジスタのソースフォロワー回路が可能となり、現状のアノード・カソード電極を用いたままで、ｎチャネルトランジスタをＥＬ発光素子の駆動素子として用いることができる。
また、ｎチャネルのみで画素回路のトランジスタを構成することができ、ＴＦＴ作製においてａ−Ｓｉプロセスを用いることができるようになる。これにより、ＴＦＴ基板の低コスト化が可能となるという利点を有する。
【００２９】
なお、図１７における表示装置５０においては、５１は画素回路、５２は画素アレイ部、５３は水平セレクタ（ＨＳＥＬ）を、５４はライトスキャナ（ＷＳＣＮ）を、５５はドライブスキャナ（ＤＳＣＮ）を、ＤＴＬ５１は水平セレクタ５３により選択され輝度情報に応じたデータ信号が供給されるデータ線を、ＷＳＬ５１はライトスキャナ５４により選択駆動される走査線を、ＤＳＬ５１はドライブスキャナ５５により選択駆動される駆動線をそれぞれ示している。
【００３０】
図１７の画素回路のように、有機ＥＬ発光素子４４のＩ−Ｖ特性の時間劣化を補正するために、Ｖｓｓ（基準電源）ラインＶＳＬを画素にレイアウトし、それを基準にして映像信号を書き込んでいる。
一般的に、ＥＬ表示装置では、図１８に示すように、画素回路用の電源電圧Ｖ_CCラインＶＣＬは、画素アレイ部５２を含むパネルの上部のパッド６１から入力し、その配線はパネルに対して縦方向にレイアウトしている。
一方、ＶｓｓラインＶＳＬはパネルの左右からカソードＶｓｓ用パッド６２，６３で取り出しており、従来はこのカソード用Ｖｓｓラインからコンタクトを取り、画素回路用のＶｓｓラインをパネルに対して横方向に平行にレイアウトしていた。
【００３１】
しかしながら、この従来方法には問題がある。一本のＶｓｓラインに対して、（Ｘ方向の画素数×ＲＧＢ）の画素が接続されている。そのために、図１７のＴＦＴ４３がオンした時に画素数分の電流が流れ、配線に分布定数的なゆれが乗ってしまう。このゆれが信号サンプリング期間に接地ラインに乗ることで、ドライブトランジスタであるＴＦＴ４１のゲート−ソース間電圧Ｖｇｓがパネル内部で分布を持ってしまい、結果としてユニフォーミティが悪化してしまう。
【００３２】
本発明の第１の目的は、ドライブトランジスタの端子間電圧がパネル内部で分布を持つことを防止でき、ひいては、ユニフォーミティが悪化することを確実に防止できる画素回路、および表示装置を提供することにある。
【００３３】
本発明の第２の目的は、ユニフォーミティの悪化を確実に防止でき、発光素子の電流−電圧特性が経時変化しても、輝度劣化の無いソースフォロワー出力が行え、ｎチャネルトランジスタのソースフォロワー回路が可能となり、現状のアノード・カソード電極を用いたままで、ｎチャネルトランジスタをＥＬの駆動素子として用いることができる画素回路、および表示装置を提供することにある。
【００３４】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の観点は、マトリクス状に複数配列された画素回路を有する画素アレイ部と、上記画素回路のマトリクス配列に対して配線された電源電圧源配線と、上記画素回路のマトリクス配列に対して配線された基準電源配線と、基準電位と、上記画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じたデータ信号が供給されるデータ線と、上記画素回路のマトリクス配列に対して行毎に配線された第１の制御線と、を有し、上記画素回路は、流れる電流によって輝度が変化する電気光学素子と、第１端子と第２端子間で電流供給ラインを形成し、制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、第１のノードと、上記駆動トランジスタの上記制御端子に接続された第２のノードと、上記第１のノードと上記第２のノードとの間に接続された画素容量素子と、上記データ線と上記第２のノードとに間に接続され、上記第１の制御線により導通制御される第１のスイッチと、上記電気光学素子が非発光期間に上記第１のノードの電位を固定電位に遷移させるために上記第１のノードを上記基準電源配線に接続する第１の回路と、を含み、上記電源電圧源と基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第１のノード、および上記電気光学素子が直列に接続され、上記基準電源配線は上記画素アレイ部の周囲全体に配線される部分と列方向にレイアウトされた部分を有し、上記電源電圧源配線と上記基準電源配線が交差部を持たないように同一方向にレイアウトされており、上記列方向の画素数が上記行方向の画素数よりも多い。
【００３７】
好適には、第２の制御線をさらに有し、上記駆動トランジスタが電界効果トランジスタであり、ソースが上記第１のノードに接続され、ドレインが上記電源電圧源配線または基準電位に接続され、ゲートが上記第２のノードに接続され、上記第１の回路は、上記第１ノードと固定電位との間に接続され、上記第２の制御線により導通制御される第２のスイッチを含む。
【００３８】
好適には、上記電気光学素子を駆動する場合、第１ステージとして、上記第１の制御線により上記第１のスイッチが非導通状態に保持された状態で、上記第２の制御線により上記第２のスイッチが導通状態に保持されて、上記第１のノードが固定電位に接続させられ、第２ステージとして、上記第１の制御線により上記第１のスイッチが導通状態に保持されて上記データ線を伝播されるデータが上記画素容量素子が書き込まれた後、上記第１のスイッチが非導通状態に保持され、第３ステージとして、上記第２の制御線により上記第２のスイッチが非導通状態に保持される。
【００３９】
好適には、第２および第３の制御線と、上記電界効果トランジスタのソースと上記電気光学素子との間に接続され、上記第２の制御線により導通制御される第２のスイッチと、をさらに有し、上記駆動トランジスタが電界効果トランジスタであり、ドレインが第１の基準電位または第２の基準電位に接続され、ゲートが上記第２のノードに接続され、上記第１の回路は、上記第１のノードと上記基準電源配線との間に接続され、上記第３の制御線により導通制御される第３のスイッチを含む。
【００４０】
好適には、上記電気光学素子を駆動する場合、第１ステージとして、上記第１の制御線により上記第１のスイッチが非導通状態に保持され、上記第２の制御線により上記第２のスイッチが非導通状態に保持され、上記第３の制御線により上記第３のスイッチが非導通状態に保持され、第２ステージとして、上記第１の制御線により上記第１のスイッチが導通状態に保持され、上記第３の制御線により上記第３のスイッチが導通状態に保持されて、上記第１のノードが所定電位に保持された状態で、上記データ線を伝播されるデータが上記画素容量素子に書き込まれた後、上記第１の制御線により上記第１のスイッチが非導通状態に保持され、第３ステージとして、上記第３の制御線により上記第３のスイッチが非導通状態に保持され、上記第２の制御線により上記第２のスイッチが導通状態に保持される。
【００４１】
本発明によれば、電源電圧源配線と基準電源配線が交差部を持たないように同一方向にレイアウトされていることから、電源電圧源配線と基準電源配線との配線のオーバーラップを防ぐことができる。そのため、従来よりも低抵抗値で基準電源配線（Ｖｓｓ配線）をレイアウトすることができる。
さらに、一本の配線に対して接続されている画素数は、一般的な画角において横方向（ｘ方向）より、縦方向（ｙ方向）の方が少ないので、線幅が同じであれば従来よりも低抵抗値で基準電源配線をレイアウトすることができる。
【００４２】
また、本発明によれば、たとえば駆動トランジスタのソース電極を、スイッチを介して固定電位に接続し、ドライブトランジスタのゲートとソース間に画素容量を有することから、発光素子のＩ−Ｖ特性の経時劣化による輝度変化が補正される。
駆動トランジスタがｎチャネルの場合に、固定電位を接地電位とすることで、発光素子に印加する電位を接地電位にして発光素子の非発光期間が作り出される。
また、ソース電極と接地電位とを接続している第２のスイッチのオフ時間を調節することで、発光素子の発光・非発光の期間を調整し、Ｄｕｔｙ駆動が行われる。
また、固定電位を接地電位付近もしくはそれ以下の低電位にすること、もしくはゲート電圧を上げることで、固定電位に接続されるスイッチトランジスタのしきい値Ｖｔｈのバラツキに起因する画質劣化が抑制される。
また、駆動トランジスタがｐチャネルの場合に、固定電位を発光素子のカソード電極に接続されている電源電位とすることで、発光素子に印加する電位を電源電位としＥＬ素子の非発光期間が作り出される。
そして、駆動トランジスタの特性をｎチャネルとすることで、ソースフォロワーが可能となり、アノード接続ができる。
また、駆動トランジスタを全てｎチャネル化することが可能となり、一般的なアモルファスシリコンのプロセスを導入することが可能となり、低コスト化が可能となる。
【００４３】
また、第２のスイッチが発光素子と駆動トランジスタの間にレイアウトされているために、非発光期間には駆動トランジスタに電流は流れず、パネルの消費電力が抑えられる。
また、接地電位として発光素子のカソード側の電位、たとえば第２の基準電位を用いることで、パネル内部のＴＦＴ側にはＧＮＤ配線を有する必要が無い。
また、パネルのＴＦＴ基板のＧＮＤ配線を削除できることで、画素内のレイアウトや周辺回路部のレイアウトが容易になる。
さらに、パネルのＴＦＴ基板のＧＮＤ配線を削除できることで、周辺回路部の電源電位（第１の基準電位）と接地電位（第２の基準電位）とのオーバーラップが必要なく、Ｖｃｃラインを低抵抗でレイアウトでき、高ユニフォーミティを達成できる。
【００４４】
また、信号線書き込み時間に電源配線側の第３のスイッチをオンし、低インピーダンスにすることで、画素書き込みに対するカップリングの効果を短時間で補正して、高ユニフォーミティの画質が得られる。
【００４５】
【発明の実施の形態】
以下、本発明の実施形態を添付図面に関連付けて説明する。
【００４６】
第１実施形態
図１は、本第１の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
図２は、図１の有機ＥＬ表示装置において本第１の実施形態に係る画素回路の具体的な構成を示す回路図である。
【００４７】
この表示装置１００は、図１および図２に示すように、画素回路（ＰＸＬＣ）１０１がｍ×ｎのマトリクス状に配列された画素アレイ部１０２、水平セレクタ（ＨＳＥＬ）１０３、ライトスキャナ（ＷＳＣＮ）１０４、ドライブスキャナ（ＤＳＣＮ）１０５、水平セレクタ１０３により選択され輝度情報に応じたデータ信号が供給されるデータ線ＤＴＬ１０１〜ＤＴＬ１０ｎ、ライトスキャナ１０４により選択駆動される走査線ＷＳＬ１０１〜ＷＳＬ１０ｍ、およびドライブスキャナ１０５により選択駆動される駆動線ＤＳＬ１０１〜ＤＳＬ１０ｍを有する。
【００４８】
なお、画素アレイ部１０２において、画素回路１０１はｍ×ｎのマトリクス状に配列されるが、図２においては図面の簡単化のために２（＝ｍ）×３（＝ｎ）のマトリクス状に配列した例を示している。
また、図２においても、図面の簡単化のために一つの画素回路の具体的な構成を示している。
【００４９】
本第１の実施形態に係る画素回路１０１は、図２に示すように、ｎチャネルＴＦＴ１１１〜ＴＦＴ１１３、キャパシタＣ１１１、有機ＥＬ素子（ＯＬＥＤ：電気光学素子）からなる発光素子１１４、およびノードＮＤ１１１，ＮＤ１１２を有する。
また、図２において、ＤＴＬ１０１はデータ線を、ＷＳＬ１０１は走査線を、ＤＳＬ１０１は駆動線をそれぞれ示している。
これらの構成要素のうち、ＴＦＴ１１１が本発明に係る電界効果トランジスタを構成し、ＴＦＴ１１２が第１のスイッチを構成し、ＴＦＴ１１３が第２のスイッチを構成し、キャパシタＣ１１１が本発明に係る画素容量素子を構成している。
また、電源電圧ＶCCの供給ラインが電源電圧源に相当し、接地電位ＧＮＤが基準電位に相当している。
【００５０】
画素回路１０１において、ＴＦＴ１１１のソースと基準電位（本実施形態では接地電位ＧＮＤ）との間に発光素子（ＯＬＥＤ）１１４が接続されている。具体的には、発光素子１１４のアノードがＴＦＴ１１１のソースに接続され、カソード側が接地電位ＧＮＤに接続されている。発光素子１１４のアノードとＴＦＴ１１１のソースとの接続点によりノードＮＤ１１１が構成されている。
ＴＦＴ１１１のソースがＴＦＴ１１３のドレインおよびキャパシタＣ１１１の第１電極に接続され、ＴＦＴ１１１のゲートがノードＮＤ１１２に接続されている。
ＴＦＴ１１３のソースが固定電位（本実施形態では接地電位ＧＮＤに設定される基準電源配線ＶｓｓラインＣＳＬ１０１）に接続され、ＴＦＴ１１３のゲートが駆動線ＤＳＬ１０１に接続されている。また、キャパシタＣ１１１の第２電極がノードＮＤ１１２に接続されている。
データ線ＤＴＬ１０１とノードＮＤ１１２に第１のスイッチとしてのＴＦＴ１１２のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ１１２のゲートが走査線ＷＳＬ１０１に接続されている。
【００５１】
このように、本実施形態に係る画素回路１０１は、ドライブトランジスタとしてのＴＦＴ１１１のゲート・ソース間にキャパシタＣ１１１が接続され、ＴＦＴ１１１のソース電位をスイッチトランジスタとしてのＴＦＴ１１３を介して固定電位に接続するよう構成されている。
【００５２】
本実施形態においては、図３に示すように、画素回路用の電源電圧Ｖ_CCラインＶＣＬ１０１〜ＶＣＬ１０ｎは、画素アレイ部１０２を含むパネルの上部のパッド１０６から入力し、その配線はパネルに対して縦方向に、すなわち、画素配列の列毎にレイアウトしている。
また、ＶｓｓラインＶＳＬはパネルの図中左右からカソードＶｓｓ用パッド１０７，１０８でＶｓｓラインＶＳＬＬ，ＶＳＬＲに取り出し、さらに、パネル上部側に接続したＶｓｓラインＶＳＬＵとパネル下側に接続したＶｓｓラインＶＳＬＢを設け、図２および図３に示すように、画素回路用のＶｓｓラインＶＳＬ１０１〜ＶＳＬ１０ｎを、ＶｓｓラインＶＳＬＵとＶｓｓラインＶＳＬＢ間で接続し、画素回路用の電源電圧Ｖ_CCラインＶＣＬ１０１〜ＶＣＬ１０ｎに平行に配線している。
すなわち、Ｖｓｓ（基準電源）配線を画素アレイ部１０２の周囲全体に配線し、図中、画素アレイ部１０２の上部および下部にｘ方向に配線されたＶｓｓラインＶＳＬＵとＶｓｓラインＶＳＬＢ間、画素配列の列毎に、ＶｓｓラインＶＳＬ１０１〜ＶＳＬ１０ｎをレイアウトしている。
本実施形態では、Ｖｓｓ（基準電源）配線とＶｃｃ（電源電圧源）配線との配線オーバーラップを防止している。そのため、従来よりも低抵抗値でＶｓｓ配線をレイアウトすることができる。
さらに、一本の配線に対して接続されている画素数は、一般的な画角において横方向（ｘ方向）より、縦方向（Ｙ方向）の方が少ないので、線幅が同じであれば従来よりも低抵抗値でＶｓｓ配線をレイアウトすることができる。
【００５３】
次に、上記構成の動作を、画素回路の動作を中心に、図４（Ａ）〜（Ｆ）および図５（Ａ）〜（Ｆ）に関連付けて説明する。
なお、図５（Ａ）は画素配列の第１行目の走査線ＷＳＬ１０１に印加される走査信号ｗｓ[101] を、図５（Ｂ）は画素配列の第２行目の走査線ＷＳＬ１０２に印加される走査信号ｗｓ[102] を、図５（Ｃ）は画素配列の第１行目の駆動線ＤＳＬ１０１に印加される駆動信号ｄｓ[101] を、図５（Ｄ）は画素配列の第２行目の駆動線ＤＳＬ１０２に印加される駆動信号ｄｓ[102] を、図５（Ｅ）はＴＦＴ１１１のゲート電位Ｖｇを、図５（Ｆ）はＴＦＴ１１１のソース電位Ｖｓをそれぞれ示している。
【００５４】
まず、通常のＥＬ発光素子１１４の発光状態時は、図５（Ａ）〜（Ｄ）に示すように、ライトスキャナ１０４より走査線ＷＳＬ１０１，ＷＳＬ１０２，・・への走査信号ｗｓ[101] ，ｗｓ[102] ，・・が選択的にローレベルに設定され、ドライブスキャナ１０５により駆動線ＤＳＬ１０１，ＤＳＬ１０２，・・への駆動信号ｄｓ[101] ，ｄｓ[102] ，・・が選択的にローレベルに設定される。
その結果、画素回路１０１においては、図４（Ａ）に示すように、ＴＦＴ１１２とＴＦＴ１１３がオフした状態に保持される。
【００５５】
次に、ＥＬ発光素子１１４の非発光期間において、図５（Ａ）〜（Ｄ）に示すように、ライトスキャナ１０４より走査線ＷＳＬ１０１，ＷＳＬ１０２，・・への走査信号ｗｓ[101] ，ｗｓ[102] ，・・がローレベルに保持され、ドライブスキャナ１０５により駆動線ＤＳＬ１０１，ＤＳＬ１０２，・・への駆動信号ｄｓ[101] ，ｄｓ[102] ，・・が選択的にハイレベルに設定される。
その結果、画素回路１０１においては、図４（Ｂ）に示すように、ＴＦＴ１１２はオフ状態に保持されたままで、ＴＦＴ１１３がオンする。
このとき、ＴＦＴ１１３を介して電流が流れ、図５（Ｆ）に示すように、ＴＦＴ１１１のソース電位Ｖｓは接地電位ＧＮＤまで下降する。そのため、ＥＬ発光素子１１４に印加される電圧も０Ｖとなり、ＥＬ発光素子１１４は非発光となる。
【００５６】
次に、ＥＬ発光素子１１４の非発光期間において、図５（Ａ）〜（Ｄ）に示すように、ドライブスキャナ１０５により駆動線ＤＳＬ１０１，ＤＳＬ１０２，・・への駆動信号ｄｓ[101] ，ｄｓ[102] ，・・がハイレベルに保持されたまま、ライトスキャナ１０４より走査線ＷＳＬ１０１，ＷＳＬ１０２，・・への走査信号ｗｓ[101] ，ｗｓ[102] ，・・が選択的にハイレベルに設定される。
その結果、画素回路１０１においては、図４（Ｃ）に示すように、ＴＦＴ１１３がオン状態に保持されたままで、ＴＦＴ１１２がオンする。これにより、水平セレクタ１０３によりデータ線ＤＴＬ１０１に伝搬された入力信号（Ｖｉｎ）が画素容量としてのキャパシタＣ１１１に書き込まれる。
このとき、図５（Ｆ）に示すように、ドライブトランジスタとしてのＴＦＴ１１１のソース電位Ｖｓは接地電位レベル（ＧＮＤレベル）にあるため、図５（Ｅ），（Ｆ）に示すように、ＴＦＴ１１１のゲート・ソース間の電位差は入力信号の電圧Ｖｉｎと等しくなる。
【００５７】
その後、ＥＬ発光素子１１４の非発光期間において、図５（Ａ）〜（Ｄ）に示すように、ドライブスキャナ１０５により駆動線ＤＳＬ１０１，ＤＳＬ１０２，・・への駆動信号ｄｓ[101] ，ｄｓ[102] ，・・がハイレベルに保持されたまま、ライトスキャナ１０４より走査線ＷＳＬ１０１，ＷＳＬ１０２，・・への走査信号ｗｓ[101] ，ｗｓ[102] ，・・が選択的にローレベルに設定される。
その結果、画素回路１０１においては、図４（Ｄ）に示すように、ＴＦＴ１１２がオフ状態となり、画素容量としてのキャパシタＣ１１１への入力信号の書き込みが終了する。
【００５８】
その後に図５（Ａ）〜（Ｄ）に示すように、ライトスキャナ１０４より走査線ＷＳＬ１０１，ＷＳＬ１０２，・・への走査信号ｗｓ[101] ，ｗｓ[102] ，・・はローレベルに保持され、ドライブスキャナ１０５により駆動線ＤＳＬ１０１，ＤＳＬ１０２，・・への駆動信号ｄｓ[101] ，ｄｓ[102] ，・・が選択的にローレベルに設定される。
その結果、画素回路１０１においては、図４（Ｅ）に示すように、ＴＦＴ１１３がオフ状態となる。
ＴＦＴ１１３がオフすることで、図５（Ｆ）に示すように、ドライブトランジスタとしてのＴＦＴ１１１のソース電位Ｖｓは上昇し、ＥＬ発光素子１１４にも電流が流れる。
【００５９】
ＴＦＴ１１１のソース電位Ｖｓは変動するにもかかわらず、ＴＦＴ１１１のゲート・ソース間には容量があるために、図５（Ｅ），（Ｆ）に示すように、ゲート・ソース電位は常にＶｉｎにて保たれている。
このとき、ドライブトランジスタとしてのＴＦＴ１１１は飽和領域で駆動しているので、このＴＦＴ１１１に流れる電流値Ｉｄｓは前述した式１で示された値となり、その値はＴＦＴ１１１のゲート・ソース電圧であるＶｉｎにて決められる。この電流ＩｄｓはＥＬ発光素子１１４にも同様に流れ、ＥＬ発光素子１１４は発光する。
ＥＬ発光素子１１４の等価回路は図４（Ｆ）に示すようになっているため、このときノードＮＤ１１１の電位はＥＬ発光素子１１４に電流Ｉｄｓが流れるゲート電位まで上昇する。
この電位上昇に伴い、キャパシタ１１１（画素容量Ｃｓ）を介してノードＮＤ１１２の電位も同様に上昇する。これにより、前述した通りＴＦＴ１１１のゲート・ソース電位はＶｉｎに保たれる。
【００６０】
ここで、従来のソースフォロワー方式での問題点について、本発明の回路において考える。本回路においても、ＥＬ発光素子は発光時間が長くなるに従い、そのＩ−Ｖ特性は劣化する。そのため、ドライブトランジスタが同じ電流値を流したとしても、ＥＬ発光素子に印加される電位は変化し、ノードＮＤ１１１の電位は下降する。
しかしながら、本回路ではドライブトランジスタのゲート・ソース間電位が一定に保たれたままノードＮＤ１１１の電位は下降するので、ドライブトランジスタ（ＴＦＴ１１１）に流れる電流は変化しない。よって、ＥＬ発光素子に流れる電流も変化せず、ＥＬ発光素子のＩ−Ｖ特性が劣化しても、入力電圧Ｖｉｎに相当した電流が常に流れつづけ、従来の問題は解決できる。
【００６１】
以上説明したように、本実施形態によれば、ドライブトランジスタとしてのＴＦＴ１１１のソースが発光素子１１４のアノードに接続され、ドレインが電源電位ＶCCに接続され、ＴＦＴ１１１のゲート・ソース間にキャパシタＣ１１１が接続され、ＴＦＴ１１１のソース電位をスイッチトランジスタとしてのＴＦＴ１１３を介して固定電位に接続するよう構成され、かつ、画素回路用のＶｓｓラインＶＳＬ１０１〜ＶＳＬ１０ｎを、ＶｓｓラインＶＳＬＵとＶｓｓラインＶＳＬＢで接続し、画素回路用の電源電圧Ｖ_CCラインＶＣＬ１０１〜ＶＣＬ１０ｎに平行に配線していることから、以下の効果を得ることができる。
Ｖｓｓ配線はｙ方向（縦方向）にレイアウトされているので、ＶｓｓラインＶＳＬ１０１〜ＶＳＬ１０ｎに対して接続されている画素回路のＴＦＴ１１３は、１Ｈに対して１個のタイミングでオンしてゆく。そのために、配線に入るゆれも少なく、ユニフォーミティの向上が図られる。
加えて、前述したように画素アレイ部１０２のＶｃｃ配線は一般的にパネルに対してｙ方向に平行にレイアウトされている。
よって、本実施形態により有効画素部での配線において、Ｖｓｓ配線とＶｃｃ配線を平行にレイアウトすることができ、Ｖｓｓ配線とＶｃｃ配線との配線オーバーラップを防ぐことができる。そのため、従来よりも低抵抗値でＶｓｓ配線をレイアウトすることができる。さらに、一本の配線に対して接続されている画素数は、一般的な画角において横方向（ｘ方向）より、縦方向（ｙ方向）の方が少ないので、線幅が同じであれば従来よりも低抵抗値でＶｓｓ配線をレイアウトすることができる。
そして、ＥＬ発光素子のＩ−Ｖ特性が経時変化しても、輝度劣化の無いソースフォロワー出力が行える。
ｎチャネルトランジスタのソースフォロワー回路が可能となり、現状のアノード・カソード電極を用いたままで、ｎチャネルトランジスタをＥＬ発光素子の駆動素子として用いることができる。
また、ｎチャネルのみで画素回路のトランジスタを構成することができ、ＴＦＴ作成においてａ−Ｓｉプロセスを用いることができるようになる。これにより、ＴＦＴ基板の低コスト化が可能となる。
【００６２】
第２実施形態
図６は、本第２の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
図７は、図６の有機ＥＬ表示装置において本第２の実施形態に係る画素回路の具体的な構成を示す回路図である。
【００６３】
この表示装置２００は、図６および図７に示すように、画素回路（ＰＸＬＣ）２０１がｍ×ｎのマトリクス状に配列された画素アレイ部２０２、水平セレクタ（ＨＳＥＬ）２０３、第１のライトスキャナ（ＷＳＣＮ１）２０４、第２のライトスキャナ（ＷＳＣＮ２）２０５、ドライブスキャナ（ＤＳＣＮ）２０６、定電圧源（ＣＶＳ）２０７、水平セレクタ２０３により選択され輝度情報に応じたデータ信号が供給されるデータ線ＤＴＬ２０１〜ＤＴＬ２０ｎ、ライトスキャナ２０４により選択駆動される走査線ＷＳＬ２０１〜ＷＳＬ２０ｍ、ライトスキャナ２０５により選択駆動される走査線ＷＳＬ２１１〜ＷＳＬ２１ｍ、およびドライブスキャナ２０６により選択駆動される駆動線ＤＳＬ２０１〜ＤＳＬ２０ｍを有する。
【００６４】
なお、画素アレイ部２０２において、画素回路２０１はｍ×ｎのマトリクス状に配列されるが、図６においては図面の簡単化のために２（＝ｍ）×３（＝ｎ）のマトリクス状に配列した例を示している。
また、図７においても、図面の簡単化のために一つの画素回路の具体的な構成を示している。
【００６５】
本第２の実施形態においても、第１の実施形態と同様に、図３に示すように、画素回路用の電源電圧Ｖ_CCラインＶＣＬ２０１〜ＶＣＬ２０ｎは、画素アレイ部２０２を含むパネルの上部のパッド１０６から入力し、その配線はパネルに対して縦方向に、すなわち、画素配列の列毎にレイアウトしている。
また、ＶｓｓラインＶＳＬはパネルの図中左右からカソードＶｓｓ用パッド１０７，１０８でＶｓｓラインＶＳＬＬ，ＶＳＬＲに取り出し、さらに、パネル上部側に接続したＶｓｓラインＶＳＬＵとパネル下側に接続したＶｓｓラインＶＳＬＢを設け、図７および図３に示すように、画素回路用のＶｓｓラインＶＳＬ１０１〜ＶＳＬ１０ｎを、ＶｓｓラインＶＳＬＵとＶｓｓラインＶＳＬＢ間で接続し、画素回路用の電源電圧Ｖ_CCラインＶＣＬ２０１〜ＶＣＬ２０ｎに平行に配線している。
すなわち、Ｖｓｓ（基準電源）配線を画素アレイ部２０２の周囲全体に配線し、図中、画素アレイ部２０２の上部および下部にｘ方向に配線されたＶｓｓラインＶＳＬＵとＶｓｓラインＶＳＬＢ間、画素配列の列毎に、ＶｓｓラインＶＳＬ２０１〜ＶＳＬ２０ｎをレイアウトしている。
本実施形態では、Ｖｓｓ（基準電源）配線とＶｃｃ（電源電圧源）配線との配線オーバーラップを防止している。そのため、従来よりも低抵抗値でＶｓｓ配線をレイアウトすることができる。
さらに、一本の配線に対して接続されている画素数は、一般的な画角において横方向（ｘ方向）より、縦方向（Ｙ方向）の方が少ないので、線幅が同じであれば従来よりも低抵抗値でＶｓｓ配線をレイアウトすることができる。
【００６６】
本第２の実施形態に係る画素回路２０１は、図７に示すように、ｎチャネルＴＦＴ２１１〜ＴＦＴ２１４、キャパシタＣ２１１、有機ＥＬ素子（ＯＬＥＤ：電気光学素子）からなる発光素子２１５、およびノードＮＤ２１１，ＮＤ２１２を有する。
また、図７において、ＤＴＬ２０１はデータ線を、ＷＳＬ２０１，ＷＳＬ２１１は走査線を、ＤＳＬ２０１は駆動線をそれぞれ示している。
これらの構成要素のうち、ＴＦＴ２１１が本発明に係る電界効果トランジスタを構成し、ＴＦＴ２１２が第１のスイッチを構成し、ＴＦＴ２１３が第２のスイッチを構成し、ＴＦＴ２１４が第３のスイッチを構成し、キャパシタＣ２１１が本発明に係る画素容量素子を構成している。
また、電源電圧ＶCCの供給ラインが電源電圧源に相当し、接地電位ＧＮＤが基準電位に相当している。
【００６７】
画素回路２０１において、ＴＦＴ２１１のソースと発光素子２１５のアノードとの間に、ＴＦＴ２１３のソース・ドレインがそれぞれ接続され、ＴＦＴ２１１のドレインが電源電位ＶCCに接続され、発光素子２１５のカソードが接地電位ＧＮＤに接続されている。すなわち、電源電位ＶCCと接地電位ＧＮＤとの間に、ドライブトランジスタとしてのＴＦＴ２１１、スイッチングトランジスタとしてのＴＦＴ２１３、および発光素子２１５が直列に接続されている。そして、ＴＦＴ２１３のソースと光学素子２１５のアノ−ドとの接続点によりノードＮＤ２１１が構成されている。
ＴＦＴ２１１のゲートがノードＮＤ２１２に接続されている。そして、ノードＮＤ２１１とＮＤ２１２との間、すなわち、ＴＦＴ２１１のゲートとソースとの間に、画素容量ＣｓとしてのキャパシタＣ２１１が接続されている。キャパシタＣ２１１の第１電極がノードＮＤ２１１に接続され、第２電極がノードＮＤ２１２に接続されている。
ＴＦＴ２１３のゲートが駆動線ＤＳＬ２０１に接続されている。また、データ線ＤＴＬ２０１とノードＮＤ２１２とに第１のスイッチとしてのＴＦＴ２１２のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ２１２のゲートが走査線ＷＳＬ２０１に接続されている。
さらに、ＴＦＴ２１３のソース（ノードＮＤ２１１）とＶｓｓラインＶＳＬ２０１との間にＴＦＴ２１４のソース・ドレインがそれぞれ接続され、ＴＦＴ２１４のゲートが走査線ＷＳＬ２１１に接続されている。
【００６８】
このように、本実施形態に係る画素回路２０１は、ドライブトランジスタとしてのＴＦＴ２１１のソースと発光素子２１５のアノードとがスイッチングトランジスタとしてのＴＦＴ２１３により接続され、ＴＦＴ２１１のゲートとソース間にキャパシタＣ２１１が接続され、かつ、ＴＦＴ２１３のソース電位がＴＦＴ２１４を介して基準電源配線であるＶｓｓラインＶＳＬ２０１（固定電圧ライン）に接続されて構成されている。
【００６９】
次に、上記構成の動作を、画素回路の動作を中心に、図８（Ａ）〜（Ｅ）および図９（Ａ）〜（Ｈ）に関連付けて説明する。
なお、図９（Ａ）は画素配列の第１行目の走査線ＷＳＬ２０１に印加される走査信号ｗｓ[201] を、図９（Ｂ）は画素配列の第２行目の走査線ＷＳＬ２０２に印加される走査信号ｗｓ[202] を、図９（Ｃ）は画素配列の第１行目の走査線ＷＳＬ２１１に印加される走査信号ｗｓ[211] を、図９（Ｄ）は画素配列の第２行目の走査線ＷＳＬ２１２に印加される走査信号ｗｓ[212] を、図９（Ｅ）は画素配列の第１行目の駆動線ＤＳＬ２０１に印加される駆動信号ｄｓ[201] を、図９（Ｆ）は画素配列の第２行目の駆動線ＤＳＬ２０２に印加される駆動信号ｄｓ[202] を、図８（Ｇ）はＴＦＴ２１１のゲート電位Ｖｇを、図９（Ｈ）はＴＦＴ２１１のアノード側電位、すなわちノードＮＤ２１１の電位ＶND211 をそれぞれ示している。
【００７０】
まず、通常のＥＬ発光素子２１５の発光状態時は、図９（Ａ）〜（Ｆ）に示すように、ライトスキャナ２０４より走査線ＷＳＬ２０１，ＷＳＬ２０２，・・への走査信号ｗｓ[201] ，ｗｓ[202] ，・・が選択的にローレベルに設定され、ライトスキャナ２０５よりＷＳＬ２１１，ＷＳＬ２１２，・・への走査信号ｗｓ[211] ，ｗｓ[212] ，・・が選択的にローレベルに設定され、ドライブスキャナ２０６により駆動線ＤＳＬ２０１，ＤＳＬ２０２，・・への駆動信号ｄｓ[201] ，ｄｓ[202] ，・・が選択的にハイレベルに設定される。
その結果、画素回路２０１においては、図８（Ａ）に示すように、ＴＦＴ２１２，２１４がオフ状態に保持され、ＴＦＴ２１３がオン状態に保持される。
このとき、ドライブトランジスタとしてのＴＦＴ２１１は飽和領域で駆動しているため、そのゲート・ソース間電圧Ｖｇｓに対して電流Ｉｄｓが、ＴＦＴ２１１とＥＬ発光素子２１５に流れる。
【００７１】
次に、ＥＬ発光素子２１５の非発光期間において、図９（Ａ）〜（Ｆ）に示すように、ライトスキャナ２０４より走査線ＷＳＬ２０１，ＷＳＬ２０２，・・への走査信号ｗｓ[201] ，ｗｓ[202] ，・・がローレベルに保持され、ライトスキャナ２０５よりＷＳＬ２１１，ＷＳＬ２１２，・・への走査信号ｗｓ[211] ，ｗｓ[212] ，・・がローレベルに保持され、ドライブスキャナ２０６により駆動線ＤＳＬ２０１，ＤＳＬ２０２，・・への駆動信号ｄｓ[201] ，ｄｓ[202] ，・・が選択的にローレベルに設定される。
その結果、画素回路２０１においては、図８（Ｂ）に示すように、ＴＦＴ２１２，ＴＦＴ２１４はオフ状態に保持されたままで、ＴＦＴ２１３がオフする。
このとき、ＥＬ発光素子２１５に保持されていた電位は、供給源が無くなるために降下し、ＥＬ発光素子２１５は非発光になる。この電位はＥＬ発光素子２１５のしきい電圧Ｖｔｈまで降下する。しかし、ＥＬ発光素子２１５にもオフ電流が流れるために、さらに非発光期間が続くとその電位はＧＮＤまで降下する。
一方、ドライブトランジスタとしてのＴＦＴ２１１は、ゲート電位が高いためにオン状態に保持され、図９（Ｇ）に示すように、ＴＦＴ２１１のソース電位は電源電圧Ｖｃｃまで昇圧される。この昇圧は短時間にて行われ、Ｖｃｃ昇圧後はＴＦＴ２１１には電流は流れない。
つまり、以上より本第２の実施形態の画素回路２０１では、非発光期間に画素回路内に電流を流さないで動作させることができ、パネルの消費電力を抑制することができる。
【００７２】
次に、ＥＬ発光素子２１５の非発光期間において、図９（Ａ）〜（Ｆ）に示すように、ドライブスキャナ２０６により駆動線ＤＳＬ２０１，ＤＳＬ２０２，・・への駆動信号ｄｓ[201] ，ｄｓ[202] ，・・がローレベルに保持されたまま、ライトスキャナ２０４より走査線ＷＳＬ２０１，ＷＳＬ２０２，・・への走査信号ｗｓ[201] ，ｗｓ[202] ，・・が選択的にハイレベルに設定され、ライトスキャナ２０５よりＷＳＬ２１１，ＷＳＬ２１２，・・への走査信号ｗｓ[211] ，ｗｓ[212] ，・・が選択的にハイレベルに設定される。
その結果、画素回路２０１においては、図８（Ｃ）に示すように、ＴＦＴ２１３がオフ状態に保持されたままで、ＴＦＴ２１２，ＴＦＴ２１４がオンする。これにより、水平セレクタ２０３によりデータ線ＤＴＬ２０１に伝搬された入力信号（Ｖｉｎ）が画素容量ＣｓとしてのキャパシタＣ２１１に書き込まれる。
この信号線電圧を書き込むときにＴＦＴ２１４をオンしておくことが重要である。ＴＦＴ２１４がない場合には、ＴＦＴ２１２がオンして映像信号が画素容量Ｃｓに書き込まれると、ＴＦＴ２１１のソース電位Ｖｓはカップリングが入る。。これに対して、ノードＮＤ２１１をＶｓｓラインＶＳＬ１０１に接続するＴＦＴ２１４をオンすると、低インピーダンスの配線ラインに接続されることになるため、ＴＦＴ２１１のソース電位には配線ラインの電圧値が書き込まれる。
このとき、配線ラインの電位をＶｏとすると、ドライブトランジスタとしてのＴＦＴ２１１のソース電位はＶｏとなるため、画素容量Ｃｓには入力信号の電圧Ｖｉｎに対して、（Ｖｉｎ−Ｖｏ）と等しい電位が保持される。
【００７３】
その後、ＥＬ発光素子２１５の非発光期間において、図９（Ａ）〜（Ｆ）に示すように、ドライブスキャナ２０６により駆動線ＤＳＬ２０１，ＤＳＬ２０２，・・への駆動信号ｄｓ[201] ，ｄｓ[202] ，・・がローレベルに保持され、ライトスキャナ２０６により走査線ＷＳＬ２１１，ＷＳＬ２１２，・・への走査信号ｗｓ[211] ，ｗｓ[212] ，・・がハイレベルに保持されたまま、ライトスキャナ２０４より走査線ＷＳＬ２０１，ＷＳＬ２０２，・・への走査信号ｗｓ[201] ，ｗｓ[202] ，・・が選択的にローレベルに設定される。
その結果、画素回路２０１においては、図８（Ｄ）に示すように、ＴＦＴ２１２がオフ状態となり、画素容量としてのキャパシタＣ２１１への入力信号の書き込みが終了する。
このとき、ＴＦＴ２１１のソース電位は低インピーダンスを維持している必要があるので、ＴＦＴ２１４はオンしたままである。
【００７４】
その後、図９（Ａ）〜（Ｆ）に示すように、ライトスキャナ２０４より走査線ＷＳＬ２０１，ＷＳＬ２０２，・・への駆動信号ｄｓ[201] ，ｄｓ[202] ，・・がローレベルに保持されたまま、ライトスキャナ２０５より走査線ＷＳＬ２１１，ＷＳＬ２１２，・・への走査信号ｗｓ[211] ，ｗｓ[212] ，・・がローレベルに設定された後、ドライブスキャナ２０６により駆動線ＤＳＬ２０１，ＤＳＬ２０２，・・への駆動信号ｄｓ[201] ，ｄｓ[202] ，・・が選択的にハイレベルに設定される。
その結果、画素回路２０１において、図８（Ｅ）に示すように、ＴＦＴ２１４がオフした後に、ＴＦＴ２１３がオン状態となる。
ＴＦＴ２１３がオンしたことに伴い、ＥＬ発光素子２１５に電流が流れ、ＴＦＴ２１１のソース電位は降下する。このように、ドライブトランジスタとしてのＴＦＴ２１１のソース電位は変動するにもかかわらず、ＴＦＴ２１１のゲートとＥＬ発光素子２１５のアノード間には容量があるために、ＴＦＴ２１１のゲート・ソース間電圧は、常に（Ｖｉｎ−Ｖｏ）にて保たれている。
【００７５】
このとき、ドライブトランジスタとしてのＴＦＴ２１１は飽和領域で駆動しているので、このＴＦＴ２１１に流れる電流値Ｉｄｓは前述した式１で示された値となり、それはドライブトランジスタのゲート・ソース電圧Ｖｇｓであり、（Ｖｉｎ−Ｖｏ）である。
つまり、ＴＦＴ２１１を流れる電流量はＶｉｎによって決められるといえる。
【００７６】
このように、信号書き込み期間中にＴＦＴ２１４をオンしてＴＦＴ２１１のソースを低インピーダンスにしておくことで、画素容量のＴＦＴ２１１のソース側を常に固定電位（Ｖｓｓ）にしておくことができ、信号線書き込み時のカップリングによる画質劣化を考慮する必要が無く、短時間にて信号線電圧を書き込むことができる。また、画素容量を増加させ、リーク特性に対して対策することもできる。
【００７７】
以上より、ＥＬ発光素子２１５は発光時間が長くなるに従い、そのＩ−Ｖ特性は劣化しても、本第２の実施形態の画素回路２０１では、ドライブトランジスタとしてのＴＦＴ２１１のゲート・ソース間電位が一定に保たれたままノードＮＤ２１１の電位は下降するので、ＴＦＴ２１１に流れる電流は変化しない。
よって、ＥＬ発光素子２１５に流れる電流も変化せず、ＥＬ発光素子２１５のＩ−Ｖ特性が劣化しても、入力電圧Ｖｉｎに相当した電流が常に流れつづけ、ＥＬ発光素子のＩ−Ｖ特性が経時変化しても、輝度劣化の無いソースフォロワー出力が行える。
加えて、ＴＦＴ２１１のゲート・ソース間には画素容量Ｃｓ以外のトランジスタ等は有していないために、従来方式のようにしきい値ＶｔｈばらつきによってドライブトランジスタとしてのＴＦＴ２１１のゲート・ソース間電圧Ｖｇｓが変化することは全くない。
【００７８】
また、図７において、発光素子２１５のカソード電極の電位を接地電位ＧＮＤにしているが、これはどのような電位でも構わない。むしろ、負電源にした方が、Ｖｃｃの電位を下げることができ、入力信号電圧の電位も下げることができる。これにより、外部ＩＣに負担をかけないで設計することが可能である。
【００７９】
また、画素回路のトランジスタはｎチャネルではなく、ｐチャネルＴＦＴで画素回路を構成しても構わない。この場合はＥＬ発光素子のアノード側に電源が接続され、カソード側にドライブトランジスタとしてのＴＦＴ２１１が接続される。
【００８０】
さらに、スイッチングトランジスタとしてのＴＦＴ２１２，ＴＦＴ２１３，ＴＦＴ２１４はドライブトランジスタとしてのＴＦＴ２１１と異なる極性のトランジスタでも構わない。
【００８１】
本第２の実施形態によれば、Ｖｓｓ配線はｙ方向（縦方向）にレイアウトされているので、ＶｓｓラインＶＳＬ２０１〜ＶＳＬ２０ｎに対して接続されている画素回路のＴＦＴ２１３は、１Ｈに対して１個のタイミングでオンしてゆく。そのために、配線に入るゆれも少なく、ユニフォーミティの向上が図られる。
加えて、前述したように画素アレイ部２０２のＶｃｃ配線は一般的にパネルに対してｙ方向に平行にレイアウトされている。
よって、本実施形態により有効画素部での配線において、Ｖｓｓ配線とＶｃｃ配線を平行にレイアウトすることができ、Ｖｓｓ配線とＶｃｃ配線との配線オーバーラップを防ぐことができる。そのため、従来よりも低抵抗値でＶｓｓ配線をレイアウトすることができる。さらに、一本の配線に対して接続されている画素数は、一般的な画角において横方向（ｘ方向）より、縦方向（ｙ方向）の方が少ないので、線幅が同じであれば従来よりも低抵抗値でＶｓｓ配線をレイアウトすることができる。
そして、ＥＬ発光素子のＩ−Ｖ特性が経時変化しても、輝度劣化の無いソースフォロワー出力が行える。
ｎチャネルトランジスタのソースフォロワー回路が可能となり、現状のアノード・カソード電極を用いたままで、ｎチャネルトランジスタをＥＬ発光素子の駆動素子として用いることができる。
また、ｎチャネルのみで画素回路のトランジスタを構成することができ、ＴＦＴ作成においてａ−Ｓｉプロセスを用いることができるようになる。これにより、ＴＦＴ基板の低コスト化が可能となる。
さらに、第２の実施形態によれば、たとえば黒信号でも短時間にて信号線電圧を書き込むことができ、ユニフォーミティの高い画質を得ることができる。同時に信号線容量を増加させ、リーク特性を抑制することができる。
【００８２】
【発明の効果】
以上説明したように、本発明によれば、基準電源配線に対して接続されている画素回路は、信号サンプリング期間に１個のタイミングでオンしてゆく。そのために、配線に入るゆれも少なく、ユニフォーミティの向上が図られる。
加えて、基準電源配線と電源電圧源配線との配線のオーバーラップを防ぐことができる。そのため、従来よりも低抵抗値で基準電源配線をレイアウトすることができる。
さらに、一本の配線に対して接続されている画素数は、一般的な画角において横方向（ｘ方向）より、縦方向（ｙ方向）の方が少ないので、線幅が同じであれば従来よりも低抵抗値で基準電源配線をレイアウトすることができる。
【００８３】
また、本発明によれば、ＥＬ発光素子のＩ−Ｖ特性が経時変化しても、輝度劣化の無いソースフォロワー出力が行える。
ｎチャネルトランジスタのソースフォロワー回路が可能となり、現状のアノード・カソード電極を用いたままで、ｎチャネルトランジスタを発光素子の駆動素子として用いることができる。
また、ｎチャネルのみで画素回路のトランジスタを構成することができ、ＴＦＴ作成においてａ−Ｓｉプロセスを用いることができるようになる。これにより、ＴＦＴ基板の低コスト化が可能となる。
【図面の簡単な説明】
【図１】第１の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
【図２】図１の有機ＥＬ表示装置において第１の実施形態に係る画素回路の具体的な構成を示す回路図である。
【図３】第１の実施形態に係るＶｓｓ（基準電源）配線とＶｃｃ（電源電圧）配線のレイアウトを説明するための図である。
【図４】図２の回路の動作を説明するための等価回路を示す図である。
【図５】図２の回路の動作を説明するためのタイミングチャートである。
【図６】第２の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
【図７】図６の有機ＥＬ表示装置において第２の実施形態に係る画素回路の具体的な構成を示す回路図である。
【図８】図７の回路の動作を説明するための等価回路を示す図である。
【図９】図７の回路の動作を説明するためのタイミングチャートである。
【図１０】一般的な有機ＥＬ表示装置の構成を示すブロック図である。
【図１１】図１０の画素回路の一構成例を示す回路図である。
【図１２】有機ＥＬ素子の電流−電圧（Ｉ−Ｖ）特性の経時変化を示す図である。
【図１３】図１１の回路のｐチャネルＴＦＴをｎチャネルＴＦＴに置き換えた画素回路を示す回路図である。
【図１４】初期状態におけるドライブトランジスタとしてのＴＦＴとＥＬ素子の動作点を示す図である。
【図１５】経時変化後のドライブトランジスタとしてのＴＦＴとＥＬ素子の動作点を示す図である。
【図１６】ドライブトランジスタとしてのｎチャネルＴＦＴのソースを接地電位に接続した画素回路を示す回路図である。
【図１７】ＥＬ発光素子のＩ−Ｖ特性が経時変化しても、輝度劣化の無いソースフォロワー出力が行える理想的な画素回路の例を示す回路図である。
【図１８】従来のＶｓｓ（基準電源）配線とＶｃｃ（電源電圧）配線のレイアウトを説明するための図である。
【符号の説明】
１００…表示装置、１０１…画素回路（ＰＸＬＣ）、１０２…画素アレイ部、１０３…水平セレクタ（ＨＳＥＬ）、１０４…ライトスキャナ（ＷＳＣＮ）、１０５…ドライブスキャナ（ＤＳＣＮ）、ＤＴＬ１０１〜ＤＴＬ１０ｎ…データ線、ＷＳＬ１０１〜ＷＳＬ１０ｍ…走査線、ＤＳＬ１０１〜ＤＳＬ１０ｍ…駆動線、１１１〜１１３…ＴＦＴ、１１４…発光素子、ＮＤ１１１，ＮＤ１１２…ノード、２００…表示装置、２０１…画素回路（ＰＸＬＣ）、２０２…画素アレイ部、２０３…水平セレクタ（ＨＳＥＬ）、２０４…ライトスキャナ（ＷＳＣＮ）、２０５…ドライブスキャナ（ＤＳＣＮ）、ＤＴＬ２０１〜ＤＴＬ２０ｎ…データ線、ＷＳＬ２０１〜ＷＳＬ２０ｍ…走査線、ＤＳＬ２０１〜ＤＳＬ２０ｍ…駆動線、２１１〜２１４…ＴＦＴ、２１５…発光素子、ＮＤ２１１，ＮＤ２１２…ノード。

Claims

マトリクス状に複数配列された画素回路を有する画素アレイ部と、
上記画素回路のマトリクス配列に対して配線された電源電圧源配線と、
上記画素回路のマトリクス配列に対して配線された基準電源配線と、
基準電位と、
上記画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じたデータ信号が供給されるデータ線と、
上記画素回路のマトリクス配列に対して行毎に配線された第１の制御線と、を有し、
上記画素回路は、
流れる電流によって輝度が変化する電気光学素子と、
第１端子と第２端子間で電流供給ラインを形成し、制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、
第１のノードと、
上記駆動トランジスタの上記制御端子に接続された第２のノードと、
上記第１のノードと上記第２のノードとの間に接続された画素容量素子と、
上記データ線と上記第２のノードとに間に接続され、上記第１の制御線により導通制御される第１のスイッチと、
上記電気光学素子が非発光期間に上記第１のノードの電位を固定電位に遷移させるために上記第１のノードを上記基準電源配線に接続する第１の回路と、を含み、
上記電源電圧源と基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第１のノード、および上記電気光学素子が直列に接続され、
上記基準電源配線は上記画素アレイ部の周囲全体に配線される部分と列方向にレイアウトされた部分を有し、
上記電源電圧源配線と上記基準電源配線が交差部を持たないように同一方向にレイアウトされており、
上記列方向の画素数が上記行方向の画素数よりも多い
表示装置。
第２の制御線をさらに有し、
上記駆動トランジスタが電界効果トランジスタであり、ソースが上記第１のノードに接続され、ドレインが上記電源電圧源配線または基準電位に接続され、ゲートが上記第２のノードに接続され、
上記第１の回路は、上記第１ノードと固定電位との間に接続され、上記第２の制御線により導通制御される第２のスイッチを含む
請求項１記載の表示装置。
上記電気光学素子を駆動する場合、
第１ステージとして、上記第１の制御線により上記第１のスイッチが非導通状態に保持された状態で、上記第２の制御線により上記第２のスイッチが導通状態に保持されて、上記第１のノードが固定電位に接続させられ、
第２ステージとして、上記第１の制御線により上記第１のスイッチが導通状態に保持されて上記データ線を伝播されるデータが上記画素容量素子が書き込まれた後、上記第１のスイッチが非導通状態に保持され、
第３ステージとして、上記第２の制御線により上記第２のスイッチが非導通状態に保持される
請求項２記載の表示装置。
第２および第３の制御線と、
上記電界効果トランジスタのソースと上記電気光学素子との間に接続され、上記第２の制御線により導通制御される第２のスイッチと、をさらに有し、
上記駆動トランジスタが電界効果トランジスタであり、ドレインが第１の基準電位または第２の基準電位に接続され、ゲートが上記第２のノードに接続され、
上記第１の回路は、上記第１のノードと上記基準電源配線との間に接続され、上記第３の制御線により導通制御される第３のスイッチを含む
請求項１記載の表示装置。
上記電気光学素子を駆動する場合、
第１ステージとして、上記第１の制御線により上記第１のスイッチが非導通状態に保持され、上記第２の制御線により上記第２のスイッチが非導通状態に保持され、上記第３の制御線により上記第３のスイッチが非導通状態に保持され、
第２ステージとして、上記第１の制御線により上記第１のスイッチが導通状態に保持され、上記第３の制御線により上記第３のスイッチが導通状態に保持されて、上記第１のノードが所定電位に保持された状態で、上記データ線を伝播されるデータが上記画素容量素子に書き込まれた後、上記第１の制御線により上記第１のスイッチが非導通状態に保持され、
第３ステージとして、上記第３の制御線により上記第３のスイッチが非導通状態に保持され、上記第２の制御線により上記第２のスイッチが導通状態に保持される
請求項４記載の表示装置。