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JP2008046427A - 画像表示装置 - Google Patents

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JP2008046427A JP2006222846A JP2006222846A JP2008046427A JP 2008046427 A JP2008046427 A JP 2008046427A JP 2006222846 A JP2006222846 A JP 2006222846A JP 2006222846 A JP2006222846 A JP 2006222846A JP 2008046427 A JP2008046427 A JP 2008046427A
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淳一 山下
Yutaka Mitomi
豊 三富
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Takahisa Tanikame
貴央 谷亀
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Abstract

【課題】ドライブトランジスタの閾電圧のばらつき自体を抑制して、高い画面のユニフォーミティを得る。
【解決手段】画素回路２は、サンプリングトランジスタＴｒ１とドライブトランジスタＴｒｄとスイッチングトランジスタＴｒ２，Ｔｒ３，Ｔｒ４と画素容量Ｃｓと発光素子ＥＬとを含む。サンプリングトランジスタＴｒ１は、制御信号ＷＳに応じ導通して信号線ＳＬから供給された映像信号の信号電位を画素容量Ｃｓにサンプリングし、ドライブトランジスタＴｒｄは、信号電位に応じた出力電流を発光素子ＥＬに供給する。スイッチングトランジスタＴｒ２，Ｔｒ３，Ｔｒ４は、ドライブトランジスタＴｒｄの特性バラツキを補正する。加えてドライブトランジスタＴｒｄのチャネル長をスイッチングトランジスタＴｒ２，Ｔｒ３，Ｔｒ４のチャネル長より長くして、その閾電圧のバラツキを抑制する。
【選択図】図２

Description

本発明は、画素毎に配した発光素子を電流駆動して表示を行なう画像表示装置に関する。詳しくは、各画素回路内に設けた絶縁ゲート型電界効果トランジスタによって有機ＥＬなどの発光素子に通電する電流量を制御する、いわゆるアクティブマトリクス型の画像表示装置に関する。
画像表示装置、例えば液晶ディスプレイなどでは、多数の液晶画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に入射光の透過強度又は反射強度を制御することによって画像を表示する。これは、有機ＥＬ素子を画素に用いた有機ＥＬディスプレイなどにおいても同様であるが、液晶画素と異なり有機ＥＬ素子は自発光素子である。その為、有機ＥＬディスプレイは液晶ディスプレイに比べて画像の視認性が高く、バックライトが不要であり、応答速度が高いなどの利点を有する。又、各発光素子の輝度レベル（階調）はそれに流れる電流値によって制御可能であり、いわゆる電流制御型であるという点で液晶ディスプレイなどの電圧制御型とは大きく異なる。
有機ＥＬディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とがある。前者は構造が単純であるものの、大型且つ高精細のディスプレイの実現が難しいなどの問題がある為、現在はアクティブマトリクス方式の開発が盛んに行なわれている。この方式は、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子（一般には薄膜トランジスタ、ＴＦＴ）によって制御するものであり、以下の特許文献に記載がある。
特開２００３−２５５８５６ 特開２００３−２７１０９５ 特開２００４−１３３２４０ 特開２００４−０２９７９１ 特開２００４−０９３６８２
図１１は、従来の画素回路の一例を示す模式図である。この画素回路は、制御信号を供給する行状の走査線と映像信号を供給する列状の信号線ＳＬとが交差する部分に配され、サンプリングトランジスタＴｒ１と画素容量ＣｓとドライブトランジスタＴｒｄと発光素子ＥＬとを含む。サンプリングトランジスタＴｒ１は、走査線から供給される制御信号に応じ導通して信号線ＳＬから供給された映像信号をサンプリングする。画素容量Ｃｓは、サンプリングされた映像信号に応じた入力電圧を保持する。ドライブトランジスタＴｒｄは、画素容量Ｃｓに保持された入力電圧に応じて所定の発光期間に出力電流Ｉｄｓを供給する。なお一般に、出力電流ＩｄｓはドライブトランジスタＴｒｄのチャネル領域のキャリア移動度μ及び閾電圧Ｖｔｈに対して依存性を有する。発光素子ＥＬは、ドライブトランジスタＴｒｄから供給された出力電流により映像信号に応じた輝度で発光する。なお図１１の従来例は、画素容量ＣｓがドライブトランジスタＴｒｄのゲートＧと電源電位Ｖｃｃとの間に接続されている。一方発光素子ＥＬはアノードがドライブトランジスタＴｒｄのソースＳに接続し、カソードが接地されている。ドライブトランジスタＴｒｄのドレインは電源電位Ｖｃｃに接続されている。
ドライブトランジスタＴｒｄは、画素容量Ｃｓに保持された入力電圧をゲートＧに受けてソースＳ／ドレインＤ間に出力電流Ｉｄｓを流し、発光素子ＥＬに通電する。一般に発光素子ＥＬの発光輝度は通電量に比例している。さらにドライブトランジスタＴｒｄの出力電流供給量はゲート電圧Ｖｇｓ即ち画素容量Ｃｓに書き込まれた入力電圧によって制御される。この画素回路は、ドライブトランジスタＴｒｄのゲートＧに印加される入力電圧を入力映像信号に応じて変化させることで、発光素子ＥＬに供給する電流量を制御している。
ここでドライブトランジスタの動作特性は以下の式１で表わされる。
Ｉｄｓ＝（１／２）μ（Ｗ／Ｌ）Ｃｏｘ（Ｖｇｓ−Ｖｔｈ）２・・・式１
このトランジスタ特性式１において、Ｉｄｓはソース／ドレイン間に流れるドレイン電流を表わしており、画素回路では発光素子に供給される出力電流である。Ｖｇｓはソースを基準としてゲートに印加されるゲート電圧を表わしており、画素回路では上述した入力電圧である。Ｖｔｈはトランジスタの閾電圧である。又μはトランジスタのチャネルを構成する半導体薄膜の移動度を表わしている。その他Ｗはチャネル幅を表わし、Ｌはチャネル長を表わし、Ｃｏｘはゲート容量を表わしている。このトランジスタ特性式１から明らかな様に、薄膜トランジスタは飽和領域で動作する時、ゲート電圧Ｖｇｓが閾電圧Ｖｔｈを超えて大きくなると、オン状態となってドレイン電流Ｉｄｓが流れる。原理的に見ると上記のトランジスタ特性式１が示す様に、ゲート電圧Ｖｇｓが一定であれば常に同じ量のドレイン電流Ｉｄｓが発光素子に供給される。従って、画面を構成する各画素に全て同一のレベルの映像信号を供給すれば、全画素が同一輝度で発光し、画面の一様性（ユニフォーミティ）が得られるはずである。
ところで有機ＥＬ素子などからなる発光素子に必要な駆動電流Ｉｄｓは１画素当り数μＡと大きく、映像信号の振幅を下げて低消費電力化を図るためにも、ドライブトランジスタは移動度μが高いＮチャネル型が望ましい。図１１に示した画素回路は、Ｎチャネル型のトランジスタをドライブトランジスタＴｒｄに用いたソースフォロワー型となっている。
しかしながら図１１に示した画素回路では、発光素子ＥＬの電流−電圧特性（Ｉ‐Ｖ特性）の劣化を補正できないという課題が生じる。図１２は、発光素子ＥＬのＩ‐Ｖ特性を示すグラフである。横軸に発光素子のアノード電圧Ｖａを取り、縦軸に駆動電流Ｉｄｓを取ってある。図１１の回路では、このアノード電位ＶａはドライブトランジスタＴｒｄのソース電位と等しく、駆動電流はドライブトランジスタＴｒｄに流れるドレイン電流Ｉｄｓである。図１２のグラフに示すように、有機ＥＬデバイスなどの発光素子は時間の経過と共にＩ‐Ｖ特性が劣化し、時間の経過と共に特性カーブがねてくる。その為、図１１に示したソースフォロワー型の画素回路では、この発光素子のＩ‐Ｖ特性劣化に伴い、ドライブトランジスタＴｒｄの動作点（ソース電位）が変化してしまい、画像の焼付きが残ってしまう。
この従来の問題に対処するため、最近ではソースフォロワー型の画素回路に代えて、ブートストラップ型の画素回路も提案されている。このブートストラップ型の画素回路は、画素容量をドライブトランジスタのゲートＧとソースＳとの間に接続した構成となっている。このブートストラップ型の画素回路は、発光素子のＩ‐Ｖ特性の経時変化により、アノード電位（即ちドライブトランジスタのソース電位）が変動しても、常にドライブトランジスタＴｒｄのゲート電圧Ｖｇｓが画素容量に保持されているので、発光素子ＥＬのＩ‐Ｖ特性の影響を受けることなく、常にゲート電圧Ｖｇｓに応じた出力電流Ｉｄｓを発光素子に流し続けることが出来る。これにより発光素子のＩ‐Ｖ特性が劣化しても、画面輝度の劣化や焼付きなどの画質低下が生じることは無い。
画素回路は、発光素子のＩ‐Ｖ特性の変動に加え、ドライブトランジスタＴｒｄの特性自体も個々の画素によってばらつきがある。実際には、ポリシリコンなどの半導体薄膜で構成された薄膜トランジスタ（ＴＦＴ）は、個々のデバイス特性にばらつきがある。特に、閾電圧Ｖｔｈは一定ではなく、各画素毎にばらつきがある。前述のトランジスタ特性式１から明らかな様に、各ドライブトランジスタの閾電圧Ｖｔｈがばらつくと、ゲート電圧Ｖｇｓが一定であっても、ドレイン電流Ｉｄｓにばらつきが生じ、画素毎に輝度がばらついてしまう為、画面のユニフォーミティを損なう。そこで従来からドライブトランジスタの閾電圧のばらつきをキャンセルする機能を組み込んだ画素回路が開発されており、例えば前記の特許文献３に開示がある。
しかしながら、発光素子のＩ‐Ｖ特性の経時変化を補正するブートストラップ機能や、ドライブトランジスタの閾電圧のばらつきをキャンセルする機能（閾電圧補正機能）を組み込んだ画素回路でも、依然として解決すべき課題が残っている。閾電圧補正機能により、発光素子に供給する出力電流から閾電圧の影響はキャンセルすることが出来る。しかしながら、このドライブトランジスタＴｒｄの閾電圧のばらつき自体が、ブートストラップ機能にも悪影響を与えており、画面のユニフォーミティを損なうため、これが解決すべき課題である。
上述した従来の技術の課題に鑑み、本発明はドライブトランジスタの閾電圧のばらつき自体を抑制して、高い画面のユニフォーミティを得ることを目的とする。かかる目的を達成するために以下の手段を講じた。即ち本発明は、画素アレイ部とスキャナ部と信号部とを含み、前記画素アレイ部は、行状に配された第１走査線、第２走査線、第３走査線及び第４走査線と、列状に配された信号線と、これらの走査線及び信号線に接続した行列状の画素回路と、各画素回路の動作に必要な第１電位、第２電位及び第３電位を供給する複数の電源線とからなり、前記信号部は、該信号線に映像信号を供給し、前記スキャナ部は、第１走査線、第２走査線、第３走査線及び第４走査線に制御信号を供給して順次行ごとに画素回路を走査し、各画素回路は、サンプリングトランジスタと、ドライブトランジスタと、第１スイッチングトランジスタと、第２スイッチングトランジスタと、第３スイッチングトランジスタと、画素容量と、発光素子とを含み、前記サンプリングトランジスタは、所定のサンプリング期間に第１走査線から供給される制御信号に応じ導通して信号線から供給された映像信号の信号電位を該画素容量にサンプリングし、前記画素容量は、該サンプリングされた映像信号の信号電位に応じて該ドライブトランジスタのゲートに入力電圧を印加し、前記ドライブトランジスタは、該入力電圧に応じた出力電流を該発光素子に供給し、前記発光素子は、所定の発光期間中該ドライブトランジスタから供給される出力電流により該映像信号の信号電位に応じた輝度で発光し、前記第１スイッチングトランジスタは、該サンプリング期間に先立ち第２走査線から供給される制御信号に応じ導通して該ドライブトランジスタのゲートを第１電位に設定し、前記第２スイッチングトランジスタは、該サンプリング期間に先立ち第３走査線から供給される制御信号に応じ導通して該ドライブトランジスタのソースを第２電位に設定し、前記第３スイッチングトランジスタは、該サンプリング期間に先立ち第４走査線から供給される制御信号に応じ導通して該ドライブトランジスタを第３電位に接続し、以って該ドライブトランジスタの閾電圧に相当する電圧を該画素容量に保持させて閾電圧の影響を補正するとともに、該発光期間に再び第４走査線から供給される制御信号に応じ導通して該ドライブトランジスタを第３電位に接続して該出力電流を該発光素子に流す画像表示装置において、前記ドライブトランジスタのチャネル長を各スイッチングトランジスタのチャネル長より長くして、その閾電圧のバラツキを抑制することを特徴とする。
又本発明は、画素アレイ部とスキャナ部と信号部とを含み、前記画素アレイ部は、行状に配された第１走査線、第２走査線、第３走査線及び第４走査線と、列状に配された信号線と、これらの走査線及び信号線に接続した行列状の画素回路と、各画素回路の動作に必要な第１電位、第２電位及び第３電位を供給する複数の電源線とからなり、前記信号部は、該信号線に映像信号を供給し、前記スキャナ部は、第１走査線、第２走査線、第３走査線及び第４走査線に制御信号を供給して順次行ごとに画素回路を走査し、各画素回路は、サンプリングトランジスタと、ドライブトランジスタと、第１スイッチングトランジスタと、第２スイッチングトランジスタと、第３スイッチングトランジスタと、画素容量と、発光素子とを含み、前記サンプリングトランジスタは、所定のサンプリング期間に第１走査線から供給される制御信号に応じ導通して信号線から供給された映像信号の信号電位を該画素容量にサンプリングし、前記画素容量は、該サンプリングされた映像信号の信号電位に応じて該ドライブトランジスタのゲートに入力電圧を印加し、前記ドライブトランジスタは、該入力電圧に応じた出力電流を該発光素子に供給し、前記発光素子は、所定の発光期間中該ドライブトランジスタから供給される出力電流により該映像信号の信号電位に応じた輝度で発光し、前記第１スイッチングトランジスタは、該サンプリング期間に先立ち第２走査線から供給される制御信号に応じ導通して該ドライブトランジスタのゲートを第１電位に設定し、前記第２スイッチングトランジスタは、該サンプリング期間に先立ち第３走査線から供給される制御信号に応じ導通して該ドライブトランジスタのソースを第２電位に設定し、前記第３スイッチングトランジスタは、該サンプリング期間に先立ち第４走査線から供給される制御信号に応じ導通して該ドライブトランジスタを第３電位に接続し、以って該ドライブトランジスタの閾電圧に相当する電圧を該画素容量に保持させて閾電圧の影響を補正するとともに、該発光期間に再び第４走査線から供給される制御信号に応じ導通して該ドライブトランジスタを第３電位に接続して該出力電流を該発光素子に流す画像表示装置において、前記スキャナ部は、画素アレイ部と同一基板上に形成されており、前記ドライブトランジスタのチャネル長を該スキャナ部を構成するトランジスタのチャネル長より長くして、その閾電圧のバラツキを抑制することを特徴とする。
好ましくは、前記ドライブトランジスタのチャネル長を１０μｍ以上に設定する。また前記画素回路は、発光期間中該ドライブトランジスタのソース電位が変動する一方、該ソース電位を基準にして該ドライブトランジスタのゲートに印加される入力電圧は変動しない様に、該ドライブトランジスタのチャネル長が設定されている。又前記ドライブトランジスタは、その出力電流がチャネル領域のキャリア移動度に対して依存性を有し、前記第３スイッチングトランジスタは、該サンプリング期間に導通して該ドライブトランジスタを第３電位に接続し、該信号電位がサンプリングされている間に該ドライブトランジスタから出力電流を取り出し、これを該画素容量に負帰還して該入力電圧を補正し、以って該出力電流のキャリア移動度に対する依存性を打ち消す。
本発明によれば、ドライブトランジスタのチャネル長を長くすることで、その閾電圧のばらつき自体を抑制している。かかる構成により、ブートストラップ動作のゲインにばらつきが少なくなり、画面のユニフォーミティを大幅に改善することが出来る。具体的には、ドライブトランジスタのチャネル長を各スイッチングトランジスタのチャネル長より長くして、その閾電圧のばらつきを抑制している。単なるスイッチとして線形領域で動作するスイッチングトランジスタに比べ、特性式1に従って飽和領域で動作するドライブトランジスタの閾電圧が画面のユニフォーミティに大きく影響するため、この構成が有効である。またドライブトランジスタのチャネル長を、周辺のスキャナを構成するトランジスタのチャネル長より長くして、その閾電圧のばらつきを抑制することも効果的である。同一基板上に画素アレイ部とスキャナ部をＴＦＴプロセスで形成した場合、ドライブトランジスタの閾電圧のばらつきは画面のユニフォーミティに大きな影響を与えるので、スキャナ部のトランジスタのチャネル長より長くすることが有効である。いずれの場合も、ドライブトランジスタのチャネル長を好ましくは１０μｍ以上に設定することで、閾電圧のばらつき範囲が、画面のユニフォーミティに影響を与えないレベルまで抑えることが可能である。
以下図面を参照して本発明の実施の形態を詳細に説明する。図１は本発明にかかる画像表示装置の全体構成を示すブロック図である。図示する様に、本画像表示装置は基本的に画素アレイ部１とスキャナ部と信号部とで構成されている。画素アレイ部１は、行状に配された第１走査線ＷＳ、第２走査線ＡＺ１、第３走査線ＡＺ２及び第４走査線ＤＳと、列状に配された信号線ＳＬと、これらの走査線ＷＳ，ＡＺ１，ＡＺ２，ＤＳ及び信号線ＳＬに接続した行列状の画素回路２と、各画素回路２の動作に必要な第１電位Ｖｓｓ１，第２電位Ｖｓｓ２及び第３電位Ｖｃｃを供給する複数の電源線とからなる。信号部は水平セレクタ３からなり、信号線ＳＬに映像信号を供給する。スキャナ部は、ライトスキャナ４、ドライブスキャナ５、第一補正用スキャナ７１及び第二補正用スキャナ７２からなり、それぞれ第１走査線ＷＳ、第４走査線ＤＳ、第２走査線ＡＺ１及び第３走査線ＡＺ２に制御信号を供給して順次行毎に画素回路を走査する。
図２は、図１に示した画像表示装置に組み込まれる画素回路の構成例を示す回路図である。図示する様に画素回路２は、サンプリングトランジスタＴｒ１と、ドライブトランジスタＴｒｄと、第１スイッチングトランジスタＴｒ２と、第２スイッチングトランジスタＴｒ３と、第３スイッチングトランジスタＴｒ４と、画素容量Ｃｓと、発光素子ＥＬとを含む。サンプリングトランジスタＴｒ１は、所定のサンプリング期間に第１走査線ＷＳから供給される制御信号に応じ導通して信号線ＳＬから供給された映像信号の信号電位を画素容量Ｃｓにサンプリングする。画素容量Ｃｓは、サンプリングされた映像信号の信号電位に応じてドライブトランジスタＴｒｄのゲートＧに入力電圧Ｖｇｓを印加する。ドライブトランジスタＴｒｄは、入力電圧Ｖｇｓに応じた出力電流Ｉｄｓを発光素子ＥＬに供給する。発光素子ＥＬは、所定の発光期間中ドライブトランジスタＴｒｄから供給される出力電流Ｉｄｓにより映像信号の信号電位に応じた輝度で発光する。
第１スイッチングトランジスタＴｒ２は、サンプリング期間に先立ち第２走査線ＡＺ１から供給される制御信号に応じ導通してドライブトランジスタＴｒｄのゲートＧを第１電位Ｖｓｓ１に設定する。第２スイッチングトランジスタＴｒ３は、サンプリング期間に先立ち第３走査線ＡＺ２から供給される制御信号に応じ導通してドライブトランジスタＴｒｄのソースＳを第２電位Ｖｓｓ２に設定する。第３スイッチングトランジスタＴｒ４は、サンプリング期間に先立ち第４走査線ＤＳから供給される制御信号に応じ導通してドライブトランジスタＴｒｄを第３電位Ｖｃｃに接続し、以ってドライブトランジスタＴｒｄの閾電圧Ｖｔｈに相当する電圧を画素容量Ｃｓに保持させて閾電圧Ｖｔｈの影響を補正する。さらにこの第３スイッチングトランジスタＴｒ４は、発光期間に再び第４走査線ＤＳから供給される制御信号に応じ導通してドライブトランジスタＴｒｄを第３電位Ｖｃｃに接続して出力電流Ｉｄｓを発光素子ＥＬに流す。
以上の説明から明らかな様に、本画素回路２は、５個のトランジスタＴｒ１ないしＴｒ４及びＴｒｄと１個の画素容量Ｃｓと１個の発光素子ＥＬとで構成されている。トランジスタＴｒ１〜Ｔｒ３とＴｒｄはＮチャネル型のポリシリコンＴＦＴである。トランジスタＴｒ４のみＰチャネル型のポリシリコンＴＦＴである。但し本発明はこれに限られるものではなく、Ｎチャネル型とＰチャネル型のＴＦＴを適宜混在させることが出来る。発光素子ＥＬは例えばアノード及びカソードを備えたダイオード型の有機ＥＬデバイスである。但し本発明はこれに限られるものではなく、発光素子は一般的に電流駆動で発光する全てのデバイスを含む。
図３は、図２に示した画像表示装置から画素回路２の部分のみを取り出した模式図である。理解を容易にするため、サンプリングトランジスタＴｒ１によってサンプリングされる映像信号Ｖｓｉｇや、ドライブトランジスタＴｒｄの入力電圧Ｖｇｓ及び出力電流Ｉｄｓ、さらには発光素子ＥＬが有する容量成分Ｃｏｌｅｄなどを書き加えてある。以下図３に基づいて、画素回路２の動作を説明する。
図４は、図３に示した画素回路のタイミングチャートである。図４を参照して、図３に示した画素回路の動作を具体的に説明する。図４は、時間軸Ｔに沿って各走査線ＷＳ，ＡＺ１，ＡＺ２及びＤＳに印加される制御信号の波形を表してある。表記を簡略化する為、制御信号も対応する走査線の符号と同じ符号で表してある。トランジスタＴｒ１，Ｔｒ２，Ｔｒ３はＮチャネル型なので、走査線ＷＳ，ＡＺ１，ＡＺ２がそれぞれハイレベルの時オンし、ローレベルの時オフする。一方トランジスタＴｒ４はＰチャネル型なので、走査線ＤＳがハイレベルの時オフし、ローレベルの時オンする。なおこのタイミングチャートは、各制御信号ＷＳ，ＡＺ１，ＡＺ２，ＤＳの波形と共に、ドライブトランジスタＴｒｄのゲートＧの電位変化及びソースＳの電位変化も表してある。
図４のタイミングチャートではタイミングＴ１〜Ｔ８までを１フィールド（１ｆ）としてある。１フィールドの間に画素アレイの各行が一回順次走査される。タイミングチャートは、１行分の画素に印加される各制御信号ＷＳ，ＡＺ１，ＡＺ２，ＤＳの波形を表してある。
当該フィールドが始まる前のタイミングＴ０で、全ての制御線号ＷＳ，ＡＺ１，ＡＺ２，ＤＳがローレベルにある。したがってＮチャネル型のトランジスタＴｒ１，Ｔｒ２，Ｔｒ３はオフ状態にある一方、Ｐチャネル型のトランジスタＴｒ４のみオン状態である。したがってドライブトランジスタＴｒｄはオン状態のトランジスタＴｒ４を介して電源Ｖｃｃに接続しているので、所定の入力電圧Ｖｇｓに応じて出力電流Ｉｄｓを発光素子ＥＬに供給している。したがってタイミングＴ０で発光素子ＥＬは発光している。この時ドライブトランジスタＴｒｄに印加される入力電圧Ｖｇｓは、ゲート電位（Ｇ）とソース電位（Ｓ）の差で表される。
当該フィールドが始まるタイミングＴ１で、制御信号ＤＳがローレベルからハイレベルに切り替わる。これによりトランジスタＴｒ４がオフし、ドライブトランジスタＴｒｄは電源Ｖｃｃから切り離されるので、発光が停止し非発光期間に入る。したがってタイミングＴ１に入ると、全てのトランジスタＴｒ１〜Ｔｒ４がオフ状態になる。
続いてタイミングＴ２に進むと、制御信号ＡＺ１及びＡＺ２がハイレベルになるので、スイッチングトランジスタＴｒ２及びＴｒ３がオンする。この結果、ドライブトランジスタＴｒｄのゲートＧが基準電位Ｖｓｓ１に接続し、ソースＳが基準電位Ｖｓｓ２に接続される。ここでＶｓｓ１−Ｖｓｓ２＞Ｖｔｈを満たしており、Ｖｓｓ１−Ｖｓｓ２＝Ｖｇｓ＞Ｖｔｈとする事で、その後タイミングＴ３で行われるＶｔｈ補正の準備を行う。換言すると期間Ｔ２‐Ｔ３は、ドライブトランジスタＴｒｄのリセット期間に相当する。また、発光素子ＥＬの閾電圧をＶｔｈＥＬとすると、ＶｔｈＥＬ＞Ｖｓｓ２に設定されている。これにより、発光素子ＥＬにはマイナスバイアスが印加され、いわゆる逆バイアス状態となる。この逆バイアス状態は、後で行うＶｔｈ補正動作及び移動度補正動作を正常に行うために必要である。
タイミングＴ３では制御信号ＡＺ２をローレベルにし且つ直後制御信号ＤＳもローレベルにしている。これによりトランジスタＴｒ３がオフする一方トランジスタＴｒ４がオンする。この結果ドレイン電流Ｉｄｓが画素容量Ｃｓに流れ込み、Ｖｔｈ補正動作を開始する。この時ドライブトランジスタＴｒｄのゲートＧはＶｓｓ１に保持されており、ドライブトランジスタＴｒｄがカットオフするまで電流Ｉｄｓが流れる。カットオフするとドライブトランジスタＴｒｄのソース電位（Ｓ）はＶｓｓ１−Ｖｔｈとなる。ドレイン電流がカットオフした後のタイミングＴ４で制御信号ＤＳを再びハイレベルに戻し、スイッチングトランジスタＴｒ４をオフする。さらに制御信号ＡＺ１もローレベルに戻し、スイッチングトランジスタＴｒ２もオフする。この結果、画素容量ＣｓにＶｔｈが保持固定される。この様にタイミングＴ３‐Ｔ４はドライブトランジスタＴｒｄの閾電圧Ｖｔｈを検出する期間である。ここでは、この検出期間Ｔ３‐Ｔ４をＶｔｈ補正期間と呼んでいる。
この様にＶｔｈ補正を行った後タイミングＴ５で制御信号ＷＳをハイレベルに切り替え、サンプリングトランジスタＴｒ１をオンして映像信号Ｖｓｉｇを画素容量Ｃｓに書き込む。発光素子ＥＬの等価容量Ｃｏｌｅｄに比べて画素容量Ｃｓは充分に小さい。この結果、映像信号Ｖｓｉｇのほとんど大部分が画素容量Ｃｓに書き込まれる。正確には、Ｖｓｓ１に対する。Ｖｓｉｇの差分Ｖｓｉｇ−Ｖｓｓ１が画素容量Ｃｓに書き込まれる。したがってドライブトランジスタＴｒｄのゲートＧとソースＳ間の電圧Ｖｇｓは、先に検出保持されたＶｔｈと今回サンプリングされたＶｓｉｇ−Ｖｓｓ１を加えたレベル（Ｖｓｉｇ−Ｖｓｓ１＋Ｖｔｈ）となる。以降説明簡易化の為Ｖｓｓ１＝０Ｖとすると、ゲート／ソース間電圧Ｖｇｓは図４のタイミングチャートに示すようにＶｓｉｇ＋Ｖｔｈとなる。かかる映像信号Ｖｓｉｇのサンプリングは制御信号ＷＳがローレベルに戻るタイミングＴ６まで行われる。すなわちタイミングＴ５‐Ｔ６がサンプリング期間に相当する。
続いてタイミングＴ７で制御信号ＤＳがローレベルとなりスイッチングトランジスタＴｒ４がオンする。これによりドライブトランジスタＴｒｄが電源Ｖｃｃに接続されるので、画素回路は非発光期間から発光期間に進む。その前のタイミングＴ６で制御信号ＷＳがローレベルとなりサンプリングトランジスタＴｒ１は既にオフしている。この為ドライブトランジスタＴｒｄのゲートＧは信号線ＳＬから切り離されている。映像信号Ｖｓｉｇの印加が解除されているので、スイッチングトランジスタＴｒ４のオンと共に、ドライブトランジスタＴｒｄのゲート電位（Ｇ）は上昇可能となり、ソース電位（Ｓ）と共に上昇していく。なお本実施形態の画素回路はドライブトランジスタＴｒｄのソースと発光素子ＥＬのアノードとが接続している。その為、ドライブトランジスタＴｒｄのソース電位（Ｓ）は同時に発光素子ＥＬのアノード電位Ｖａでもある。図４のタイミングチャートは、この発光素子ＥＬのアノード電位Ｖａも示してある。この発光期間は次のフィールドに入る前のタイミングＴ８で終わる。
上述したようにタイミングＴ７では、ドライブトランジスタＴｒｄのゲート電位（Ｇ）が上昇可能となり、これと連動してソース電位（Ｓ）が上昇していく。これがブートストラップ動作である。このブートストラップ動作の間、画素容量Ｃｓに保持されたゲート／ソース間電圧Ｖｇｓは（Ｖｓｉｇ＋Ｖｔｈ）の値を維持する。つまりこのブートストラップ動作は、画素容量Ｃｓに保持されたＶｇｓを一定に維持したまま、発光素子ＥＬのアノード電位Ｖａの上昇を可能にするものである。ドライブトランジスタのソース電位（Ｓ）の上昇即ち発光素子ＥＬのアノード電位Ｖａの上昇に伴い、発光素子ＥＬの逆バイアス状態は解消されるので、出力電流Ｉｄｓの流入により発光素子ＥＬは実際に発光を開始する。このときのドレイン電流Ｉｄｓ対ゲート電圧Ｖｇｓの関係は、先のトランジスタ特性式１のＶｇｓにＶｓｉｇ＋Ｖｔｈを代入することで、以下の式２のように与えられる。
Ｉｄｓ＝ｋ・μ（Ｖｇｓ−Ｖｔｈ）２＝Ｋ・μ（Ｖｓｉｇ）２・・・式２
上記式２において、ｋ＝（１／２）（Ｗ／Ｌ）Ｃｏｘである。この特性式２からＶｔｈの項がキャンセルされており、発光素子ＥＬに供給される出力電流ＩｄｓはドライブトランジスタＴｒｄの閾電圧Ｖｔｈに依存しないことがわかる。基本的にドレイン電流Ｉｄｓは映像信号の信号電圧Ｖｓｉｇによって決まる。換言すると、発光素子ＥＬは映像信号Ｖｓｉｇに応じた輝度で発光することになる。加えて本画素回路はドライブトランジスタのソース電位即ち発光素子のアノード電位Ｖａに依存することなく、常にゲート電圧Ｖｇｓを一定に維持している。このブートストラップ機能のため、本画素回路は発光素子ＥＬのＩ‐Ｖ特性の経時変動の影響を受けることなく、画面輝度を安定的に維持することが出来る。
この様にブートストラップ機能及び閾電圧補正機能を組み込んだ本画素回路でも、なお解決すべき課題がある。この点につき、本発明の説明に入る前に、図５を参照して簡潔に説明する。図５は、図２に示した画像表示装置から画素回路一個分を取り出した模式図である。基本的には図３に示した画素回路の模式図と同じであるが、説明の都合上寄生容量Ｃｐも加えてある。薄膜トランジスタはそのゲートとソースの間に寄生容量Ｃｐが存在している。本画素回路では特にサンプリングトランジスタＴｒ１やスイッチングトランジスタＴｒ２の寄生容量Ｃｐが、ドライブトランジスタＴｒｄの動作に悪影響を与えている。具体的には、これらのトランジスタＴｒ１，Ｔｒ２の寄生容量Ｃｐにより、ブートストラップ動作で電圧ロスが生じ、これがドライブトランジスタＴｒｄの閾電圧Ｖｔｈのばらつきと絡み合って、画面上に輝度差が生じてしまう。理想的なブートストラップ動作では、ドライブトランジスタのソース電位の上昇分とゲート電位の上昇分とが完全に同じで、ゲート電圧Ｖｇｓが一定に維持される。即ちブートストラップゲインが１になることが理想である。しかしながら実際には寄生容量Ｃｐの影響でブートストラップゲインにロスが生じ、その分だけゲート電位はソース電位に比べて上昇分が少ない。ここで問題となるのは、このブートストラップゲインロスが画素間で一定ではなく、個々の画素回路のドライブトランジスタの閾電圧Ｖｔｈの影響を受けてばらつくことである。このブートストラップゲインロスのばらつきにより、画面上で画素間に輝度差が生じ、ユニフォーミティを損ねている。
引き続き図５を参照してブートストラップゲインロスに付き詳細に説明にする。信号電圧Ｖｓｉｇを書き込んだ後のドライブトランジスタＴｒｄのゲート／ソース間電圧Ｖｇｓは、予めＶｔｈ補正を行っているため、Ｖｇｓ＝Ｖｓｉｇ−Ｖｓｓ１＋Ｖｔｈとなる。次にサンプリングトランジスタＴｒ１をオフした後スイッチングトランジスタＴｒ４をオンすることで、ドライブトランジスタＴｒｄが電源Ｖｃｃに接続し、ドレイン電流Ｉｄｓが発光素子ＥＬに流れる。このときドレイン電流Ｉｄｓに相当する電圧が発光素子ＥＬのアノード端子に印加される。図４のタイミングチャートでは、このときのアノード電圧（ドライブトランジスタのソース電圧）をＶａで表してある。よって、発光動作時には、ドライブトランジスタのソース電圧はＶａ−Ｖｓｓ１＋Ｖｔｈだけ上昇する。一方、ドライブトランジスタＴｒｄのゲート電圧は寄生容量Ｃｐがあるため、その上昇分は（Ｖａ−Ｖｓｓ１＋Ｖｔｈ）×Ｃｓ／（Ｃｓ＋Ｃｐ）となる。以上により、ブートストラップ動作後のＶｇｓは以下の式３で表される。またこのＶｇｓに対応するドレイン電流Ｉｄｓは以下の式４で与えられる。但し下記の式３では、簡単のためＶｓｓ１を０Ｖにしている。
Ｖｇｓ＝Ｖｓｉｇ−Ｖｓｓ１＋Ｖｔｈ−
（Ｖａ−Ｖｓｓ１＋Ｖｔｈ）・Ｃｐ／（Ｃｓ＋Ｃｐ）
＝Ｖｓｉｇ＋Ｖｔｈ−（Ｖａ＋Ｖｔｈ）・Ｃｐ／（Ｃｓ＋Ｃｐ）・・・（３）

Ｉｄｓ＝ｋ・μ（Ｖｓｉｇ−（Ｖａ＋Ｖｔｈ）・Ｃｐ／（Ｃｓ＋Ｃｐ））２・（４）
ブートストラップ後のＶｇｓを表す上記式３は、その三項目にブートストラップゲインロス項を含んでおり、理想的な値よりも小さくなる。このブートストラップゲインロス項を見ると、Ｃｐ／（Ｃｓ＋Ｃｐ）を係数部として変数ＶａとＶｔｈを含んでいる。一般に画素間で発光素子特性にそれほどばらつきはないので、アノード電位Ｖａのばらつきは無視できる。これに対しドライブトランジスタの閾電圧Ｖｔｈは画素毎にばらついてしまう。この為ブートストラップゲインロス項は画素毎にばらつき、発光輝度が画素間で一様にならない。
一般的に画素容量Ｃｓは２００ｆＦ程度であり寄生容量Ｃｐは５ｆＦ程度である。よってブートストラップゲインロスＣｐ／（Ｃｓ＋Ｃｐ）は約２．５％である。この為Ｖｔｈばらつきの２．５％程度のばらつきが数式４で示した発光電流Ｉｄｓに含まれてしまう。例えばドライブトランジスタＴｒｄのＶｔｈばらつきの最小最大幅が２Ｖであったとすると、ブートストラップゲインロスによるＶｇｓばらつきは５０ｍＶとなる。ここで画面ユニフォーミティーが最も目立つ白表示の時Ｖｇｓ＝２Ｖとすると、５０ｍＶの差による輝度ばらつきは約５％となり、目視されてしまう。これによりパネルの歩留りが低下してしまう。一般に、製造プロセス上ドライブトランジスタＶｔｈのばらつきは画面でスジ状に分布する。よって画面にスジ状のムラが生じ、パネルの歩留りが低下してしまう。
以上の考察から明らかなように、画素回路には寄生容量Ｃｐがあるため、原理的にブートストラップゲインロスは避けられない。仮にブートストラップゲインロスが各画素で一様に起これば、画面全体としては単に輝度のわずかな低下があるだけで、画質に悪影響は無い。しかしながら、各画素にドライブトランジスタの閾電圧Ｖｔｈのばらつきがあるため、この影響を受けてブートストラップゲインロスが画素間でばらついてしまう。そこで本発明はこのブートストラップゲインロスの画素間のばらつきを抑制するため、各画素のドライブトランジスタのＶｔｈのばらつきを抑制している。具体的には、発光素子ＥＬの発光電流Ｉｄｓを制御しているドライブトランジスタＴｒｄのチャネル長Ｌを長く設計することで、このドライブトランジスタの閾電圧Ｖｔｈのばらつきを抑制することが出来る。この点につき図６のグラフを参照して説明する。図６は、薄膜トランジスタのＬ長とＶｔｈばらつきとの関係を示すグラフである。横軸にＬ長を取り縦軸にＶｔｈばらつき（偏差値）を取ってある。グラフから明らかなように、多結晶シリコン膜を素子領域とする薄膜トランジスタは、Ｌ長が長くなるほどＶｔｈばらつきは小さくなる。多結晶シリコン膜はシリコンの結晶粒の集合からなり、局部的に見れば結晶粒の分布にばらつきがある。電流の流れる方向になるチャネル長を長くすることで結晶粒の分布のばらつきが平均化され、その分閾電圧のばらつきが少なくなる。
一般的に有機ＥＬデバイスなどの発光素子に必要な駆動電流は１画素当り数μＡと大きく、入力映像信号の振幅を下げ低消費電力化を測るためにも、ドライブトランジスタＴｒｄのサイズ比Ｗ／Ｌはなるべく大きく設定して、電流駆動能力を高めている。一方パネルの高精細化のため画素サイズは小さくすることが好ましくしたがってドライブトランジスタＴｒｄの素子面積も小さい方が良い。よってドライブトランジスタＴｒｄはサイズ比をなるべく大きく設計し且つ素子面積を小さくするため、一般的にはドライブトランジスタＴｒｄのＬ長（チャネル長）を短く設計する傾向にある。しかしながら低温ポリシリコンを素子領域とするＴＦＴなどでは、図６に示すようにドライブトランジスタのＬ長が短くなるにつれて、Ｖｔｈ特性ばらつきが悪化する。このＶｔｈ特性ばらつきのため、仮にドライブトランジスタＴｒｄのＬ長を短く設計してしまうと、Ｖｔｈキャンセル動作でドレイン電流ＩｄｓからＶｔｈの影響を除いても、ブートストラップゲインロスによるＶｔｈばらつきが画面上に見えてしまい、ユニフォーミティの悪化を招く。前述の式３から明らかなように、ドライブトランジスタＴｒｄのＶｔｈが周囲の画素より大きい画素は相対的に周囲に比べ輝度が低下する一方、Ｖｔｈが周囲の画素より小さい画素は相対的に輝度が高くなる。これにより、画面上にスジのようなムラが生じてしまう。
この様な画質不良の対策として、本発明はドライブトランジスタＴｒｄのＬ長を長く設定している。具体的には、ドライブトランジスタＴｒｄのＬ長を１０μｍ以上に設計することが好ましい。Ｌ長が１０μｍ以上の場合、図６のグラフから明らかなようにＶｔｈのばらつきは１Ｖ以内である。ここでブートストラップゲインロスが２．５％の場合、ブートストラップゲインロスによるＶｇｓばらつきは２５ｍＶである。白階調でドライブトランジスタＴｒｄに印加するゲート電圧Ｖｇｓ＝２Ｖとすると、このばらつきによる輝度差は式３により２．５％となる。一般的に白階調のユニフォーミティで目視される輝度差は２〜３％であるので、Ｌ長を１０μｍ以上に設計すればブートストラップゲインロスによる輝度ばらつきはほとんど視認出来ないレベルにすることが可能である。これによりパネルの製造歩留りを改善することができる。図６のグラフから明らかなように、高い画質を得るためには、ドライブトランジスタＴｒｄのＬ長は１５μｍから２０μｍまで長いほうが望ましい。
なお画素回路のスケールファクタによっては、ドライブトランジスタＴｒｄのＬ長を絶対的な数値で規定することが難しい場合がある。この場合でも、ドライブトランジスタＴｒｄのチャネル長Ｌを各スイッチングトランジスタＴｒ２，Ｔｒ３，Ｔｒ４のチャネル長より長くして、その閾電圧Ｖｔｈのばらつきを抑制することが効果的である。ドライブトランジスタＴｒｄの閾電圧Ｖｔｈのばらつきはブートストラップゲインロスなどを通じて輝度に大きな影響を与えている。そこで画素を構成する他のスイッチング素子よりもドライブトランジスタのチャネル長Ｌを長く取ることが輝度ばらつきを抑えるために有効である。また低温ポリシリコンＴＦＴを利用したパネルは、画素アレイ部に加えてスキャナ部も同一の低温ポリシリコンＴＦＴプロセスで集積形成することがある。この場合には、画素アレイ部の各画素に含まれるドライブトランジスタＴｒｄのチャネル長Ｌを、スキャナ部を構成するトランジスタのチャネル長よりも長くして、その閾電圧Ｖｔｈのばらつきを抑制することが効果的である。ドライブトランジスタの閾電圧は画素の輝度に大きな影響を与えており、そのチャネル長をスキャナ部のトランジスタのチャネル長より長くすることは画面のユニフォーミティを高める上で有効である。
図７は、ドライブトランジスタのＶｔｈのばらつきが生じる原因を示す模式図である。図示する様に、表示装置は１枚の絶縁性基板で形成されており、フラットなパネル０である。このパネル０の上には画素アレイ部１に加えて周辺のライトスキャナ４、ドライブスキャナ５、水平セレクタ３なども集積形成されている。これらの周辺駆動部は中央の画素アレイ部１と同じく、薄膜トランジスタで集積形成されている。一般に薄膜トランジスタは多結晶シリコン膜を素子領域とする。この多結晶シリコン膜は、例えば絶縁性の基板上に非晶質のシリコン薄膜を成膜した後、レーザ光を照射することで結晶化し、多結晶シリコン薄膜に転換している。このレーザ光の照射は、例えばライン状のレーザビームを、パネル０の上から下に向かって順次重ねながら照射することで、非晶質シリコン膜を多結晶シリコン膜に転換している。このレーザ光の照射過程でレーザ出力に局部的な変動が生じると、パネル０の上下方向で多結晶シリコン膜の結晶性に差が生じ、これが結果的に薄膜トランジスタの閾電圧のばらつきとなって現れる。よって通常閾電圧のばらつきは、レーザ光のラインに沿って、パネル０の水平方向に現れる。図示の例では、一部のラインで閾電圧Ｖｔｈが周囲に比べ高くなっており、他のラインでは逆にＶｔｈが周囲に比べ低くなっている。Ｖｔｈの変動はブートストラップゲインの変動につながるので、ラインに沿ってスジ状に輝度ムラが現れてしまう。平均に比べてＶｔｈが小さくなるとブートストラップゲインロスも小さいため、周囲より明るいスジが発生してしまう。逆にＶｔｈが標準より大きくなると、ブートストラップゲインロスが大きくなりその分周囲より暗いスジが生じてしまう。
図８は、図２及び図３に示した画像表示装置の駆動方法の他の例を示すタイミングチャートである。図４に示したタイミングチャートと同様の表記を採用して理解を容易にしている。図４に示した駆動方法と異なる点は、本駆動方法が閾電圧補正動作及びブートストラップ動作に加え、移動度補正動作を行っていることである。以下、図８に示した駆動方法を詳細に説明する。当該フィールドが始まる前のタイミングＴ０で、全ての制御線号ＷＳ，ＡＺ１，ＡＺ２，ＤＳがローレベルにある。したがってＮチャネル型のトランジスタＴｒ１，Ｔｒ２，Ｔｒ３はオフ状態にある一方、Ｐチャネル型のトランジスタＴｒ４のみオン状態である。したがってドライブトランジスタＴｒｄはオン状態のトランジスタＴｒ４を介して電源Ｖｃｃに接続しているので、所定の入力電圧Ｖｇｓに応じて出力電流Ｉｄｓを発光素子ＥＬに供給している。したがってタイミングＴ０で発光素子ＥＬは発光している。この時ドライブトランジスタＴｒｄに印加される入力電圧Ｖｇｓは、ゲート電位（Ｇ）とソース電位（Ｓ）の差で表される。
当該フィールドが始まるタイミングＴ１で、制御信号ＤＳがローレベルからハイレベルに切り替わる。これによりトランジスタＴｒ４がオフし、ドライブトランジスタＴｒｄは電源Ｖｃｃから切り離されるので、発光が停止し非発光期間に入る。したがってタイミングＴ１に入ると、全てのトランジスタＴｒ１〜Ｔｒ４がオフ状態になる。
続いてタイミングＴ２に進むと、制御信号ＡＺ１及びＡＺ２がハイレベルになるので、スイッチングトランジスタＴｒ２及びＴｒ３がオンする。この結果、ドライブトランジスタＴｒｄのゲートＧが基準電位Ｖｓｓ１に接続し、ソースＳが基準電位Ｖｓｓ２に接続される。ここでＶｓｓ１−Ｖｓｓ２＞Ｖｔｈを満たしており、Ｖｓｓ１−Ｖｓｓ２＝Ｖｇｓ＞Ｖｔｈとする事で、その後タイミングＴ３で行われるＶｔｈ補正の準備を行う。換言すると期間Ｔ２‐Ｔ３は、ドライブトランジスタＴｒｄのリセット期間に相当する。また、発光素子ＥＬの閾電圧をＶｔｈＥＬとすると、ＶｔｈＥＬ＞Ｖｓｓ２に設定されている。これにより、発光素子ＥＬにはマイナスバイアスが印加され、いわゆる逆バイアス状態となる。この逆バイアス状態は、後で行うＶｔｈ補正動作及び移動度補正動作を正常に行うために必要である。
タイミングＴ３では制御信号ＡＺ２をローレベルにし且つ直後制御信号ＤＳもローレベルにしている。これによりトランジスタＴｒ３がオフする一方トランジスタＴｒ４がオンする。この結果ドレイン電流Ｉｄｓが画素容量Ｃｓに流れ込み、Ｖｔｈ補正動作を開始する。この時ドライブトランジスタＴｒｄのゲートＧはＶｓｓ１に保持されており、ドライブトランジスタＴｒｄがカットオフするまで電流Ｉｄｓが流れる。カットオフするとドライブトランジスタＴｒｄのソース電位（Ｓ）はＶｓｓ１−Ｖｔｈとなる。ドレイン電流がカットオフした後のタイミングＴ４で制御信号ＤＳを再びハイレベルに戻し、スイッチングトランジスタＴｒ４をオフする。さらに制御信号ＡＺ１もローレベルに戻し、スイッチングトランジスタＴｒ２もオフする。この結果、画素容量ＣｓにＶｔｈが保持固定される。この様にタイミングＴ３‐Ｔ４はドライブトランジスタＴｒｄの閾電圧Ｖｔｈを検出する期間である。ここでは、この検出期間Ｔ３‐Ｔ４をＶｔｈ補正期間と呼んでいる。
この様にＶｔｈ補正を行った後タイミングＴ５で制御信号ＷＳをハイレベルに切り替え、サンプリングトランジスタＴｒ１をオンして映像信号Ｖｓｉｇを画素容量Ｃｓに書き込む。発光素子ＥＬの等価容量Ｃｏｌｅｄに比べて画素容量Ｃｓは充分に小さい。この結果、映像信号Ｖｓｉｇのほとんど大部分が画素容量Ｃｓに書き込まれる。正確には、Ｖｓｓ１に対する。Ｖｓｉｇの差分Ｖｓｉｇ−Ｖｓｓ１が画素容量Ｃｓに書き込まれる。したがってドライブトランジスタＴｒｄのゲートＧとソースＳ間の電圧Ｖｇｓは、先に検出保持されたＶｔｈと今回サンプリングされたＶｓｉｇ−Ｖｓｓ１を加えたレベル（Ｖｓｉｇ−Ｖｓｓ１＋Ｖｔｈ）となる。以降説明簡易化の為Ｖｓｓ１＝０Ｖとすると、ゲート／ソース間電圧Ｖｇｓは図４のタイミングチャートに示すようにＶｓｉｇ＋Ｖｔｈとなる。かかる映像信号Ｖｓｉｇのサンプリングは制御信号ＷＳがローレベルに戻るタイミングＴ７まで行われる。すなわちタイミングＴ５‐Ｔ７がサンプリング期間に相当する。
サンプリング期間の終了するタイミングＴ７より前のタイミングＴ６で制御信号ＤＳがローレベルとなりスイッチングトランジスタＴｒ４がオンする。これによりドライブトランジスタＴｒｄが電源Ｖｃｃに接続されるので、画素回路は非発光期間から発光期間に進む。この様にサンプリングトランジスタＴｒ１がまだオン状態で且つスイッチングトランジスタＴｒ４がオン状態に入った期間Ｔ６‐Ｔ７で、ドライブトランジスタＴｒｄの移動度補正を行う。即ち本例では、サンプリング期間の後部分と発光期間の先頭部分とが重なる期間Ｔ６‐Ｔ７で移動度補正を行っている。なお、この移動度補正を行う発光期間の先頭では、発光素子ＥＬは実際には逆バイアス状態にあるので発光する事はない。この移動度補正期間Ｔ６‐Ｔ７では、ドライブトランジスタＴｒｄのゲートＧが映像信号Ｖｓｉｇのレベルに固定された状態で、ドライブトランジスタＴｒｄにドレイン電流Ｉｄｓが流れる。ここでＶｓｓ１−Ｖｔｈ＜ＶｔｈＥＬと設定しておく事で、発光素子ＥＬは逆バイアス状態におかれる為、ダイオード特性ではなく単純な容量特性を示すようになる。よってドライブトランジスタＴｒｄに流れる電流Ｉｄｓは画素容量Ｃｓと発光素子ＥＬの等価容量Ｃｏｌｅｄの両者を結合した容量Ｃ＝Ｃｓ＋Ｃｏｌｅｄに書き込まれていく。これによりドライブトランジスタＴｒｄのソース電位（Ｓ）は上昇していく。図４のタイミングチャートではこの上昇分をΔＶで表してある。この上昇分ΔＶは結局画素容量Ｃｓに保持されたゲート／ソース間電圧Ｖｇｓから差し引かれる事になるので、負帰還をかけた事になる。この様にドライブトランジスタＴｒｄの出力電流Ｉｄｓを同じくドライブトランジスタＴｒｄの入力電圧Ｖｇｓに負帰還する事で、移動度μを補正する事が可能である。なお負帰還量ΔＶは移動度補正期間Ｔ６‐Ｔ７の時間幅ｔを調整する事で最適化可能である。
タイミングＴ７では制御信号ＷＳがローレベルとなりサンプリングトランジスタＴｒ１がオフする。この結果ドライブトランジスタＴｒｄのゲートＧは信号線ＳＬから切り離される。映像信号Ｖｓｉｇの印加が解除されるので、ドライブトランジスタＴｒｄのゲート電位（Ｇ）は上昇可能となり、ソース電位（Ｓ）と共に上昇していく。その間画素容量Ｃｓに保持されたゲート／ソース間電圧Ｖｇｓは（Ｖｓｉｇ−ΔＶ＋Ｖｔｈ）の値を維持する。ソース電位（Ｓ）の上昇に伴い、発光素子ＥＬの逆バイアス状態は解消されるので、出力電流Ｉｄｓの流入により発光素子ＥＬは実際に発光を開始する。この時のドレイン電流Ｉｄｓ対ゲート電圧Ｖｇｓの関係は、先のトランジスタ特性式１のＶｇｓにＶｓｉｇ−ΔＶ＋Ｖｔｈを代入する事で、以下の式５のように与えられる。
Ｉｄｓ＝ｋμ（Ｖｇｓ−Ｖｔｈ）２＝ｋμ（Ｖｓｉｇ−ΔＶ）２・・・式５
上記式５において、ｋ＝（１／２）（Ｗ／Ｌ）Ｃｏｘである。この特性式５からＶｔｈの項がキャンセルされており、発光素子ＥＬに供給される出力電流ＩｄｓはドライブトランジスタＴｒｄの閾電圧Ｖｔｈに依存しない事が分かる。基本的にドレイン電流Ｉｄｓは映像信号の信号電圧Ｖｓｉｇによって決まる。換言すると、発光素子ＥＬは映像信号Ｖｓｉｇに応じた輝度で発光する事になる。その際Ｖｓｉｇは帰還量ΔＶで補正されている。この補正量ΔＶは丁度特性式５の係数部に位置する移動度μの効果を打ち消すように働く。したがって、ドレイン電流Ｉｄｓは実質的に映像信号Ｖｓｉｇのみに依存する事になる。
最後にタイミングＴ８に至ると制御信号ＤＳがハイレベルとなってスイッチングトランジスタＴｒ４がオフし、発光が終了すると共に当該フィールドが終わる。この後次のフィールドに移って再びＶｔｈ補正動作、移動度補正動作及び発光動作が繰り返される事になる。
図９は、移動度補正期間Ｔ６‐Ｔ７における画素回路２の状態を示す回路図である。図示するように、移動度補正期間Ｔ６‐Ｔ７では、サンプリングトランジスタＴｒ１及びスイッチングトランジスタＴｒ４がオンしている一方、残りのスイッチングトランジスタＴｒ２及びＴｒ３がオフしている。この状態でドライブトランジスタＴｒ４のソース電位（Ｓ）はＶｓｓ１−Ｖｔｈである。このソース電位（Ｓ）は発光素子ＥＬのアノード電位でもある。前述したようにＶｓｓ１−Ｖｔｈ＜ＶｔｈＥＬと設定しておく事で、発光素子ＥＬは逆バイアス状態におかれ、ダイオード特性ではなく単純な容量特性を示す事になる。よってドライブトランジスタＴｒｄに流れる電流Ｉｄｓは画素容量Ｃｓと発光素子ＥＬの等価容量Ｃｏｌｅｄとの合成容量Ｃ＝Ｃｓ＋Ｃｏｌｅｄに流れ込む事になる。換言すると、ドレイン電流Ｉｄｓの一部が画素容量Ｃｓに負帰還され、移動度の補正が行われる。
図１０は上述したトランジスタ特性式５をグラフ化したものであり、縦軸にＩｄｓを取り横軸にＶｓｉｇを取ってある。このグラフの下方に特性式５も合わせて示してある。図１０のグラフは、画素１と画素２を比較した状態で特性カーブを描いてある。画素１のドライブトランジスタの移動度μは相対的に大きい。逆に画素２に含まれるドライブトランジスタの移動度μは相対的に小さい。この様にドライブトランジスタをポリシリコン薄膜トランジスタなどで構成した場合、画素間で移動度μがばらつく事は避けられない。例えば両画素１，２に同レベルの映像信号の信号電位Ｖｓｉｇを書き込んだ場合、何ら移動度の補正を行わないと、移動度μの大きい画素１に流れる出力電流Ｉｄｓ１´は、移動度μの小さい画素２に流れる出力電流Ｉｄｓ２´に比べて大きな差が生じてしまう。この様に移動度μのばらつきに起因して出力電流Ｉｄｓの間に大きな差が生じるので、スジムラが発生し画面のユニフォーミティを損なう事になる。
そこで本発明では出力電流を入力電圧側に負帰還させる事で移動度のばらつきをキャンセルしている。先のトランジスタ特性式１から明らかなように、移動度が大きいとドレイン電流Ｉｄｓが大きくなる。したがって負帰還量ΔＶは移動度が大きいほど大きくなる。図１０のグラフに示すように、移動度μの大きな画素１の負帰還量ΔＶ１は移動度の小さな画素２の負帰還量ΔＶ２に比べて大きい。したがって、移動度μが大きいほど負帰還が大きくかかる事となって、ばらつきを抑制する事が可能である。図示するように、移動度μの大きな画素１でΔＶ１の補正をかけると、出力電流はＩｄｓ１´からＩｄｓ１まで大きく下降する。一方移動度μの小さな画素２の補正量ΔＶ２は小さいので、出力電流Ｉｄｓ２´はＩｄｓ２までそれ程大きく下降しない。結果的に、Ｉｄｓ１とＩｄｓ２は略等しくなり、移動度のばらつきがキャンセルされる。この移動度のばらつきのキャンセルは黒レベルから白レベルまでＶｓｉｇの全範囲で行われるので、画面のユニフォーミティは極めて高くなる。以上をまとめると、移動度の異なる画素１と２があった場合、移動度の大きい画素１の補正量ΔＶ１は移動度の小さい画素２の補正量ΔＶ２に対して小さくなる。つまり移動度が大きいほどΔＶが大きくＩｄｓの減少値は大きくなる。これにより移動度の異なる画素電流値は均一化され、移動度のばらつきを補正する事ができる。
以下参考の為、上述した移動度補正の数値解析を行う。図９に示したように、トランジスタＴｒ１及びＴｒ４がオンした状態で、ドライブトランジスタＴｒｄのソース電位を変数Ｖに取って解析を行う。ドライブトランジスタＴｒｄのソース電位（Ｓ）をＶとすると、ドライブトランジスタＴｒｄを流れるドレイン電流Ｉｄｓは以下の式６に示す通りである。
Figure 2008046427
またドレイン電流Ｉｄｓと容量Ｃ（＝Ｃｓ＋Ｃｏｌｅｄ）の関係により、以下の式７に示す様にＩｄｓ＝ｄＱ／ｄｔ＝ＣｄＶ／ｄｔが成り立つ。
Figure 2008046427
式７に式６を代入して両辺積分する。ここで、ソース電圧Ｖ初期状態は−Ｖｔｈであり、移動度ばらつき補正時間（Ｔ６‐Ｔ７）をｔとする。この微分方程式を解くと、移動度補正時間ｔに対する画素電流が以下の数式８のように与えられる。
Figure 2008046427
本発明にかかる画像表示装置の全体構成を示すブロック図である。 図１に示した画像表示装置に形成される画素を示す回路図である。 図２に示した画素回路の動作説明に供する模式図である。 図２及び図３に示した画像表示装置の動作説明に供するタイミングチャートである。 本発明にかかる画像表示装置の説明に供する模式的な回路図である。 本発明にかかる画像表示装置の説明に供するグラフである。 同じく本発明にかかる画像表示装置の説明に供する模式図である。 図２及び図３に示した画像表示装置の動作説明に供する他のタイミングチャートである。 本発明にかかる画像表示装置の説明に供する模式図である。 同じく本発明にかかる画像表示装置の説明に供するグラフである。 従来の画素回路の一例を示す回路図である。 発光素子の電流‐電圧特性を示すグラフである。
符号の説明
１・・・画素アレイ部、２・・・画素回路、３・・・水平セレクタ、４・・・ライトスキャナ、５・・・ドライブスキャナ、７１・・・第一補正用スキャナ、７２・・・第二補正用スキャナ、Ｔｒ１・・・サンプリングトランジスタ、Ｔｒ２・・・第１スイッチングトランジスタ、Ｔｒ３・・・第２スイッチングトランジスタ、Ｔｒ４・・・第３スイッチングトランジスタ、Ｔｒｄ・・・ドライブトランジスタ、Ｃｓ・・・画素容量、ＥＬ・・・発光素子、Ｖｓｓ１・・・第１電源電位、Ｖｓｓ２・・・第２電源電位、Ｖｃｃ・・・第３電源電位、ＷＳ・・・第１走査線、ＡＺ１・・・第２走査線、ＡＺ２・・・第３走査線、ＤＳ・・・第４走査線

Claims (5)

  1. 画素アレイ部とスキャナ部と信号部とを含み、
    前記画素アレイ部は、行状に配された第１走査線、第２走査線、第３走査線及び第４走査線と、列状に配された信号線と、これらの走査線及び信号線に接続した行列状の画素回路と、各画素回路の動作に必要な第１電位、第２電位及び第３電位を供給する複数の電源線とからなり、
    前記信号部は、該信号線に映像信号を供給し、
    前記スキャナ部は、第１走査線、第２走査線、第３走査線及び第４走査線に制御信号を供給して順次行ごとに画素回路を走査し、
    各画素回路は、サンプリングトランジスタと、ドライブトランジスタと、第１スイッチングトランジスタと、第２スイッチングトランジスタと、第３スイッチングトランジスタと、画素容量と、発光素子とを含み、
    前記サンプリングトランジスタは、所定のサンプリング期間に第１走査線から供給される制御信号に応じ導通して信号線から供給された映像信号の信号電位を該画素容量にサンプリングし、
    前記画素容量は、該サンプリングされた映像信号の信号電位に応じて該ドライブトランジスタのゲートに入力電圧を印加し、
    前記ドライブトランジスタは、該入力電圧に応じた出力電流を該発光素子に供給し、
    前記発光素子は、所定の発光期間中該ドライブトランジスタから供給される出力電流により該映像信号の信号電位に応じた輝度で発光し、
    前記第１スイッチングトランジスタは、該サンプリング期間に先立ち第２走査線から供給される制御信号に応じ導通して該ドライブトランジスタのゲートを第１電位に設定し、
    前記第２スイッチングトランジスタは、該サンプリング期間に先立ち第３走査線から供給される制御信号に応じ導通して該ドライブトランジスタのソースを第２電位に設定し、
    前記第３スイッチングトランジスタは、該サンプリング期間に先立ち第４走査線から供給される制御信号に応じ導通して該ドライブトランジスタを第３電位に接続し、以って該ドライブトランジスタの閾電圧に相当する電圧を該画素容量に保持させて閾電圧の影響を補正するとともに、該発光期間に再び第４走査線から供給される制御信号に応じ導通して該ドライブトランジスタを第３電位に接続して該出力電流を該発光素子に流す画像表示装置において、
    前記ドライブトランジスタのチャネル長を各スイッチングトランジスタのチャネル長より長くして、その閾電圧のバラツキを抑制することを特徴とする画像表示装置。
  2. 画素アレイ部とスキャナ部と信号部とを含み、
    前記画素アレイ部は、行状に配された第１走査線、第２走査線、第３走査線及び第４走査線と、列状に配された信号線と、これらの走査線及び信号線に接続した行列状の画素回路と、各画素回路の動作に必要な第１電位、第２電位及び第３電位を供給する複数の電源線とからなり、
    前記信号部は、該信号線に映像信号を供給し、
    前記スキャナ部は、第１走査線、第２走査線、第３走査線及び第４走査線に制御信号を供給して順次行ごとに画素回路を走査し、
    各画素回路は、サンプリングトランジスタと、ドライブトランジスタと、第１スイッチングトランジスタと、第２スイッチングトランジスタと、第３スイッチングトランジスタと、画素容量と、発光素子とを含み、
    前記サンプリングトランジスタは、所定のサンプリング期間に第１走査線から供給される制御信号に応じ導通して信号線から供給された映像信号の信号電位を該画素容量にサンプリングし、
    前記画素容量は、該サンプリングされた映像信号の信号電位に応じて該ドライブトランジスタのゲートに入力電圧を印加し、
    前記ドライブトランジスタは、該入力電圧に応じた出力電流を該発光素子に供給し、
    前記発光素子は、所定の発光期間中該ドライブトランジスタから供給される出力電流により該映像信号の信号電位に応じた輝度で発光し、
    前記第１スイッチングトランジスタは、該サンプリング期間に先立ち第２走査線から供給される制御信号に応じ導通して該ドライブトランジスタのゲートを第１電位に設定し、
    前記第２スイッチングトランジスタは、該サンプリング期間に先立ち第３走査線から供給される制御信号に応じ導通して該ドライブトランジスタのソースを第２電位に設定し、
    前記第３スイッチングトランジスタは、該サンプリング期間に先立ち第４走査線から供給される制御信号に応じ導通して該ドライブトランジスタを第３電位に接続し、以って該ドライブトランジスタの閾電圧に相当する電圧を該画素容量に保持させて閾電圧の影響を補正するとともに、該発光期間に再び第４走査線から供給される制御信号に応じ導通して該ドライブトランジスタを第３電位に接続して該出力電流を該発光素子に流す画像表示装置において、
    前記スキャナ部は、画素アレイ部と同一基板上に形成されており、
    前記ドライブトランジスタのチャネル長を該スキャナ部を構成するトランジスタのチャネル長より長くして、その閾電圧のバラツキを抑制することを特徴とする画像表示装置。
  3. 前記ドライブトランジスタのチャネル長を１０μｍ以上に設定することを特徴とする請求項１又は請求項２記載の画像表示装置。
  4. 前記画素回路は、発光期間中該ドライブトランジスタのソース電位が変動する一方、該ソース電位を基準にして該ドライブトランジスタのゲートに印加される入力電圧は変動しない様に、該ドライブトランジスタのチャネル長が設定されていることを特徴とする請求項１又は請求項２記載の画像表示装置。
  5. 前記ドライブトランジスタは、その出力電流がチャネル領域のキャリア移動度に対して依存性を有し、
    前記第３スイッチングトランジスタは、該サンプリング期間に導通して該ドライブトランジスタを第３電位に接続し、該信号電位がサンプリングされている間に該ドライブトランジスタから出力電流を取り出し、これを該画素容量に負帰還して該入力電圧を補正し、以って該出力電流のキャリア移動度に対する依存性を打ち消すことを特徴とする請求項１又は請求項２記載の画像表示装置。
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US16/268,986 US10706777B2 (en) 2006-08-18 2019-02-06 Image display device having a drive transistor with a channel length longer than a channel length of individual switching transistors
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9640599B2 (en) 2013-09-12 2017-05-02 Sony Corporation Display device, method of manufacturing the same, and electronic apparatus
JP2018197867A (ja) * 2010-09-10 2018-12-13 株式会社半導体エネルギー研究所 発光表示装置
US11552149B2 (en) 2020-03-06 2023-01-10 Samsung Display Co., Ltd. Light emitting display device and manufacturing method thereof
US11910648B2 (en) 2020-11-27 2024-02-20 Samsung Display Co., Ltd. Thin film transistor substrate, display apparatus, and method of manufacturing the thin film transistor substrate

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5114889B2 (ja) * 2006-07-27 2013-01-09 ソニー株式会社 表示素子及び表示素子の駆動方法、並びに、表示装置及び表示装置の駆動方法
JP2008046427A (ja) 2006-08-18 2008-02-28 Sony Corp 画像表示装置
JP4479755B2 (ja) * 2007-07-03 2010-06-09 ソニー株式会社 有機エレクトロルミネッセンス素子、及び、有機エレクトロルミネッセンス表示装置
JP4978435B2 (ja) * 2007-11-14 2012-07-18 ソニー株式会社 表示装置、表示装置の駆動方法および電子機器
JP5399008B2 (ja) * 2008-06-06 2014-01-29 株式会社ジャパンディスプレイ 画像表示装置
KR101022106B1 (ko) * 2008-08-06 2011-03-17 삼성모바일디스플레이주식회사 유기전계발광표시장치
JP5157825B2 (ja) * 2008-10-29 2013-03-06 ソニー株式会社 有機ｅｌディスプレイの製造方法
JP5277926B2 (ja) * 2008-12-15 2013-08-28 ソニー株式会社 表示装置及びその駆動方法と電子機器
WO2010137298A1 (ja) * 2009-05-25 2010-12-02 パナソニック株式会社 画像表示装置
JP2012237919A (ja) * 2011-05-13 2012-12-06 Sony Corp 画素回路、表示装置、電子機器、及び、画素回路の駆動方法
TWI438752B (zh) * 2011-05-26 2014-05-21 Innolux Corp 畫素結構及具有該畫素結構的顯示系統
US10260754B2 (en) 2011-07-12 2019-04-16 Viking Range, Llc Advanced electronic control display
CN102651194B (zh) * 2011-09-06 2014-02-19 京东方科技集团股份有限公司 电压驱动像素电路及其驱动方法、显示面板
EP2709155B1 (en) * 2012-09-13 2020-11-11 Samsung Display Co., Ltd. Pixel arrangement structure for organic light emitting diode display
KR102079251B1 (ko) * 2013-05-21 2020-04-08 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
US9946263B2 (en) * 2013-12-19 2018-04-17 Aktiebolaget Electrolux Prioritizing cleaning areas
KR20160076179A (ko) * 2014-12-22 2016-06-30 삼성디스플레이 주식회사 전계발광 디스플레이 장치 및 그 구동 방법
CN104537997B (zh) * 2015-01-04 2017-09-22 京东方科技集团股份有限公司 一种像素电路及其驱动方法和显示装置
KR20180004370A (ko) * 2016-07-01 2018-01-11 삼성디스플레이 주식회사 화소 및 스테이지 회로와 이를 가지는 유기전계발광 표시장치
US10403204B2 (en) * 2016-07-12 2019-09-03 Semiconductor Energy Laboratory Co., Ltd. Display device, display module, electronic device, and method for driving display device
US10700121B2 (en) * 2017-02-13 2020-06-30 Sct Ltd. Integrated multilayer monolithic assembly LED displays and method of making thereof
JP6911406B2 (ja) * 2017-03-13 2021-07-28 セイコーエプソン株式会社 画素回路、電気光学装置および電子機器
CN109935213B (zh) * 2017-12-15 2021-03-30 京东方科技集团股份有限公司 显示面板的亮度调节方法、显示面板及其驱动方法
CN108376534B (zh) * 2018-03-12 2024-04-09 京东方科技集团股份有限公司 像素电路及其驱动方法、显示面板
CN109547713B (zh) * 2018-11-23 2022-01-28 京东方科技集团股份有限公司 平板探测器及其像素驱动电路
CN110137236B (zh) * 2019-06-03 2022-01-28 深圳市华星光电半导体显示技术有限公司 显示面板及显示装置
CN112419886B (zh) * 2019-08-20 2022-04-26 友达光电股份有限公司 像素阵列基板
CN114766048B (zh) 2020-11-03 2023-08-11 京东方科技集团股份有限公司 像素电路及驱动方法、显示面板、显示装置
JP2024099940A (ja) * 2023-01-13 2024-07-26 セイコーエプソン株式会社 表示装置および電子機器
CN118762654B (zh) * 2023-08-31 2025-07-11 惠科股份有限公司 有机发光显示器及其补偿方法

Family Cites Families (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4243997A (en) * 1976-03-25 1981-01-06 Tokyo Shibaura Electric Co., Ltd. Semiconductor device
US5254880A (en) * 1988-05-25 1993-10-19 Hitachi, Ltd. Large scale integrated circuit having low internal operating voltage
US5616935A (en) * 1994-02-08 1997-04-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor integrated circuit having N-channel and P-channel transistors
JPH07294961A (ja) * 1994-04-22 1995-11-10 Semiconductor Energy Lab Co Ltd アクティブマトリクス型表示装置の駆動回路および設計方法
US5661059A (en) * 1995-04-18 1997-08-26 Advanced Micro Devices Boron penetration to suppress short channel effect in P-channel device
JP2001147659A (ja) * 1999-11-18 2001-05-29 Sony Corp 表示装置
US6548842B1 (en) * 2000-03-31 2003-04-15 National Semiconductor Corporation Field-effect transistor for alleviating short-channel effects
US6365947B1 (en) * 2000-04-27 2002-04-02 White Oak Semiconductor Partnership Semiconductor device and method of increasing channel length to eliminate short channel effects of corner devices
US7088052B2 (en) * 2001-09-07 2006-08-08 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and method of driving the same
JP4075505B2 (ja) * 2001-09-10 2008-04-16 セイコーエプソン株式会社 電子回路、電子装置、及び電子機器
JP3899886B2 (ja) * 2001-10-10 2007-03-28 株式会社日立製作所 画像表示装置
US7071932B2 (en) * 2001-11-20 2006-07-04 Toppoly Optoelectronics Corporation Data voltage current drive amoled pixel circuit
JP2003308030A (ja) 2002-02-18 2003-10-31 Sanyo Electric Co Ltd 表示装置
JP3956347B2 (ja) 2002-02-26 2007-08-08 インターナショナル・ビジネス・マシーンズ・コーポレーション ディスプレイ装置
JP3613253B2 (ja) 2002-03-14 2005-01-26 日本電気株式会社 電流制御素子の駆動回路及び画像表示装置
JP3986051B2 (ja) 2002-04-30 2007-10-03 株式会社半導体エネルギー研究所 発光装置、電子機器
JP4195337B2 (ja) 2002-06-11 2008-12-10 三星エスディアイ株式会社 発光表示装置及びその表示パネルと駆動方法
JP2004093682A (ja) 2002-08-29 2004-03-25 Toshiba Matsushita Display Technology Co Ltd Ｅｌ表示パネル、ｅｌ表示パネルの駆動方法、ｅｌ表示装置の駆動回路およびｅｌ表示装置
JP3832415B2 (ja) 2002-10-11 2006-10-11 ソニー株式会社 アクティブマトリクス型表示装置
WO2004066249A1 (en) * 2003-01-24 2004-08-05 Koninklijke Philips Electronics N.V. Active matrix display devices
US6975293B2 (en) * 2003-01-31 2005-12-13 Faraday Technology Corp. Active matrix LED display driving circuit
TW200500979A (en) * 2003-05-20 2005-01-01 Adv Lcd Tech Dev Ct Co Ltd Light emission type display apparatus
JP4168836B2 (ja) * 2003-06-03 2008-10-22 ソニー株式会社 表示装置
TWI229313B (en) * 2003-09-12 2005-03-11 Au Optronics Corp Display pixel circuit and driving method thereof
JP2005157123A (ja) * 2003-11-27 2005-06-16 Dainippon Printing Co Ltd 有機ｅｌ表示装置
GB0400216D0 (en) * 2004-01-07 2004-02-11 Koninkl Philips Electronics Nv Electroluminescent display devices
JP5099974B2 (ja) 2004-01-30 2012-12-19 株式会社半導体エネルギー研究所 発光装置
US7446742B2 (en) * 2004-01-30 2008-11-04 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
TWI337733B (en) * 2004-04-16 2011-02-21 Chimei Innolux Corp Structure of low temperature poly-silicon and method of fabricating the same
US7173590B2 (en) * 2004-06-02 2007-02-06 Sony Corporation Pixel circuit, active matrix apparatus and display apparatus
TW200620207A (en) * 2004-07-05 2006-06-16 Sony Corp Pixel circuit, display device, driving method of pixel circuit, and driving method of display device
US7046225B2 (en) * 2004-08-06 2006-05-16 Chen-Jean Chou Light emitting device display circuit and drive method thereof
KR100673760B1 (ko) * 2004-09-08 2007-01-24 삼성에스디아이 주식회사 발광 표시장치
US7589707B2 (en) * 2004-09-24 2009-09-15 Chen-Jean Chou Active matrix light emitting device display pixel circuit and drive method
JP4747565B2 (ja) * 2004-11-30 2011-08-17 ソニー株式会社 画素回路及びその駆動方法
US7382384B2 (en) * 2004-12-07 2008-06-03 Eastman Kodak Company OLED displays with varying sized pixels
KR20060071678A (ko) * 2004-12-22 2006-06-27 비오이 하이디스 테크놀로지 주식회사 유기 전계발광 표시장치
JP4923410B2 (ja) 2005-02-02 2012-04-25 ソニー株式会社 画素回路及び表示装置
JP4483725B2 (ja) * 2005-07-04 2010-06-16 セイコーエプソン株式会社 発光装置、その駆動回路および電子機器
JP4923505B2 (ja) * 2005-10-07 2012-04-25 ソニー株式会社 画素回路及び表示装置
US8004477B2 (en) * 2005-11-14 2011-08-23 Sony Corporation Display apparatus and driving method thereof
US20070215945A1 (en) * 2006-03-20 2007-09-20 Canon Kabushiki Kaisha Light control device and display
JP4168290B2 (ja) * 2006-08-03 2008-10-22 ソニー株式会社 表示装置
US20080042131A1 (en) 2006-08-15 2008-02-21 Tpo Displays Corp. System for displaying images including thin film transistor device and method for fabricating the same
JP2008046427A (ja) * 2006-08-18 2008-02-28 Sony Corp 画像表示装置
JP2008233536A (ja) * 2007-03-20 2008-10-02 Sony Corp 表示装置
JP5282372B2 (ja) * 2007-05-11 2013-09-04 ソニー株式会社 表示装置及び電子機器
US20090079487A1 (en) * 2007-09-26 2009-03-26 Telefonaktiebolaget Lm Ericsson (Publ) Time Delay Line with Low Sensitivity to Process Variations
US9406252B2 (en) 2009-12-31 2016-08-02 Broadcom Corporation Adaptive multi-standard video coder supporting adaptive standard selection and mid-stream switch-over
US8736315B2 (en) * 2011-09-30 2014-05-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102072678B1 (ko) * 2013-07-09 2020-02-04 삼성디스플레이 주식회사 유기 발광 표시 장치
KR20170020571A (ko) * 2015-08-12 2017-02-23 삼성디스플레이 주식회사 표시 장치
WO2017187720A1 (ja) * 2016-04-28 2017-11-02 ソニー株式会社 表示装置、および電子機器
KR102332646B1 (ko) * 2017-05-02 2021-11-30 엘지디스플레이 주식회사 마이크로 디스플레이 디바이스 및 디스플레이 집적회로
KR102513333B1 (ko) * 2018-01-31 2023-03-23 삼성디스플레이 주식회사 표시 장치

Cited By (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018197867A (ja) * 2010-09-10 2018-12-13 株式会社半導体エネルギー研究所 発光表示装置
JP7646047B2 (ja) 2010-09-10 2025-03-14 株式会社半導体エネルギー研究所 発光表示装置
JP2024069281A (ja) * 2010-09-10 2024-05-21 株式会社半導体エネルギー研究所 発光表示装置
US11004924B2 (en) 2013-09-12 2021-05-11 Sony Corporation Display device, method of manufacturing the same, and electronic apparatus
KR20220019852A (ko) 2013-09-12 2022-02-17 소니그룹주식회사 표시 장치, 그 제조 방법, 및 전자 기기
US10147779B2 (en) 2013-09-12 2018-12-04 Sony Corporation Display device, method of manufacturing the same, and electronic apparatus
US10103212B2 (en) 2013-09-12 2018-10-16 Sony Corporation Display device, method of manufacturing the same, and electronic apparatus
US10312314B2 (en) 2013-09-12 2019-06-04 Sony Corporation Display device, method of manufacturing the same, and electronic apparatus
US10615238B2 (en) 2013-09-12 2020-04-07 Sony Corporation Display device, method of manufacturing the same, and electronic apparatus
US10615237B2 (en) 2013-09-12 2020-04-07 Sony Corporation Display device, method of manufacturing the same, and electronic apparatus
US9640599B2 (en) 2013-09-12 2017-05-02 Sony Corporation Display device, method of manufacturing the same, and electronic apparatus
US11233109B2 (en) 2013-09-12 2022-01-25 Sony Group Corporation Display device, method of manufacturing the same, and electronic apparatus
US10121841B2 (en) 2013-09-12 2018-11-06 Sony Corporation Display device, method of manufacturing the same, and electronic apparatus
KR20180002899A (ko) 2013-09-12 2018-01-08 소니 주식회사 표시 장치, 그 제조 방법, 및 전자 기기
US11569325B2 (en) 2013-09-12 2023-01-31 Sony Group Corporation Display device, method of manufacturing the same, and electronic apparatus
US12133419B2 (en) 2013-09-12 2024-10-29 Sony Group Corporation Display device, method of manufacturing the same, and electronic apparatus
US10026796B2 (en) 2013-09-12 2018-07-17 Sony Corporation Display device, method of manufacturing the same, and electronic apparatus
KR20240024325A (ko) 2013-09-12 2024-02-23 소니그룹주식회사 표시 장치, 그 제조 방법, 및 전자 기기
US11871617B2 (en) 2020-03-06 2024-01-09 Samsung Display Co., Ltd. Light emitting display device and manufacturing method thereof
US12225770B2 (en) 2020-03-06 2025-02-11 Samsung Display Co., Ltd. Light emitting display device and manufacturing method thereof
US11552149B2 (en) 2020-03-06 2023-01-10 Samsung Display Co., Ltd. Light emitting display device and manufacturing method thereof
US11910648B2 (en) 2020-11-27 2024-02-20 Samsung Display Co., Ltd. Thin film transistor substrate, display apparatus, and method of manufacturing the thin film transistor substrate
US12274129B2 (en) 2020-11-27 2025-04-08 Samsung Display Co., Ltd. Thin film transistor substrate, display apparatus, and method of manufacturing the thin film transistor substrate

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US10706777B2 (en) 2020-07-07

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