JPH07294961A - アクティブマトリクス型表示装置の駆動回路および設計方法 - Google Patents
アクティブマトリクス型表示装置の駆動回路および設計方法Info
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- JPH07294961A JPH07294961A JP10757294A JP10757294A JPH07294961A JP H07294961 A JPH07294961 A JP H07294961A JP 10757294 A JP10757294 A JP 10757294A JP 10757294 A JP10757294 A JP 10757294A JP H07294961 A JPH07294961 A JP H07294961A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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Abstract
(57)【要約】
【目的】 アクティブマトリクス表示装置において、画
質のばらつきを低減するための方法を提供する。 【構成】 アクティブマトリクス表示装置の駆動回路に
関し、駆動回路を構成するシフトレジスタ・アナログス
イッチ・アナログバッファの薄膜トランジスタの内、ア
ナログバッファの薄膜トランジスタのチャネル長のみ他
の回路のチャネル長の２〜４倍の長さにすることによ
り、またアナログバッファのＬＤＤ領域またはオフセッ
ト領域を他の回路のＬＤＤ領域またはオフセット領域よ
り小さくするか、なくすことにより、薄膜トランジスタ
のしきい値のばらつきを小さくでき、それに伴い液晶の
透過率のばらつきも小さくなり、画面のむらを防止す
る。
質のばらつきを低減するための方法を提供する。 【構成】 アクティブマトリクス表示装置の駆動回路に
関し、駆動回路を構成するシフトレジスタ・アナログス
イッチ・アナログバッファの薄膜トランジスタの内、ア
ナログバッファの薄膜トランジスタのチャネル長のみ他
の回路のチャネル長の２〜４倍の長さにすることによ
り、またアナログバッファのＬＤＤ領域またはオフセッ
ト領域を他の回路のＬＤＤ領域またはオフセット領域よ
り小さくするか、なくすことにより、薄膜トランジスタ
のしきい値のばらつきを小さくでき、それに伴い液晶の
透過率のばらつきも小さくなり、画面のむらを防止す
る。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタによ
り構成されたアクティブマトリクス型表示装置の駆動回
路に関し、特にアナログバッファの特性のばらつきを小
さく抑えたアクティブマトリクス型表示装置の駆動回路
に関する。
り構成されたアクティブマトリクス型表示装置の駆動回
路に関し、特にアナログバッファの特性のばらつきを小
さく抑えたアクティブマトリクス型表示装置の駆動回路
に関する。
【０００２】
【従来の技術】アクティブマトリクス型の表示装置と
は、マトリクスの各交差部に画素が配置され、全ての画
素にはスイッチング用の素子が設けられており、画像情
報はスイッチング素子のオン・オフによって制御される
ものをいう。このような表示装置の表示媒体としては液
晶、プラズマ、その他、電気的に光学特性（反射率、屈
折率、透過率、発光強度等）を変化させることが可能な
物体、状態を用いる。本発明ではスイッチング素子とし
て、特に三端子素子、すなわち、ゲート、ソース、ドレ
インを有する電界効果型トランジスタを用いる。
は、マトリクスの各交差部に画素が配置され、全ての画
素にはスイッチング用の素子が設けられており、画像情
報はスイッチング素子のオン・オフによって制御される
ものをいう。このような表示装置の表示媒体としては液
晶、プラズマ、その他、電気的に光学特性（反射率、屈
折率、透過率、発光強度等）を変化させることが可能な
物体、状態を用いる。本発明ではスイッチング素子とし
て、特に三端子素子、すなわち、ゲート、ソース、ドレ
インを有する電界効果型トランジスタを用いる。
【０００３】また、本発明の記述においては、マトリク
スにおける行とは、当該行に平行に配置された信号線
（ゲート線）が当該行のトランジスタのゲート電極に接
続されているものを言い、列とは、当該列に平行に配置
された信号線（ソース線）が当該列のトランジスタのソ
ース（もしくはドレイン）電極に接続されているものを
言う。さらに、ゲート線を駆動する回路をゲート駆動回
路、ソース線を駆動する回路をソース駆動回路と称す
る。従来のアクティブマトリクス型液晶表示装置の概略
図を図４に示す。
スにおける行とは、当該行に平行に配置された信号線
（ゲート線）が当該行のトランジスタのゲート電極に接
続されているものを言い、列とは、当該列に平行に配置
された信号線（ソース線）が当該列のトランジスタのソ
ース（もしくはドレイン）電極に接続されているものを
言う。さらに、ゲート線を駆動する回路をゲート駆動回
路、ソース線を駆動する回路をソース駆動回路と称す
る。従来のアクティブマトリクス型液晶表示装置の概略
図を図４に示す。
【０００４】前記ゲート駆動回路ではアクティブマトリ
クス型表示装置の垂直方向走査タイミングの信号を発生
するため、垂直方向のゲート線数のシフトレジスタが１
列に直列に接続している。このようにして、該ゲート駆
動回路でアクティブマトリクス型表示装置内の薄膜トラ
ンジスタのスイッチングを行なっている。前記ソース駆
動回路ではアクティブマトリクス型表示装置の表示する
画像データの水平方向画像データを表示させるため、水
平方向のソース線数のシフトレジスタが１列に直列に接
続している。また水平走査信号に同期したラッチパルス
で前記アナログスイッチをオン・オフする。このように
して、該ソース駆動回路でアクティブマトリクス型表示
装置内の薄膜トランジスタに電流を流し、液晶セルの配
向をコントロールしている。
クス型表示装置の垂直方向走査タイミングの信号を発生
するため、垂直方向のゲート線数のシフトレジスタが１
列に直列に接続している。このようにして、該ゲート駆
動回路でアクティブマトリクス型表示装置内の薄膜トラ
ンジスタのスイッチングを行なっている。前記ソース駆
動回路ではアクティブマトリクス型表示装置の表示する
画像データの水平方向画像データを表示させるため、水
平方向のソース線数のシフトレジスタが１列に直列に接
続している。また水平走査信号に同期したラッチパルス
で前記アナログスイッチをオン・オフする。このように
して、該ソース駆動回路でアクティブマトリクス型表示
装置内の薄膜トランジスタに電流を流し、液晶セルの配
向をコントロールしている。
【０００５】一般のアクティブマトリクス型表示装置に
ついて第４図で説明する。シフトレジスタＸで水平方向
走査タイミングの信号を発生させ、ビデオ信号を前記タ
イミング信号でアナログメモリに保持させる。前記アナ
ログメモリに保持された画像データは、前記ラッチパル
スによるタイミングでアナログバッファに入力される。
前記アナログバッファは、前記ラッチパルスによるタイ
ミングで画像データをアクティブマトリクス型表示装置
内の薄膜トランジスタのソース線に供給する。一方シフ
トレジスタＹは、垂直方向走査タイミングの信号を発生
させ、前記アクティブマトリクス型表示装置内の薄膜ト
ランジスタのゲート線に信号を入力することで、該薄膜
トランジスタのソース線に加えられた電流が流れ、該薄
膜トランジスタのドレイン線に接続された液晶の配向を
決める。以上のようにして、アクティブマトリクス型表
示装置は動作している。
ついて第４図で説明する。シフトレジスタＸで水平方向
走査タイミングの信号を発生させ、ビデオ信号を前記タ
イミング信号でアナログメモリに保持させる。前記アナ
ログメモリに保持された画像データは、前記ラッチパル
スによるタイミングでアナログバッファに入力される。
前記アナログバッファは、前記ラッチパルスによるタイ
ミングで画像データをアクティブマトリクス型表示装置
内の薄膜トランジスタのソース線に供給する。一方シフ
トレジスタＹは、垂直方向走査タイミングの信号を発生
させ、前記アクティブマトリクス型表示装置内の薄膜ト
ランジスタのゲート線に信号を入力することで、該薄膜
トランジスタのソース線に加えられた電流が流れ、該薄
膜トランジスタのドレイン線に接続された液晶の配向を
決める。以上のようにして、アクティブマトリクス型表
示装置は動作している。
【０００６】前記液晶自体の負荷容量が大きいので前記
アナログメモリでアクティブマトリクス型表示装置内の
薄膜トランジスタを直接駆動できないため、前記ソース
駆動回路を構成するアナログバッファが必要とされる。
アナログバッファとは、入力信号をそのまま、または直
流的にのみシフトさせて出力し、かつその出力インピー
ダンスを負荷に対して十分低くすることができる回路で
あり、その構成は主としてソースフォロワ型と、帰還型
の差動増幅器を用いたものがあり、その例としては図
６、図１２の様なものである。
アナログメモリでアクティブマトリクス型表示装置内の
薄膜トランジスタを直接駆動できないため、前記ソース
駆動回路を構成するアナログバッファが必要とされる。
アナログバッファとは、入力信号をそのまま、または直
流的にのみシフトさせて出力し、かつその出力インピー
ダンスを負荷に対して十分低くすることができる回路で
あり、その構成は主としてソースフォロワ型と、帰還型
の差動増幅器を用いたものがあり、その例としては図
６、図１２の様なものである。
【０００７】図６に示すように、ソースフォロワ型のア
ナログバッファは、Ｎ型またはＰ型の薄膜トランジスタ
のソース電極に定電流源を接続することにより構成さ
れ、出力電圧は入力電圧に対して、薄膜トランジスタの
ゲート・ソース間電圧ＶGS分だけ電圧降下または上昇す
る。また図１２に示すように、帰還型差動増幅器を用い
たアナログバッファは、差動増幅器を用いているため、
出力電圧と入力電圧は等しくなる。ただし、ソースフォ
ロワ型より遅延時間が大きくなり、高速応答には適さな
い。
ナログバッファは、Ｎ型またはＰ型の薄膜トランジスタ
のソース電極に定電流源を接続することにより構成さ
れ、出力電圧は入力電圧に対して、薄膜トランジスタの
ゲート・ソース間電圧ＶGS分だけ電圧降下または上昇す
る。また図１２に示すように、帰還型差動増幅器を用い
たアナログバッファは、差動増幅器を用いているため、
出力電圧と入力電圧は等しくなる。ただし、ソースフォ
ロワ型より遅延時間が大きくなり、高速応答には適さな
い。
【０００８】
【発明が解決しようとする課題】従来のアクティブマト
リクス型表示装置の駆動回路では、次のような課題があ
る。図２に示すように、前記駆動回路におけるアナログ
スイッチとアナログバッファを形成する薄膜トランジス
タのチャネル長が各々等しく設計されている。また、現
在の半導体製造技術の進歩により、回路の集積度を上げ
るため設計ルールも厳しくなり、前記駆動回路の該薄膜
トランジスタのチャネル長も微細になりつつある。
リクス型表示装置の駆動回路では、次のような課題があ
る。図２に示すように、前記駆動回路におけるアナログ
スイッチとアナログバッファを形成する薄膜トランジス
タのチャネル長が各々等しく設計されている。また、現
在の半導体製造技術の進歩により、回路の集積度を上げ
るため設計ルールも厳しくなり、前記駆動回路の該薄膜
トランジスタのチャネル長も微細になりつつある。
【０００９】前記アナログバッファのチャネル長が微細
になると、該チャネルをもつ薄膜トランジスタの製造過
程でのフォトリソグラフの精度やエッチング精度の誤差
の影響が大きくなる。薄膜トランジスタのチャネル長の
変化と該薄膜トランジスタのしきい値電圧の関係を実験
より求め、図３に示す。薄膜トランジスタでは、チャネ
ル長Ｌが小さくなるほどしきい値は小さくなり、しかも
小さいほど変化が大きいことがわかる。
になると、該チャネルをもつ薄膜トランジスタの製造過
程でのフォトリソグラフの精度やエッチング精度の誤差
の影響が大きくなる。薄膜トランジスタのチャネル長の
変化と該薄膜トランジスタのしきい値電圧の関係を実験
より求め、図３に示す。薄膜トランジスタでは、チャネ
ル長Ｌが小さくなるほどしきい値は小さくなり、しかも
小さいほど変化が大きいことがわかる。
【００１０】図３に示すように、チャネル長Ｌが微細に
なるとエッチング精度の誤差が正負に△Ｌほど生じ、前
記の各々のチャネル長の値に対応する薄膜トランジスタ
のしきい値電圧Ｖth1 とＶth2 の差が大きくなり、前記
アナログバッファの特性のばらつきが大きくなり、前記
アクティブマトリクス型表示装置の画素の表示むらの原
因となる。これは均一な単一色の図面を表示した場合、
液晶素子に印加される電圧がＶthのばらつきの分だけば
らつくため、それがむらになるためである。図５にノー
マリホワイトの液晶素子の透過率、印加電圧の特性を示
す。Ｖthのばらつき幅△Ｖthの分だけ透過率のばらつき
となって表示される。
なるとエッチング精度の誤差が正負に△Ｌほど生じ、前
記の各々のチャネル長の値に対応する薄膜トランジスタ
のしきい値電圧Ｖth1 とＶth2 の差が大きくなり、前記
アナログバッファの特性のばらつきが大きくなり、前記
アクティブマトリクス型表示装置の画素の表示むらの原
因となる。これは均一な単一色の図面を表示した場合、
液晶素子に印加される電圧がＶthのばらつきの分だけば
らつくため、それがむらになるためである。図５にノー
マリホワイトの液晶素子の透過率、印加電圧の特性を示
す。Ｖthのばらつき幅△Ｖthの分だけ透過率のばらつき
となって表示される。
【００１１】また、前記アナログバッファを構成する薄
膜トランジスタにＬＤＤ領域またはオフセット領域を入
れると、それらの領域はソース抵抗となるため、ソース
電流により電位降下が発生して、見かけ上しきい値電圧
Ｖthが大きくなるため、該薄膜トランジスタのしきい値
電圧のばらつきの原因となる。図１１に、薄膜トランジ
スタにＬＤＤ領域またはオフセット領域を入れた場合の
等価回路を示す。
膜トランジスタにＬＤＤ領域またはオフセット領域を入
れると、それらの領域はソース抵抗となるため、ソース
電流により電位降下が発生して、見かけ上しきい値電圧
Ｖthが大きくなるため、該薄膜トランジスタのしきい値
電圧のばらつきの原因となる。図１１に、薄膜トランジ
スタにＬＤＤ領域またはオフセット領域を入れた場合の
等価回路を示す。
【００１２】
【課題を解決するための手段】上述の課題を解決するた
め、本発明は次に示す手段を施す。前記アナログバッフ
ァを形成する薄膜トランジスタのチャネル長Ｌと該薄膜
トランジスタのしきい値電圧を測定し、図３に示す。図
３ａ・ｂから、前記アナログバッファを形成する薄膜ト
ランジスタのチャネル長Ｌのエッチング精度の正負の誤
差に対応する該薄膜トランジスタの各々のしきい値電圧
の差が微小になるようにＬの範囲を決定することを特徴
とする。
め、本発明は次に示す手段を施す。前記アナログバッフ
ァを形成する薄膜トランジスタのチャネル長Ｌと該薄膜
トランジスタのしきい値電圧を測定し、図３に示す。図
３ａ・ｂから、前記アナログバッファを形成する薄膜ト
ランジスタのチャネル長Ｌのエッチング精度の正負の誤
差に対応する該薄膜トランジスタの各々のしきい値電圧
の差が微小になるようにＬの範囲を決定することを特徴
とする。
【００１３】前記しきい値電圧の差が微小になるチャネ
ル長Ｌの範囲の内、最小の値をチャネル長として採用し
て前記アナログバッファを構成する薄膜トランジスタの
チャネル長のみこの設計ルールで製造することを特徴と
する。前記アナログバッファの薄膜トランジスタのチャ
ネル長が大きくなると、該薄膜トランジスタの動作速度
が遅くなるが、アナログバッファの動作速度が水平周期
（１５ｋＨｚ〜３０ｋＨｚ）に対して速ければ良いた
め、チャネル長の増大、容量の増加、ドレイン電流の減
少が生じても動作上問題ない。以上のようにして、前記
アナログバッファの特性のばらつきを抑えることができ
る。
ル長Ｌの範囲の内、最小の値をチャネル長として採用し
て前記アナログバッファを構成する薄膜トランジスタの
チャネル長のみこの設計ルールで製造することを特徴と
する。前記アナログバッファの薄膜トランジスタのチャ
ネル長が大きくなると、該薄膜トランジスタの動作速度
が遅くなるが、アナログバッファの動作速度が水平周期
（１５ｋＨｚ〜３０ｋＨｚ）に対して速ければ良いた
め、チャネル長の増大、容量の増加、ドレイン電流の減
少が生じても動作上問題ない。以上のようにして、前記
アナログバッファの特性のばらつきを抑えることができ
る。
【００１４】尚、前記アナログスイッチや論理回路等の
を形成する薄膜トランジスタのチャネル長は厳密なしき
い値電圧を要求しないので、前記アナログバッファのも
のより、微細な設計ルールで製造しても問題はない。ま
た、論理回路の動作速度は、チャネル長の２乗に反比例
するので、チャネル長はなるべく小さい方がよい。従っ
て、液晶デバイスのリソグラフィの関係より前記アナロ
グバッファ以外の薄膜トランジスタのチャネル長は、５
μｍ以下が適当である。
を形成する薄膜トランジスタのチャネル長は厳密なしき
い値電圧を要求しないので、前記アナログバッファのも
のより、微細な設計ルールで製造しても問題はない。ま
た、論理回路の動作速度は、チャネル長の２乗に反比例
するので、チャネル長はなるべく小さい方がよい。従っ
て、液晶デバイスのリソグラフィの関係より前記アナロ
グバッファ以外の薄膜トランジスタのチャネル長は、５
μｍ以下が適当である。
【００１５】そして、前記アナログバッファを構成する
薄膜トランジスタが、ＬＤＤ領域またはオフセット領域
を持つ場合、前記ＬＤＤ領域及びオフセット領域の幅を
他の回路のそれより小さくすることを特徴とする。
薄膜トランジスタが、ＬＤＤ領域またはオフセット領域
を持つ場合、前記ＬＤＤ領域及びオフセット領域の幅を
他の回路のそれより小さくすることを特徴とする。
【００１６】
【実施例】まず、本発明に使用する薄膜デバイスのＬＤ
Ｄ領域について、図７にて説明する。ここでは相補型イ
ンバータ回路を例にとる。ガラス基板（コーニング７０
５９等の低アルカリガラスまたは石英ガラス等を使用す
る。）上に下地酸化膜として厚さ１０００〜３０００Å
の酸化珪素膜を形成した。この酸化膜の形成方法として
は、酸素雰囲気中でのスパッタ法を使用した。しかし、
より量産性を高めるには、ＴＥＯＳをプラズマＣＶＤ法
で分解・堆積した膜を用いてもよい。
Ｄ領域について、図７にて説明する。ここでは相補型イ
ンバータ回路を例にとる。ガラス基板（コーニング７０
５９等の低アルカリガラスまたは石英ガラス等を使用す
る。）上に下地酸化膜として厚さ１０００〜３０００Å
の酸化珪素膜を形成した。この酸化膜の形成方法として
は、酸素雰囲気中でのスパッタ法を使用した。しかし、
より量産性を高めるには、ＴＥＯＳをプラズマＣＶＤ法
で分解・堆積した膜を用いてもよい。
【００１７】その後、プラズマＣＶＤ法やＬＰＣＶＤ法
によって非晶質珪素膜を３００〜５０００Å、好ましく
は５００〜１０００Å堆積し、これを、５５０〜６００
℃の還元雰囲気に４〜４８時間放置して、結晶化せしめ
た。この工程の後に、レーザ照射によっておこなって、
さらに結晶化の度合いを高めてもよい。そして、このよ
うにして結晶化させた珪素膜をパターニングして島状領
域１、２を形成した。さらに、この上にスパッタ法によ
って厚さ７００〜１５００Åの酸化珪素膜３を形成し
た。
によって非晶質珪素膜を３００〜５０００Å、好ましく
は５００〜１０００Å堆積し、これを、５５０〜６００
℃の還元雰囲気に４〜４８時間放置して、結晶化せしめ
た。この工程の後に、レーザ照射によっておこなって、
さらに結晶化の度合いを高めてもよい。そして、このよ
うにして結晶化させた珪素膜をパターニングして島状領
域１、２を形成した。さらに、この上にスパッタ法によ
って厚さ７００〜１５００Åの酸化珪素膜３を形成し
た。
【００１８】その後、厚さ１０００Å〜３μｍのアルミ
ニウム（１ｗｔ％のＳｉ、もしくは０．１〜０．３ｗｔ
％のＳｃ（スカンジウム）を含む）膜を電子ビーム蒸着
法もしくはスパッタ法によって形成した。そして、フォ
トレジスト（例えば、東京応化製、ＯＦＰＲ８００／３
０ｃｐ）をスピンコート法によって形成した。フォトレ
ジストの形成前に、陽極酸化法によって厚さ１００〜１
０００Åの酸化アルミニウム膜を表面に形成しておく
と、フォトレジストとの密着性が良く、また、フォトレ
ジストからの電流のリークを抑制することにより、後の
陽極酸化工程において、多孔質陽極酸化物を側面のみに
形成するうえで有効であった。その後、フォトレジスト
とアルミニウム膜をパターニングして、アルミニウム膜
と一緒にエッチングし、ゲート電極４、５及びマスク膜
６、７とした。（図７ａ）
ニウム（１ｗｔ％のＳｉ、もしくは０．１〜０．３ｗｔ
％のＳｃ（スカンジウム）を含む）膜を電子ビーム蒸着
法もしくはスパッタ法によって形成した。そして、フォ
トレジスト（例えば、東京応化製、ＯＦＰＲ８００／３
０ｃｐ）をスピンコート法によって形成した。フォトレ
ジストの形成前に、陽極酸化法によって厚さ１００〜１
０００Åの酸化アルミニウム膜を表面に形成しておく
と、フォトレジストとの密着性が良く、また、フォトレ
ジストからの電流のリークを抑制することにより、後の
陽極酸化工程において、多孔質陽極酸化物を側面のみに
形成するうえで有効であった。その後、フォトレジスト
とアルミニウム膜をパターニングして、アルミニウム膜
と一緒にエッチングし、ゲート電極４、５及びマスク膜
６、７とした。（図７ａ）
【００１９】さらにこれに電解液中で電流を通じて陽極
酸化し、厚さ３０００〜６０００Å、例えば、厚さ５０
００Åの陽極酸化物を形成した。陽極酸化は、３〜２０
％のクエン酸もしくはショウ酸、燐酸、クロム酸、硫酸
等の酸性水溶液を用いておこない、１０〜３０Ｖの一定
電流をゲート電極に印加すればよい。本実施例ではシュ
ウ酸溶液（３０℃）中で電圧を１０Ｖとし、２０〜４０
分、陽極酸化した。陽極酸化物の厚さは陽極酸化時間に
よって制御した。（図７ｂ）
酸化し、厚さ３０００〜６０００Å、例えば、厚さ５０
００Åの陽極酸化物を形成した。陽極酸化は、３〜２０
％のクエン酸もしくはショウ酸、燐酸、クロム酸、硫酸
等の酸性水溶液を用いておこない、１０〜３０Ｖの一定
電流をゲート電極に印加すればよい。本実施例ではシュ
ウ酸溶液（３０℃）中で電圧を１０Ｖとし、２０〜４０
分、陽極酸化した。陽極酸化物の厚さは陽極酸化時間に
よって制御した。（図７ｂ）
【００２０】次に、マスクを除去し、再び電解溶液中に
おいて、ゲート電極に電流を印加した。今回は、３〜１
０％の酒石液、硼酸、硝酸が含まれたエチレングルコー
ル溶液を用いた。溶液の温度は１０℃前後の室温より低
い方が良好な酸化膜が得られた。このため、ゲート電極
の上面および側面にバリヤ型の陽極酸化物１０、１１が
形成された。陽極酸化物１０、１１の厚さは印加電圧に
比例し、例えば、印加電圧が１５０Ｖでは２０００Åの
陽極酸化物が形成された。陽極酸化物１０、１１の厚さ
は必要とされるオフセットの大きさによって決定した
が、３０００Å以上の厚さの陽極酸化物を得るには２５
０Ｖ以上の高電圧が必要であり、薄膜トランジスタの特
性に悪影響を及ぼすので３０００Å以下の厚さとするこ
とが好ましい。本実施例では８０〜１５０Ｖまで上昇さ
せ、必要とする陽極酸化膜１０、１１の厚さによって電
圧を選択した。
おいて、ゲート電極に電流を印加した。今回は、３〜１
０％の酒石液、硼酸、硝酸が含まれたエチレングルコー
ル溶液を用いた。溶液の温度は１０℃前後の室温より低
い方が良好な酸化膜が得られた。このため、ゲート電極
の上面および側面にバリヤ型の陽極酸化物１０、１１が
形成された。陽極酸化物１０、１１の厚さは印加電圧に
比例し、例えば、印加電圧が１５０Ｖでは２０００Åの
陽極酸化物が形成された。陽極酸化物１０、１１の厚さ
は必要とされるオフセットの大きさによって決定した
が、３０００Å以上の厚さの陽極酸化物を得るには２５
０Ｖ以上の高電圧が必要であり、薄膜トランジスタの特
性に悪影響を及ぼすので３０００Å以下の厚さとするこ
とが好ましい。本実施例では８０〜１５０Ｖまで上昇さ
せ、必要とする陽極酸化膜１０、１１の厚さによって電
圧を選択した。
【００２１】注目すべきは、バリヤ型の陽極酸化が後の
工程であるにもかかわらず、多孔質の陽極酸化物の外側
にバリヤ型の陽極酸化物ができるのではなく、バリヤ型
の陽極酸化物１０、１１は多孔質陽極酸化物８、９とゲ
ート電極４、５の間に形成されることである。
工程であるにもかかわらず、多孔質の陽極酸化物の外側
にバリヤ型の陽極酸化物ができるのではなく、バリヤ型
の陽極酸化物１０、１１は多孔質陽極酸化物８、９とゲ
ート電極４、５の間に形成されることである。
【００２２】そして、ドライエッチング法（もしくはウ
ェットエッチング法）によって絶縁膜３をエッチングし
た。このエッチング深さは任意であり、下に存在する活
性層が露出するまでエッチングをおこなっても、その途
中でとめてもよい。しかし、量産性・歩留り・均一性の
観点からは、活性層に至るまでエッチングすることが望
ましい。この際には陽極酸化物８、９、およびゲート電
極４、５に覆われた領域の下側の絶縁膜（ゲート絶縁
膜）にはもとの厚さの絶縁膜１２、１３が残される。
（図７ｃ）
ェットエッチング法）によって絶縁膜３をエッチングし
た。このエッチング深さは任意であり、下に存在する活
性層が露出するまでエッチングをおこなっても、その途
中でとめてもよい。しかし、量産性・歩留り・均一性の
観点からは、活性層に至るまでエッチングすることが望
ましい。この際には陽極酸化物８、９、およびゲート電
極４、５に覆われた領域の下側の絶縁膜（ゲート絶縁
膜）にはもとの厚さの絶縁膜１２、１３が残される。
（図７ｃ）
【００２３】ＬＤＤ領域の製造法について、前述の操作
の後、陽極酸化物８、９を除去した。エッチャントとし
ては、燐酸系の溶液、例えば、燐酸、酢酸、硝酸の混酸
等が好ましい。この際、燐酸系のエッチャントにおいて
は、多孔質陽極酸化物のエッチングレートはバリヤ型陽
極酸化物のエッチングレートの１０倍以上である。した
がって、バリヤ型の陽極酸化物１０、１１は、燐酸系の
エッチャントでは実質的にエッチングされないので、内
側のゲート電極を守ることができた。
の後、陽極酸化物８、９を除去した。エッチャントとし
ては、燐酸系の溶液、例えば、燐酸、酢酸、硝酸の混酸
等が好ましい。この際、燐酸系のエッチャントにおいて
は、多孔質陽極酸化物のエッチングレートはバリヤ型陽
極酸化物のエッチングレートの１０倍以上である。した
がって、バリヤ型の陽極酸化物１０、１１は、燐酸系の
エッチャントでは実質的にエッチングされないので、内
側のゲート電極を守ることができた。
【００２４】この構造で加速したＮ型もしくはＰ型の不
純物のイオンを活性層に注入することによって、ソース
・ドレインを形成した。まず、左側の薄膜トランジスタ
領域をマスク１４によって覆った状態で、イオンドーピ
ング法によって、比較的低速（典型的には、加速電圧は
５〜３０ｋＶ）の燐イオンを照射した。本実施例では加
速電圧は２０ｋＶとした。ドーピングガスとしてはフォ
スフィン（ＰＨ3 ）を用いた。ドーズ量は５×１０14〜
５×１０15ｃｍ-2とした。この工程では、燐イオンは絶
縁膜１３を透過できないので、活性層のうち、表面の露
出された領域のみ注入され、Ｎチャネル型薄膜トランジ
スタのドレイン１５、ソース１６が形成された。（図７
ｄ）
純物のイオンを活性層に注入することによって、ソース
・ドレインを形成した。まず、左側の薄膜トランジスタ
領域をマスク１４によって覆った状態で、イオンドーピ
ング法によって、比較的低速（典型的には、加速電圧は
５〜３０ｋＶ）の燐イオンを照射した。本実施例では加
速電圧は２０ｋＶとした。ドーピングガスとしてはフォ
スフィン（ＰＨ3 ）を用いた。ドーズ量は５×１０14〜
５×１０15ｃｍ-2とした。この工程では、燐イオンは絶
縁膜１３を透過できないので、活性層のうち、表面の露
出された領域のみ注入され、Ｎチャネル型薄膜トランジ
スタのドレイン１５、ソース１６が形成された。（図７
ｄ）
【００２５】次に、同じくイオンドーピング法によっ
て、比較的高速（典型的には、加速電圧は６０〜１２０
ｋＶ）の燐イオンを照射した。本実施例では加速電圧は
９０ｋＶとした。ドーズ量は１×１０13〜５×１０14ｃ
ｍ-2とした。この工程では、燐イオンは絶縁膜１３を透
過して、その下の領域にも到達するが、ドーズ量が少な
いので、低濃度のＮ型領域ＬＤＤ（Ｌｉｇｈｔ Ｄｏｐ
ｅ Ｄｒａｉｎ）１７、１８が形成された。（図７ｅ）
て、比較的高速（典型的には、加速電圧は６０〜１２０
ｋＶ）の燐イオンを照射した。本実施例では加速電圧は
９０ｋＶとした。ドーズ量は１×１０13〜５×１０14ｃ
ｍ-2とした。この工程では、燐イオンは絶縁膜１３を透
過して、その下の領域にも到達するが、ドーズ量が少な
いので、低濃度のＮ型領域ＬＤＤ（Ｌｉｇｈｔ Ｄｏｐ
ｅ Ｄｒａｉｎ）１７、１８が形成された。（図７ｅ）
【００２６】燐のドーピングが終了したのち、マスク１
４を除去し、今度は、Ｎチャネル型薄膜トランジスタを
マスクして、同様に、Ｐチャネル型薄膜トランジスタに
もソース１９、ドレイン２０、低濃度のＰ型領域ＬＤＤ
２１、２２を形成した。そして、ＫｒＦエキシマレーザ
（波長２４８ｎｍ、パルス幅２０ｎｓｅｃ）を照射し
て、活性層中に導入された不純物イオンの活性化をおこ
なった。以上のようにして、ＬＤＤ領域を製造すること
ができた。
４を除去し、今度は、Ｎチャネル型薄膜トランジスタを
マスクして、同様に、Ｐチャネル型薄膜トランジスタに
もソース１９、ドレイン２０、低濃度のＰ型領域ＬＤＤ
２１、２２を形成した。そして、ＫｒＦエキシマレーザ
（波長２４８ｎｍ、パルス幅２０ｎｓｅｃ）を照射し
て、活性層中に導入された不純物イオンの活性化をおこ
なった。以上のようにして、ＬＤＤ領域を製造すること
ができた。
【００２７】最後に、全面に層間絶縁物２３として、Ｃ
ＶＤ法によって酸化珪素膜を厚さ３０００〜６０００Å
形成した。そして、薄膜トランジスタのソース・ドレイ
ンにコンタクトホールを形成し、アルミニウム配線・電
極２４、２５、２６を形成した。さらに２００〜４００
℃で水素アニールをおこなった。以上によって、薄膜ト
ランジスタを用いた相補型インバータ回路が完成した。
（図７ｆ）
ＶＤ法によって酸化珪素膜を厚さ３０００〜６０００Å
形成した。そして、薄膜トランジスタのソース・ドレイ
ンにコンタクトホールを形成し、アルミニウム配線・電
極２４、２５、２６を形成した。さらに２００〜４００
℃で水素アニールをおこなった。以上によって、薄膜ト
ランジスタを用いた相補型インバータ回路が完成した。
（図７ｆ）
【００２８】次に、本発明に使用する薄膜デバイスのオ
フセット領域について、図８にて説明する。ここでは相
補型インバータ回路を例にとる。ガラス基板（コーニン
グ７０５９等の低アルカリガラスまたは石英ガラス等を
使用する。）上に下地酸化膜として厚さ１０００〜３０
００Åの酸化珪素膜を形成した。この酸化膜の形成方法
としては、酸素雰囲気中でのスパッタ法を使用した。し
かし、より量産性を高めるには、ＴＥＯＳをプラズマＣ
ＶＤ法で分解・堆積した膜を用いてもよい。
フセット領域について、図８にて説明する。ここでは相
補型インバータ回路を例にとる。ガラス基板（コーニン
グ７０５９等の低アルカリガラスまたは石英ガラス等を
使用する。）上に下地酸化膜として厚さ１０００〜３０
００Åの酸化珪素膜を形成した。この酸化膜の形成方法
としては、酸素雰囲気中でのスパッタ法を使用した。し
かし、より量産性を高めるには、ＴＥＯＳをプラズマＣ
ＶＤ法で分解・堆積した膜を用いてもよい。
【００２９】その後、プラズマＣＶＤ法やＬＰＣＶＤ法
によって非晶質珪素膜を３００〜５０００Å、好ましく
は５００〜１０００Å堆積し、これを、５５０〜６００
℃の還元雰囲気に４〜４８時間放置して、結晶化せしめ
た。この工程の後に、レーザ照射によっておこなって、
さらに結晶化の度合いを高めてもよい。そして、このよ
うにして結晶化させた珪素膜をパターニングして島状領
域３１、３２を形成した。さらに、この上にスパッタ法
によって厚さ７００〜１５００Åの酸化珪素膜３３を形
成した。
によって非晶質珪素膜を３００〜５０００Å、好ましく
は５００〜１０００Å堆積し、これを、５５０〜６００
℃の還元雰囲気に４〜４８時間放置して、結晶化せしめ
た。この工程の後に、レーザ照射によっておこなって、
さらに結晶化の度合いを高めてもよい。そして、このよ
うにして結晶化させた珪素膜をパターニングして島状領
域３１、３２を形成した。さらに、この上にスパッタ法
によって厚さ７００〜１５００Åの酸化珪素膜３３を形
成した。
【００３０】その後、厚さ１０００Å〜３μｍのアルミ
ニウム（１ｗｔ％のＳｉ、もしくは０．１〜０．３ｗｔ
％のＳｃ（スカンジウム）を含む）膜を電子ビーム蒸着
法もしくはスパッタ法によって形成した。そして、フォ
トレジスト（例えば、東京応化製、ＯＦＰＲ８００／３
０ｃｐ）をスピンコート法によって形成した。フォトレ
ジストの形成前に、陽極酸化法によって厚さ１００〜１
０００Åの酸化アルミニウム膜を表面に形成しておく
と、フォトレジストとの密着性が良く、また、フォトレ
ジストからの電流のリークを抑制することにより、後の
陽極酸化工程において、多孔質陽極酸化物を側面のみに
形成するうえで有効であった。その後、フォトレジスト
とアルミニウム膜をパターニングして、アルミニウム膜
と一緒にエッチングし、ゲート電極３４、３５及びマス
ク膜３６、３７とした。（図８ａ）
ニウム（１ｗｔ％のＳｉ、もしくは０．１〜０．３ｗｔ
％のＳｃ（スカンジウム）を含む）膜を電子ビーム蒸着
法もしくはスパッタ法によって形成した。そして、フォ
トレジスト（例えば、東京応化製、ＯＦＰＲ８００／３
０ｃｐ）をスピンコート法によって形成した。フォトレ
ジストの形成前に、陽極酸化法によって厚さ１００〜１
０００Åの酸化アルミニウム膜を表面に形成しておく
と、フォトレジストとの密着性が良く、また、フォトレ
ジストからの電流のリークを抑制することにより、後の
陽極酸化工程において、多孔質陽極酸化物を側面のみに
形成するうえで有効であった。その後、フォトレジスト
とアルミニウム膜をパターニングして、アルミニウム膜
と一緒にエッチングし、ゲート電極３４、３５及びマス
ク膜３６、３７とした。（図８ａ）
【００３１】さらにこれに電解液中で電流を通じて陽極
酸化し、厚さ３０００〜６０００Å、例えば、厚さ５０
００Åの陽極酸化物を形成した。陽極酸化は、３〜２０
％のクエン酸もしくはショウ酸、燐酸、クロム酸、硫酸
等の酸性水溶液を用いておこない、１０〜３０Ｖの一定
電流をゲート電極に印加すればよい。本実施例ではシュ
ウ酸溶液（３０℃）中で電圧を１０Ｖとし、２０〜４０
分、陽極酸化した。陽極酸化物の厚さは陽極酸化時間に
よって制御した。（図８ｂ）
酸化し、厚さ３０００〜６０００Å、例えば、厚さ５０
００Åの陽極酸化物を形成した。陽極酸化は、３〜２０
％のクエン酸もしくはショウ酸、燐酸、クロム酸、硫酸
等の酸性水溶液を用いておこない、１０〜３０Ｖの一定
電流をゲート電極に印加すればよい。本実施例ではシュ
ウ酸溶液（３０℃）中で電圧を１０Ｖとし、２０〜４０
分、陽極酸化した。陽極酸化物の厚さは陽極酸化時間に
よって制御した。（図８ｂ）
【００３２】次に、マスクを除去し、再び電解溶液中に
おいて、ゲート電極に電流を印加した。今回は、３〜１
０％の酒石液、硼酸、硝酸が含まれたエチレングルコー
ル溶液を用いた。溶液の温度は１０℃前後の室温より低
い方が良好な酸化膜が得られた。このため、ゲート電極
の上面および側面にバリヤ型の陽極酸化物４０、４１が
形成された。陽極酸化物４０、４１の厚さは印加電圧に
比例し、例えば、印加電圧が１５０Ｖでは２０００Åの
陽極酸化物が形成された。陽極酸化物４０、４１の厚さ
は必要とされるオフセットの大きさによって決定した
が、３０００Å以上の厚さの陽極酸化物を得るには２５
０Ｖ以上の高電圧が必要であり、薄膜トランジスタの特
性に悪影響を及ぼすので３０００Å以下の厚さとするこ
とが好ましい。本実施例では８０〜１５０Ｖまで上昇さ
せ、必要とする陽極酸化膜４０、４１の厚さによって電
圧を選択した。
おいて、ゲート電極に電流を印加した。今回は、３〜１
０％の酒石液、硼酸、硝酸が含まれたエチレングルコー
ル溶液を用いた。溶液の温度は１０℃前後の室温より低
い方が良好な酸化膜が得られた。このため、ゲート電極
の上面および側面にバリヤ型の陽極酸化物４０、４１が
形成された。陽極酸化物４０、４１の厚さは印加電圧に
比例し、例えば、印加電圧が１５０Ｖでは２０００Åの
陽極酸化物が形成された。陽極酸化物４０、４１の厚さ
は必要とされるオフセットの大きさによって決定した
が、３０００Å以上の厚さの陽極酸化物を得るには２５
０Ｖ以上の高電圧が必要であり、薄膜トランジスタの特
性に悪影響を及ぼすので３０００Å以下の厚さとするこ
とが好ましい。本実施例では８０〜１５０Ｖまで上昇さ
せ、必要とする陽極酸化膜４０、４１の厚さによって電
圧を選択した。
【００３３】注目すべきは、バリヤ型の陽極酸化が後の
工程であるにもかかわらず、多孔質の陽極酸化物の外側
にバリヤ型の陽極酸化物ができるのではなく、バリヤ型
の陽極酸化物４０、４１は多孔質陽極酸化物３８、３９
とゲート電極３４、３５の間に形成されることである。
工程であるにもかかわらず、多孔質の陽極酸化物の外側
にバリヤ型の陽極酸化物ができるのではなく、バリヤ型
の陽極酸化物４０、４１は多孔質陽極酸化物３８、３９
とゲート電極３４、３５の間に形成されることである。
【００３４】そして、ドライエッチング法（もしくはウ
ェットエッチング法）によって絶縁膜３３をエッチング
した。このエッチング深さは任意であり、下に存在する
活性層が露出するまでエッチングをおこなっても、その
途中でとめてもよい。しかし、量産性・歩留り・均一性
の観点からは、活性層に至るまでエッチングすることが
望ましい。この際には陽極酸化物３８、３９、およびゲ
ート電極３４、３５に覆われた領域の下側の絶縁膜（ゲ
ート絶縁膜）にはもとの厚さの絶縁膜４２、４３が残さ
れる。（図８ｃ）
ェットエッチング法）によって絶縁膜３３をエッチング
した。このエッチング深さは任意であり、下に存在する
活性層が露出するまでエッチングをおこなっても、その
途中でとめてもよい。しかし、量産性・歩留り・均一性
の観点からは、活性層に至るまでエッチングすることが
望ましい。この際には陽極酸化物３８、３９、およびゲ
ート電極３４、３５に覆われた領域の下側の絶縁膜（ゲ
ート絶縁膜）にはもとの厚さの絶縁膜４２、４３が残さ
れる。（図８ｃ）
【００３５】オフセット領域の製造法について、この構
造で加速したＮ型もしくはＰ型の不純物のイオンを活性
層に注入することによって、ソース・ドレインを形成し
た。まず、左側の薄膜トランジスタ領域をマスク４４に
よって覆った状態で、イオンドーピング法によって、比
較的低速（典型的には、加速電圧は５〜３０ｋＶ）の燐
イオンを照射した。本実施例では加速電圧は２０ｋＶと
した。ドーピングガスとしてはフォスフィン（ＰＨ3 ）
を用いた。ドーズ量は５×１０14〜５×１０15ｃｍ-2と
した。この工程では、燐イオンは絶縁膜４３を透過でき
ないので、活性層のうち、表面の露出された領域のみ注
入され、Ｎチャネル型薄膜トランジスタのドレイン４
５、ソース４６が形成された。（図８ｄ）
造で加速したＮ型もしくはＰ型の不純物のイオンを活性
層に注入することによって、ソース・ドレインを形成し
た。まず、左側の薄膜トランジスタ領域をマスク４４に
よって覆った状態で、イオンドーピング法によって、比
較的低速（典型的には、加速電圧は５〜３０ｋＶ）の燐
イオンを照射した。本実施例では加速電圧は２０ｋＶと
した。ドーピングガスとしてはフォスフィン（ＰＨ3 ）
を用いた。ドーズ量は５×１０14〜５×１０15ｃｍ-2と
した。この工程では、燐イオンは絶縁膜４３を透過でき
ないので、活性層のうち、表面の露出された領域のみ注
入され、Ｎチャネル型薄膜トランジスタのドレイン４
５、ソース４６が形成された。（図８ｄ）
【００３６】その後、陽極酸化物３８、３９を除去し
た。エッチャントとしては、燐酸系の溶液、例えば、燐
酸、酢酸、硝酸の混酸等が好ましい。この際、燐酸系の
エッチャントにおいては、多孔質陽極酸化物のエッチン
グレートはバリヤ型陽極酸化物のエッチングレートの１
０倍以上である。したがって、バリヤ型の陽極酸化物４
０、４１は、燐酸系のエッチャントでは実質的にエッチ
ングされないので、内側のゲート電極と、下側の絶縁膜
より下の部分を守ることができた。このようにして、オ
フセット領域を製造することができた。（図８ｅ）
た。エッチャントとしては、燐酸系の溶液、例えば、燐
酸、酢酸、硝酸の混酸等が好ましい。この際、燐酸系の
エッチャントにおいては、多孔質陽極酸化物のエッチン
グレートはバリヤ型陽極酸化物のエッチングレートの１
０倍以上である。したがって、バリヤ型の陽極酸化物４
０、４１は、燐酸系のエッチャントでは実質的にエッチ
ングされないので、内側のゲート電極と、下側の絶縁膜
より下の部分を守ることができた。このようにして、オ
フセット領域を製造することができた。（図８ｅ）
【００３７】最後に、全面に層間絶縁物５３として、Ｃ
ＶＤ法によって酸化珪素膜を厚さ３０００〜６０００Å
形成した。そして、薄膜トランジスタのソース・ドレイ
ンにコンタクトホールを形成し、アルミニウム配線・電
極５４、５５、５６を形成した。さらに２００〜４００
℃で水素アニールをおこなった。以上によって、薄膜ト
ランジスタを用いた相補型インバータ回路が完成した。
（図８ｆ）
ＶＤ法によって酸化珪素膜を厚さ３０００〜６０００Å
形成した。そして、薄膜トランジスタのソース・ドレイ
ンにコンタクトホールを形成し、アルミニウム配線・電
極５４、５５、５６を形成した。さらに２００〜４００
℃で水素アニールをおこなった。以上によって、薄膜ト
ランジスタを用いた相補型インバータ回路が完成した。
（図８ｆ）
【００３８】以上において、インバータ回路で説明をお
こなったが、他の回路においても同様である。また、こ
こではコプラナ型の薄膜トランジスタについて説明した
が、コプラナ型のみならず逆スタガ型など他の型の薄膜
トランジスタでも本発明には対応できる。さらに、ここ
では６００℃の低温プロセスで説明をおこなったが、本
発明は８００℃以上の高温プロセスにおいても対応可能
である。
こなったが、他の回路においても同様である。また、こ
こではコプラナ型の薄膜トランジスタについて説明した
が、コプラナ型のみならず逆スタガ型など他の型の薄膜
トランジスタでも本発明には対応できる。さらに、ここ
では６００℃の低温プロセスで説明をおこなったが、本
発明は８００℃以上の高温プロセスにおいても対応可能
である。
【００３９】図３ａより、チャネル長Ｌと薄膜トランジ
スタのしきい値電圧Ｖthの例を示す。チャネル長Ｌ＝５
μｍに設定し、エッチング誤差を０．３μｍとすると該
薄膜トランジスタのしきい値電圧Ｖthの変動量△Ｖthは
約０．２Ｖになる。チャネル長Ｌ＝１０μｍに設定し、
エッチング誤差を０．３μｍとすると該薄膜トランジス
タのしきい値電圧Ｖthの変動量△Ｖthは約０．１Ｖに抑
えることができる。チャネル長Ｌ＝２０μｍに設定し、
エッチング誤差を０．３μｍとすると該薄膜トランジス
タのしきい値電圧Ｖthの変動量△Ｖthは約０．１Ｖに抑
えることができる。
スタのしきい値電圧Ｖthの例を示す。チャネル長Ｌ＝５
μｍに設定し、エッチング誤差を０．３μｍとすると該
薄膜トランジスタのしきい値電圧Ｖthの変動量△Ｖthは
約０．２Ｖになる。チャネル長Ｌ＝１０μｍに設定し、
エッチング誤差を０．３μｍとすると該薄膜トランジス
タのしきい値電圧Ｖthの変動量△Ｖthは約０．１Ｖに抑
えることができる。チャネル長Ｌ＝２０μｍに設定し、
エッチング誤差を０．３μｍとすると該薄膜トランジス
タのしきい値電圧Ｖthの変動量△Ｖthは約０．１Ｖに抑
えることができる。
【００４０】図３ａに示すように、前記アナログバッフ
ァを形成する薄膜トランジスタのチャネル長を１０μｍ
以上に設定すれば、該薄膜トランジスタのしきい値電圧
Ｖthの変動量は微小になり、前記アナログバッファの特
性としては問題ない。この場合液晶の透過率のばらつき
は、本発明の採用により１１％から６％に小さく抑える
ことができる。図３ｂより、設計ルールが微細になった
場合を仮定してみる。チャネル長Ｌ＝１μｍに設定し、
エッチング誤差は０．１μｍに向上したとすると該薄膜
トランジスタのしきい値電圧Ｖthの変動量△Ｖthは約
０．２Ｖになる。
ァを形成する薄膜トランジスタのチャネル長を１０μｍ
以上に設定すれば、該薄膜トランジスタのしきい値電圧
Ｖthの変動量は微小になり、前記アナログバッファの特
性としては問題ない。この場合液晶の透過率のばらつき
は、本発明の採用により１１％から６％に小さく抑える
ことができる。図３ｂより、設計ルールが微細になった
場合を仮定してみる。チャネル長Ｌ＝１μｍに設定し、
エッチング誤差は０．１μｍに向上したとすると該薄膜
トランジスタのしきい値電圧Ｖthの変動量△Ｖthは約
０．２Ｖになる。
【００４１】チャネル長Ｌ＝２μｍに設定し、エッチン
グ誤差を０．１μｍとすると該薄膜トランジスタのしき
い値電圧Ｖthの変動量△Ｖthは約０．１Ｖに抑えること
ができる。チャネル長Ｌ＝４μｍに設定し、エッチング
誤差を０．１μｍとすると該薄膜トランジスタのしきい
値電圧Ｖthの変動量△Ｖthは約０．１Ｖに抑えることが
できる。図３ｂで示すように、設計ルールが微細になれ
ば、それに従ってエッチング誤差も小さくなる。よって
チャネル長が長い方がしきい値電圧の変動量は、現在の
設計ルールと同程度に小さくなる。また、本発明では液
晶材料として透過率の変動が比較的ゆるやかなＴＮ液晶
が好ましい。
グ誤差を０．１μｍとすると該薄膜トランジスタのしき
い値電圧Ｖthの変動量△Ｖthは約０．１Ｖに抑えること
ができる。チャネル長Ｌ＝４μｍに設定し、エッチング
誤差を０．１μｍとすると該薄膜トランジスタのしきい
値電圧Ｖthの変動量△Ｖthは約０．１Ｖに抑えることが
できる。図３ｂで示すように、設計ルールが微細になれ
ば、それに従ってエッチング誤差も小さくなる。よって
チャネル長が長い方がしきい値電圧の変動量は、現在の
設計ルールと同程度に小さくなる。また、本発明では液
晶材料として透過率の変動が比較的ゆるやかなＴＮ液晶
が好ましい。
【００４２】アナログバッファの具体例として、前述し
たソースフォロワと差動増幅器について説明する。ソー
スフォロワを図６に示すように、ドレイン接地となる薄
膜トランジスタと、定電流源となる薄膜トランジスタで
構成すると考えると、定電流薄膜トランジスタのゲート
電極に印加される電圧をＶG1とし、そのしきい値電圧を
ＶTH1 とすると定電流の値ＩD は ＩD ＝μ0 Ｃ0 Ｗ（ＶG1−ＶTH1 ）2 ／（２Ｌ） となる。ここで、μ0 は移動度、Ｃ0 はゲート酸化膜の
単位容量、Ｌはチャネル長、Ｗはチャネル幅を表す。こ
の電流がドレイン接地の薄膜トランジスタに流れるため
には、ゲート・ソース間電圧をＶG2とし、そのしきい値
電圧をＶTH2 とすれば ＩD ＝μ0 Ｃ0 Ｗ（ＶG2−ＶTH2 ）2 ／（２Ｌ） となる。よって ＶG1−ＶTH1 ＝ＶG2−ＶTH2 が成立する。よって、ソースフォロワの出力電圧はＶG2
であるため ＶG2＝ＶG1＋ＶTH2 −ＶTH1 となる。従って、ＶTH1 とＶTH2 の差を本発明により小
さくできれば、出力はほぼＶG1となり、全体の均一性を
改善できる。
たソースフォロワと差動増幅器について説明する。ソー
スフォロワを図６に示すように、ドレイン接地となる薄
膜トランジスタと、定電流源となる薄膜トランジスタで
構成すると考えると、定電流薄膜トランジスタのゲート
電極に印加される電圧をＶG1とし、そのしきい値電圧を
ＶTH1 とすると定電流の値ＩD は ＩD ＝μ0 Ｃ0 Ｗ（ＶG1−ＶTH1 ）2 ／（２Ｌ） となる。ここで、μ0 は移動度、Ｃ0 はゲート酸化膜の
単位容量、Ｌはチャネル長、Ｗはチャネル幅を表す。こ
の電流がドレイン接地の薄膜トランジスタに流れるため
には、ゲート・ソース間電圧をＶG2とし、そのしきい値
電圧をＶTH2 とすれば ＩD ＝μ0 Ｃ0 Ｗ（ＶG2−ＶTH2 ）2 ／（２Ｌ） となる。よって ＶG1−ＶTH1 ＝ＶG2−ＶTH2 が成立する。よって、ソースフォロワの出力電圧はＶG2
であるため ＶG2＝ＶG1＋ＶTH2 −ＶTH1 となる。従って、ＶTH1 とＶTH2 の差を本発明により小
さくできれば、出力はほぼＶG1となり、全体の均一性を
改善できる。
【００４３】次に、図１２に示すように、帰還型差動増
幅器について考えると、帰還型差動増幅器の出力電圧
は、入力側トランジスタのゲート・ソース間電圧をＶ
GS3 、出力側のそれをＶGS4 とすると、ＶGS3 −ＶGS4
となる。ここで、入力側トランジスタのドレイン電流を
ＩD1、出力側のドレイン電流をＩD2とすれば、 ＩD1＝μ0 Ｃ0 Ｗ（ＶGS3 −ＶTH3 ）2 ／（２Ｌ） ＩD2＝μ0 Ｃ0 Ｗ（ＶGS4 −ＶTH4 ）2 ／（２Ｌ） となる。ＩD1とＩD2が等しくなれば、 ＶGS3 −ＶTH3 ＝ＶGS4 −ＶTH4 ＶGS3 −ＶGS4 ＝ＶTH3 −ＶTH4 従って、ＶTH3 とＶTH4 の差を本発明により小さくでき
れば、入出力間の差電圧はほぼ０とすることができる。
幅器について考えると、帰還型差動増幅器の出力電圧
は、入力側トランジスタのゲート・ソース間電圧をＶ
GS3 、出力側のそれをＶGS4 とすると、ＶGS3 −ＶGS4
となる。ここで、入力側トランジスタのドレイン電流を
ＩD1、出力側のドレイン電流をＩD2とすれば、 ＩD1＝μ0 Ｃ0 Ｗ（ＶGS3 −ＶTH3 ）2 ／（２Ｌ） ＩD2＝μ0 Ｃ0 Ｗ（ＶGS4 −ＶTH4 ）2 ／（２Ｌ） となる。ＩD1とＩD2が等しくなれば、 ＶGS3 −ＶTH3 ＝ＶGS4 −ＶTH4 ＶGS3 −ＶGS4 ＝ＶTH3 −ＶTH4 従って、ＶTH3 とＶTH4 の差を本発明により小さくでき
れば、入出力間の差電圧はほぼ０とすることができる。
【００４４】図１に薄膜トランジスタのチャネル長を１
０μｍ未満のアナログスイッチと、薄膜トランジスタの
チャネル長を１０μｍ以上２０μｍ以下に設定した前記
アナログバッファを形成した場合の本発明の実施例を示
す。図９、１０に本発明のアナログバッファの薄膜トラ
ンジスタのＬＤＤ領域とオフセット領域各々について示
す。
０μｍ未満のアナログスイッチと、薄膜トランジスタの
チャネル長を１０μｍ以上２０μｍ以下に設定した前記
アナログバッファを形成した場合の本発明の実施例を示
す。図９、１０に本発明のアナログバッファの薄膜トラ
ンジスタのＬＤＤ領域とオフセット領域各々について示
す。
【００４５】前記アナログバッファのＬＤＤ領域及びオ
フセット領域を、その他の回路のＬＤＤ領域及びオフセ
ット領域より小さくするために、以下の手段を活用す
る。本発明では、ＬＤＤ領域及びオフセット領域は陽極
酸化工程により形成しているため、その形成時間をその
他の回路の陽極酸化工程の形成時間より短くすることに
より可能とする。以上、説明は駆動回路が相補型である
としておこなったが、アナログバッファをソースフォロ
ワで構成する場合は、Ｎ型またはＰ型のみで回路を構成
することも可能である。
フセット領域を、その他の回路のＬＤＤ領域及びオフセ
ット領域より小さくするために、以下の手段を活用す
る。本発明では、ＬＤＤ領域及びオフセット領域は陽極
酸化工程により形成しているため、その形成時間をその
他の回路の陽極酸化工程の形成時間より短くすることに
より可能とする。以上、説明は駆動回路が相補型である
としておこなったが、アナログバッファをソースフォロ
ワで構成する場合は、Ｎ型またはＰ型のみで回路を構成
することも可能である。
【００４６】
【発明の効果】本発明によると、アクティブマトリクス
型表示装置の駆動回路内部の機能毎に設計ルールを変更
することにより、前記アナログバッファの出力電圧の特
性のばらつきが抑えられる。前記駆動回路におけるアナ
ログバッファのチャネル長のみに限定して言えば、理論
的に前記薄膜トランジスタの設計ルールを緩くする即
ち、チャネルを十分に広くすると、前記しきい値電圧Ｖ
thの変動量は無視できる程の値になる。しかし前記駆動
回路内部の他の薄膜トランジスタの設計ルールや、回路
のしめる基板上の面積との兼ね合いで、アナログバッフ
ァを構成するチャネル長をその他の回路のチャネル長の
２〜４倍にするのが妥当といえる。また、アナログバッ
ファを構成する薄膜トランジスタのＬＤＤ領域またはオ
フセット領域を他回路のそれよりも小さくするもしく
は、なくすことにより△Ｖthのばらつきを小さくするこ
とができる。以上のようにして、前記アナログバッファ
の出力電圧の特性のばらつきが抑えられ、アクティブマ
トリクス型表示装置の画質及び歩留りの向上に寄与する
ことができる。
型表示装置の駆動回路内部の機能毎に設計ルールを変更
することにより、前記アナログバッファの出力電圧の特
性のばらつきが抑えられる。前記駆動回路におけるアナ
ログバッファのチャネル長のみに限定して言えば、理論
的に前記薄膜トランジスタの設計ルールを緩くする即
ち、チャネルを十分に広くすると、前記しきい値電圧Ｖ
thの変動量は無視できる程の値になる。しかし前記駆動
回路内部の他の薄膜トランジスタの設計ルールや、回路
のしめる基板上の面積との兼ね合いで、アナログバッフ
ァを構成するチャネル長をその他の回路のチャネル長の
２〜４倍にするのが妥当といえる。また、アナログバッ
ファを構成する薄膜トランジスタのＬＤＤ領域またはオ
フセット領域を他回路のそれよりも小さくするもしく
は、なくすことにより△Ｖthのばらつきを小さくするこ
とができる。以上のようにして、前記アナログバッファ
の出力電圧の特性のばらつきが抑えられ、アクティブマ
トリクス型表示装置の画質及び歩留りの向上に寄与する
ことができる。
【図１】 本発明によるアクティブマトリクス型表示装
置の駆動回路のアナログバッファの薄膜トランジスタの
実施例の図を示す。
置の駆動回路のアナログバッファの薄膜トランジスタの
実施例の図を示す。
【図２】 従来のアクティブマトリクス型表示装置の駆
動回路のアナログバッファの薄膜トランジスタの図を示
す。
動回路のアナログバッファの薄膜トランジスタの図を示
す。
【図３】 薄膜トランジスタのチャネル長Ｌとしきい値
電圧Ｖthの関係を表した図を示す。
電圧Ｖthの関係を表した図を示す。
【図４】 従来のアクティブマトリクス型表示装置の概
略図
略図
【図５】 従来のノーマリホワイトの液晶素子における
印加電圧と透過率の関係を表した図を示す。
印加電圧と透過率の関係を表した図を示す。
【図６】 従来のアナログバッファの回路図を示す。
【図７】 相補型インバータ回路の製造法を示す。（Ｌ
ＤＤ領域を持つ場合）
ＤＤ領域を持つ場合）
【図８】 相補型インバータ回路の製造法を示す。（オ
フセット領域を持つ場合）
フセット領域を持つ場合）
【図９】 本発明による薄膜トランジスタのＬＤＤ領域
の概略図を示す。
の概略図を示す。
【図１０】 本発明による薄膜トランジスタのオフセッ
ト領域の概略図を示す。
ト領域の概略図を示す。
【図１１】 ＬＤＤ領域またはオフセット領域をもつ薄
膜トランジスタの等価回路を示す。
膜トランジスタの等価回路を示す。
【図１２】 従来のアナログバッファの回路図を示す。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/786
Claims (14)
- 【請求項１】 シフトレジスタと、アナログスイッチ及
び、コンデンサから構成されるアナログメモリと、薄膜
トランジスタで形成したアナログバッファを具備してい
るアクティブマトリクス型表示装置の駆動回路におい
て、前記アナログバッファを形成している薄膜トランジ
スタのチャネル長を、前記アナログスイッチまたはシフ
トレジスタを形成している薄膜トランジスタのチャネル
長より大きくすることを特徴としたアクティブマトリク
ス型表示装置の駆動回路。 - 【請求項２】 前記アナログバッファを形成している薄
膜トランジスタのチャネル長の決定法について、前記チ
ャネル長の増加量に対して前記薄膜トランジスタのしき
い値電圧の増加量が微小になる範囲を採用することを特
徴としたアクティブマトリクス型表示装置の駆動回路の
設計方法。 - 【請求項３】 前記アクティブマトリクス型表示装置の
駆動回路内部の機能毎に、異なる長さのチャネルを持つ
薄膜トランジスタから構成されることを特徴としたアク
ティブマトリクス型表示装置の駆動回路。 - 【請求項４】 請求項１において、アナログバッファは
ソースフォロワで構成されていることを特徴としたアク
ティブマトリクス型表示装置の駆動回路。 - 【請求項５】 請求項１において、アナログバッファは
帰還型の差動増幅器で構成されていることを特徴とした
アクティブマトリクス型表示装置の駆動回路。 - 【請求項６】 請求項１において、アナログバッファを
構成する薄膜トランジスタのチャネル長は、前記駆動回
路内部のアナログバッファ以外のデバイスを構成する薄
膜トランジスタのチャネル長の２〜４倍にすることを特
徴としたアクティブマトリクス型表示装置の駆動回路。 - 【請求項７】 請求項１において、前記駆動回路を構成
する薄膜トランジスタのチャネルの両端にＬＤＤ領域を
設け、前記アナログバッファを構成する薄膜トランジス
タのＬＤＤ領域の幅を、前記その他の回路を構成する薄
膜トランジスタのＬＤＤ領域の幅より小さくすることを
特徴としたアクティブマトリクス型表示装置の駆動回
路。 - 【請求項８】 請求項１において、前記駆動回路を構成
する薄膜トランジスタのチャネルの両端にオフセット領
域を設け、前記アナログバッファを構成する薄膜トラン
ジスタのオフセット領域の幅を、前記その他の回路を構
成する薄膜トランジスタのオフセット領域の幅より小さ
くなることを特徴としたアクティブマトリクス型表示装
置の駆動回路。 - 【請求項９】 請求項１において、前記アナログバッフ
ァを除く全ての前記駆動回路を構成する薄膜トランジス
タのチャネルの両端にＬＤＤ領域を設け、前記アナログ
バッファを構成する薄膜トランジスタのチャネルには、
ＬＤＤ領域もオフセット領域も付け加えないことを特徴
としたアクティブマトリクス型表示装置の駆動回路。 - 【請求項１０】 請求項１において、前記アナログバッ
ファを除く全ての前記駆動回路を構成する薄膜トランジ
スタのチャネルの両端にオフセット領域を設け、前記ア
ナログバッファを構成する薄膜トランジスタのチャネル
には、ＬＤＤ領域もオフセット領域も付け加えないこと
を特徴としたアクティブマトリクス型表示装置の駆動回
路。 - 【請求項１１】 請求項１〜１０において、薄膜トラン
ジスタはＮ型またはＰ型のいずれか一方であることを特
徴としたアクティブマトリクス型表示装置の駆動回路。 - 【請求項１２】 請求項１〜１０において、薄膜トラン
ジスタは相補型であることを特徴としたアクティブマト
リクス型表示装置の駆動回路。 - 【請求項１３】 請求項１〜１２において、薄膜トラン
ジスタは６００℃以下の低温プロセスで形成されること
を特徴としたアクティブマトリクス型表示装置の駆動回
路。 - 【請求項１４】 請求項１〜１２において、薄膜トラン
ジスタは８００℃以上の高温プロセスで形成されること
を特徴としたアクティブマトリクス型表示装置の駆動回
路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10757294A JPH07294961A (ja) | 1994-04-22 | 1994-04-22 | アクティブマトリクス型表示装置の駆動回路および設計方法 |
| US08/423,087 US5764206A (en) | 1994-04-22 | 1995-04-18 | Drive circuit and method for designing the same |
| KR1019950009418A KR100310001B1 (ko) | 1994-04-22 | 1995-04-21 | 액티브 매트릭스형 표시장치의 구동회로 및 그 구동회로를 구비한 표시장치 |
| KR1020010036504A KR100314704B1 (ko) | 1994-04-22 | 2001-06-26 | 표시장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10757294A JPH07294961A (ja) | 1994-04-22 | 1994-04-22 | アクティブマトリクス型表示装置の駆動回路および設計方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003114167A Division JP2003289147A (ja) | 2003-04-18 | 2003-04-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07294961A true JPH07294961A (ja) | 1995-11-10 |
Family
ID=14462580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10757294A Withdrawn JPH07294961A (ja) | 1994-04-22 | 1994-04-22 | アクティブマトリクス型表示装置の駆動回路および設計方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5764206A (ja) |
| JP (1) | JPH07294961A (ja) |
| KR (2) | KR100310001B1 (ja) |
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| JP2004140381A (ja) * | 1996-08-27 | 2004-05-13 | Seiko Epson Corp | 薄膜素子の転写方法，薄膜素子，薄膜集積回路装置，アクティブマトリクス基板および液晶表示装置 |
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