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KR102759437B1 - 디스플레이 장치 - Google Patents

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KR102759437B1
KR102759437B1 KR1020180162146A KR20180162146A KR102759437B1 KR 102759437 B1 KR102759437 B1 KR 102759437B1 KR 1020180162146 A KR1020180162146 A KR 1020180162146A KR 20180162146 A KR20180162146 A KR 20180162146A KR 102759437 B1 KR102759437 B1 KR 102759437B1
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김기범
양태훈
이정현
이종찬
이필석
정웅희
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삼성디스플레이 주식회사
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Abstract

본 발명의 일 실시예는, 디스플레이영역 및 상기 디스플레이영역 주변의 주변영역을 구비한 기판; 상기 디스플레이영역에서 상기 기판 상에 위치하는 박막트랜지스터 및 상기 박막트랜지스터와 전기적으로 연결된 표시소자; 및 상기 주변영역에서 상기 기판 상에 위치하고, 상기 표시소자를 구동시키기 위한 전원을 공급하는 제1 전압선과 제2 전압선;을 포함하고, 상기 제1 전압선은 공통전압선으로 상기 디스플레이영역 전체를 에워싸고, 상기 제2 전압선은 구동전압선으로 상기 디스플레이영역의 일측에 대응하도록 배치되며, 상기 제1 전압선과 상기 제2 전압선은 서로 다른 층에 배치된 디스플레이 장치를 개시한다.

Description

디스플레이 장치{Display device}
본 발명의 실시예들은 디스플레이 장치에 관한 것이다.
각종 전기적 신호정보를 시각적으로 표현하는 디스플레이 분야가 급속도로 발전함에 따라, 박형화, 경량화, 저소비 전력화 등의 우수한 특성을 지닌 다양한 평판 디스플레이 장치들이 연구 및 개발되고 있다. 이중, 자발광형 디스플레이 장치인 유기 발광 디스플레이 장치는 별도의 광원이 불필요하므로 저전압으로 구동이 가능하고 경량의 박형으로 구성할 수 있으며, 넓은 시야각, 높은 콘트라스트(contrast) 및 빠른 응답 속도 등의 고품위 특성으로 인해 차세대 표시 장치로 주목 받고 있다.
유기 발광 표시 장치는 복수의 화소들을 포함하는데, 아날로그 구동 방식으로 동작하는 유기 발광 표시 장치의 화소들은 입력되는 전압 또는 전류 데이터의 크기에 따라 밝기가 조절되어 계조를 표현하며, 디지털 구동 방식으로 동작하는 유기 발광 표시 장치의 화소들은 동일한 밝기로 발광하지만 상이한 발광 시간을 가짐으로써 계조를 표현한다. 한편, 화소들에 전원을 공급하는 전원선은 전원선들의 저항 성분 등으로 인하여 전압 강하(또는 IR Drop)가 발생할 수 있으며, 이는 디스플레이 장치의 영상 품질 저하의 원인이 될 수 있다.
본 발명의 실시예들은, 고품질의 영상을 표시할 수 있는 디스플레이 장치를 제공한다.
본 발명의 일 측면에 따른 디스플레이 장치는, 디스플레이영역 및 상기 디스플레이영역 주변의 주변영역을 구비한 기판; 상기 디스플레이영역에서 상기 기판 상에 위치하는 박막트랜지스터 및 상기 박막트랜지스터와 전기적으로 연결된 표시소자; 및 상기 주변영역에서 상기 기판 상에 위치하고, 상기 표시소자를 구동시키기 위한 전원을 공급하는 제1 전압선과 제2 전압선;을 포함하고, 상기 제1 전압선은 공통전압선으로 상기 디스플레이영역 전체를 에워싸고, 상기 제2 전압선은 구동전압선으로 상기 디스플레이영역의 일측에 대응하도록 배치되며, 상기 제1 전압선과 상기 제2 전압선은 서로 다른 층에 배치될 수 있다.
본 실시예에 있어서, 상기 표시소자는 상기 박막 트랜지스터와 전기적으로 연결된 화소전극, 상기 화소전극 상의 공통전극 및 상기 화소전극과 상기 공통전극 사이의 유기물질을 포함하는 중간층을 포함하고, 상기 공통전극의 모든 가장자리는 상기 제1 전압선과 전기적으로 연결될 수 있다.
본 실시예에 있어서, 상기 공통전극과 상기 제1 전압선은 도전막을 통해 연결되고, 상기 도전막은 상기 화소전극과 동일한 구성을 가질 수 있다.
본 실시예에 있어서, 상기 기판은 상기 주변영역에 위치하는 패드영역을 더 포함하고, 상기 제2 전압선은 상기 디스플레이영역의 일측과 상기 패드 영역 사이에 위치하며, 상기 제1 전압선과 상기 제2 전압선은 수직 방향으로 적어도 일부가 중첩할 수 있다.
본 실시예에 있어서, 상기 박막트랜지스터와 상기 표시소자 사이에서, 상기 박막트랜지스터를 덮는 제1 절연층을 더 포함하고, 상기 제1 전압선은 상기 제1 절연층 상에 배치된 금속배선과 동일한 구조를 가지고, 상기 제2 전압선은 상기 박막트랜지스터의 소스 전극 및 드레인 전극과 동일한 구조를 가질 수 있다.
본 실시예에 있어서, 상기 주변영역에서 상기 기판 상에 위치하고, 전기신호를 상기 디스플레이영역으로 전달하는 구동회로부를 더 포함하고, 상기 구동회로부는 상기 제1 절연층에 의해 덮힐 수 있다.
본 실시예에 있어서, 상기 제1 전압선의 하부에 배치되고 상기 제1 전압선과 전기적으로 연결된 보조배선을 더 포함할 수 있다.
본 실시예에 있어서, 상기 보조배선은 상기 제2 전압선과 동일한 층에 위치하고, 상기 제2 전압선과 동일한 구조를 가질 수 있다.
본 실시예에 있어서, 상기 보조배선과 상기 제2 전압선은 서로 다른 층에 위치할 수 있다.
본 실시예에 있어서, 상기 보조배선은 상기 제1 전압선 전체를 따라 배치될 수 있다.
본 발명의 다른 측면에 따른 디스플레이 장치는, 디스플레이영역 및 상기 디스플레이영역 주변의 주변영역을 구비한 기판; 상기 디스플레이영역에서 상기 기판 상에 위치하는 화소회로 및 상기 화소회로와 전기적으로 연결된 유기발광소자; 상기 주변영역에서 상기 기판 상에 위치하고 상기 유기발광소자로 공통전압을 인가하는 제1 전압선; 및 상기 주변영역에서 상기 기판 상에 위치하고 상기 제1 전압선과 상기 화소회로 사이에 배치되며, 전기신호를 상기 디스플레이영역으로 전달하는 구동회로부;를 포함하고, 상기 구동회로부는 상기 디스플레이영역과 상기 주변영역에 걸쳐 배치된 제1 절연층에 의해 덮히며, 제1 전압선은 상기 디스플레이영역 전체를 에워싸고, 상기 디스플레이영역의 상기 제1 절연층 상에 위치하는 배선과 동일한 재질을 포함하고 동일한 구조를 가질 수 있다.
본 실시예에 있어서, 상기 유기발광소자는 상기 제1 전압선과 전기적으로 연결된 공통전극을 포함하고, 상기 공통전극의 모든 가장자리는 상기 제1 전압선과 전기적으로 연결될 수 있다.
본 실시예에 있어서, 상기 기판은 상기 주변영역에 위치하는 패드영역과, 상기 디스플레이영역의 일측과 상기 패드 영역 사이에 위치하는 제2 전압선을 더 포함하고, 상기 제2 전압선은 상기 제1 전압선과 다른 높이에 배치될 수 있다.
본 실시예에 있어서, 상기 제2 전압선과 상기 제1 전압선 사이에 상기 제1 절연층이 위치할 수 있다.
본 실시예에 있어서, 상기 제1 전압선과 상기 제2 전압선은 수직 방향으로 적어도 일부가 중첩할 수 있다.
본 실시예에 있어서, 상기 제1 전압선의 하부에 배치되고 상기 제1 전압선과 전기적으로 연결된 보조배선을 더 포함할 수 있다.
본 실시예에 있어서, 상기 보조배선은 상기 제2 전압선과 동일한 층에 위치하고, 상기 제2 전압선과 동일한 구조를 가질 수 있다.
본 실시예에 있어서, 상기 보조배선과 상기 제2 전압선은 서로 다른 층에 위치할 수 있다.
본 실시예에 있어서, 상기 유기발광소자 상에 순차적으로 적층된 제1무기봉지층, 유기봉지층 및 제2무기봉지층을 더 포함하고, 상기 제1무기봉지층과 상기 제2무기봉지층은 상기 유기봉지층 외곽에서 서로 접할 수 있다.
본 실시예에 있어서, 상기 주변영역에서 상기 기판 상에 위치하고, 제1 절연층과 이격된 제1격벽을 더 포함하고, 상기 제1무기봉지층과 상기 제2무기봉지층은 상기 제1격벽의 외측까지 연장될 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
본 발명에 따른 디스플레이 장치는, 발광소자들로 균일한 공통전압을 공급할 수 있으므로 고품질의 영상을 표시할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 평면도이다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 장치의 어느 하나의 화소의 등가 회로도이다.
도 3은 도 1의 I-I' 단면의 일 예를 개략적으로 도시한 단면도이다.
도 4는 도 1의 A부분을 확대하여 개략적으로 도시한 평면도이다.
도 5는 도 4의 II-II' 단면의 일 예를 개략적으로 도시한 단면도이다.
도 6은 도 4의 II-II' 단면의 다른 예를 개략적으로 도시한 단면도이다.
도 7은 도 3의 부분을 개략적으로 도시한 단면도이다.
도 8은 도 4의 II-II' 단면의 또 다른 예를 개략적으로 도시한 단면도이다.
도 9는 도 4의 II-II' 단면의 또 다른 예를 개략적으로 도시한 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하의 실시예에서, 제1, 제2등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하기로 한다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치의 일 예를 개략적으로 도시한 평면도, 도 2는 본 발명의 일 실시예에 따른 디스플레이 장치의 어느 하나의 화소의 등가 회로도, 및 도 3은 도 1의 I-I' 단면 및 II-II' 단면의 일 예를 개략적으로 도시한 단면도이다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시예에 따른 디스플레이 장치(10)는 이미지가 표시되는 디스플레이영역(DA)과, 디스플레이영역(DA) 주변에 위치하는 주변영역(PA)을 갖는다. 이는 기판(100)이 그러한 디스플레이영역(DA)과 주변영역(PA)을 구비한 것으로 이해될 수 있다.
디스플레이영역(DA)에는 복수의 화소(P)들이 위치한다. 도 2는 하나의 화소(P)의 등가 회로도의 일 예를 도시하고 있다. 도 2를 참조하면, 화소(P)는 스캔선(SL) 및 데이터선(DL)에 연결된 화소회로(PC) 및 화소회로(PC)에 연결된 표시소자(200)를 포함할 수 있다. 표시소자(200)는 일 예로 유기발광소자(OLED)일 수 있다.
화소회로(PC)는 구동 박막 트랜지스터(Td), 스위칭 박막 트랜지스터(Ts), 및 스토리지 커패시터(Cst)를 포함할 수 있다. 스위칭 박막 트랜지스터(Ts)는 스캔선(SL) 및 데이터선(DL)에 연결되며, 스캔선(SL)을 통해 입력되는 스캔 신호에 따라 데이터선(DL)을 통해 입력된 데이터 신호를 구동 박막 트랜지스터(Td)로 전달할 수 있다. 스토리지 커패시터(Cst)는 스위칭 박막 트랜지스터(Ts) 및 구동전압공급라인(PL)에 연결되며, 스위칭 박막 트랜지스터(Ts)로부터 전달받은 전압과 구동전압공급라인(PL)에 공급되는 구동전압(ELVDD)의 차이에 해당하는 전압을 저장할 수 있다.
구동 박막 트랜지스터(Td)는 구동전압공급라인(PL)과 스토리지 커패시터(Cst)에 연결되며, 스토리지 커패시터(Cst)에 저장된 전압 값에 대응하여 구동전압공급라인(PL)으로부터 유기발광소자(OLED)를 흐르는 구동 전류를 제어할 수 있다. 유기발광소자(OLED)는 구동 전류에 의해 소정의 휘도를 갖는 빛을 방출할 수 있다. 유기발광소자(OLED)는 예컨대, 적색, 녹색, 청색 또는 백색의 빛을 방출할 수 있다.
한편, 도 2에서는 화소(P)가 2개의 박막 트랜지스터 및 1개의 스토리지 커패시터를 포함하는 경우를 설명하였으나, 본 발명은 이에 한정되지 않는다. 다른 실시예로, 화소(P)의 화소회로(PC)는 3개 이상의 박막 트랜지스터를 포함하거나, 2개 이상의 스토리지 커패시터를 포함하는 것과 같이 다양하게 변경될 수 있다.
주변영역(PA)은 각종 전자소자나 인쇄회로기판 등이 전기적으로 부착되는 영역인 패드영역(PADA)을 포함하고, 표시소자(200)를 구동시키기 위한 전원을 공급하는 제1 전압선(70)과 제2 전압선(80)이 위치할 수 있다. 제1 전압선(70)은 공통전압(ELVSS)선일 수 있으며, 제2 전압선(80)은 구동전압(ELVDD)선 일 수 있다. 제1 전압선(70)은 직접 또는 다른 배선을 경유하여 공통전극(230)과 연결될 수 있으며, 제2 전압선(80)은 구동전압공급라인(PL)과 연결될 수 있다.
제2 전압선(80)은 디스플레이영역(DA)의 일측과 패드영역(PADA) 사이에 배치될 수 있으며, 제1 전압선(70)은 디스플레이영역(DA) 전체를 에워쌀 수 있다. 제1 전압선(70)과 제2 전압선(80)은 디스플레이영역(DA)의 일측과 패드영역(PADA) 사이에서 적어도 일부가 중첩되어 배치될 수 있으며, 제1 전압선(70)과 제2 전압선(80) 간의 단락을 방지하기 위해 제1 전압선(70)과 제2 전압선(80)은 서로 다른 층에 배치될 수 있다. 즉, 제1 전압선(70)과 제2 전압선(80)은 기판(100)으로부터의 거리가 서로 상이하다. 이와 같은 제1 전압선(70)과 제2 전압선(80)은 디스플레이영역(DA) 내의 다양한 도전층을 형성할 시 동일 물질로 동시에 형성할 수 있다. 예를 들어, 제2 전압선(80)은 박막트랜지스터(TFT)의 소스전극 및 드레인전극과 동일한 구조를 가질 수 있으며, 제1 전압선(70)은 박막트랜지스터(TFT)를 덮는 제1 절연층(111) 상에 배치되는 배선들과 동일한 구조를 가질 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 제1 전압선(70)과 제2 전압선(80)이 서로 다른 높이에 배치된다면 제1 전압선(70)과 제2 전압선(80)은 디스플레이영역(DA) 내의 다양한 도전층과 동일한 구조를 가질 수 있다.
한편, 도 1은 디스플레이 장치(10)의 제조 과정 중의 기판(100) 등의 모습을 나타낸 평면도로 이해될 수 있다. 최종적인 디스플레이 장치(10)나 디스플레이 장치(10)를 포함하는 스마트폰 등의 전자장치에 있어서는, 사용자에 의해 인식되는 주변영역(PA)의 면적을 최소화하기 위해, 기판(100) 등의 일부가 벤딩될 수 있다. 예를 들어, 기판(100)이 패드영역(PADA)과 디스플레이영역(DA) 사이에서 벤딩되어, 패드영역(PADA)의 적어도 일부가 디스플레이영역(DA)과 중첩하여 위치하도록 할 수 있다. 물론, 패드영역(PADA)이 디스플레이영역(DA)을 가리는 것이 아니라 패드영역(PADA)이 디스플레이영역(DA)의 뒤쪽에 위치하도록, 벤딩방향이 설정된다. 이에 따라 사용자는 디스플레이영역(DA)이 디스플레이 장치(10)의 대부분을 차지하는 것으로 인식하게 된다.
이하에서는 도 3을 참조하여 화소(P)의 구조를 보다 자세히 설명한다. 화소(P)의 화소회로(PC)와 표시소자(200)는 기판(100) 상에 위치한다.
기판(100)은 글라스재, 금속재, 또는 PET(Polyethylene terephthalate), PEN(Polyethylene naphthalate), 폴리이미드(Polyimide) 등과 같은 플라스틱재 등, 다양한 재료로 형성된 것일 수 있다.
기판(100) 상에는 버퍼층(101)이 형성될 수 있다. 버퍼층(101)은 기판(100)을 통하여 침투하는 이물 또는 습기를 차단할 수 있다. 예를 들어, 버퍼층(101)은 산화규소(SiOx), 질화규소(SiNx) 또는/및 산질화규소(SiON)와 같은 무기물을 포함할 수 있으며, 단층 또는 다층으로 형성될 수 있다. 버퍼층(101)은 디스플레이영역(DA) 및 주변영역(PA)에 대응하도록 형성될 수 있다.
기판(100) 상의 디스플레이영역(DA)에는 박막트랜지스터(130), 스토리지 커패시터(140), 및 이들과 전기적으로 연결된 표시소자(200)가 위치할 수 있다. 일 예로, 표시소자(200)는 유기발광소자(OLED)일 수 있다. 또한, 도 3의 박막트랜지스터(130)는 화소회로(PC)에 구비된 구동 박막 트랜지스터(도 2의 Td)에 해당할 수 있으며, 스토리지 커패시터(140)는 도 2를 참조하여 설명한 스토리지 커패시터(도 2의 Cst)에 해당한다.
박막트랜지스터(130)는 반도체층(134) 및 게이트전극(136)을 포함한다. 반도체층(134)은 예컨대 폴리실리콘을 포함할 수 있다. 반도체층(134)은 게이트전극(136)과 중첩하는 채널영역(131) 및 채널영역(131)의 양측에 배치되되 채널영역(131)보다 고농도의 불순물이 도핑된 소스영역(132
) 및 드레인영역(133)을 포함할 수 있다. 여기서, 불순물은 N형 불순물 또는 P형 불순물을 포함할 수 있다. 소스영역(132)과 드레인영역(133)에는 박막트랜지스터(130)의 소스전극과 드레인전극이 각각 연결될 수 있다. 소스전극과 드레인전극은 데이터선(DL)과 동일한 층에 형성될 수 있다. 다른 실시예로, 반도체층(134)은 아모퍼스 실리콘을 포함하거나, 유기 반도체물질을 포함할 수 있다. 또 다른 실시예로, 반도체층(134)는 산화물 반도체를 포함할 수 있다.
한편, 화소회로(PC)는 앞서 도 2를 참조하여 설명한 바와 같이 스위칭 박막 트랜지스터(도 2의 Ts)를 더 포함할 수 있다. 또한, 박막 트랜지스터(130)의 반도체층(134)과 스위칭 박막 트랜지스터(도 2의 Ts)의 반도체층은 서로 다른 물질을 포함할 수 있다. 예컨대, 박막 트랜지스터(130)의 반도체층(134)과 스위칭 박막 트랜지스터(도 2의 Ts)의 반도체층 중 어느 하나는 산화물 반도체를 포함하고, 나머지 하나는 폴리실리콘을 포함할 수 있다.
반도체층(134)과 게이트전극(136) 사이에는 게이트절연층(103)이 배치될 수 있다. 게이트절연층(103)은 산질화규소(SiON), 산화규소(SiOx) 및/또는 질화규소(SiNx)와 같은 무기 절연층일 수 있으며, 무기 절연층층은 단층 또는 다층일 수 있다. 또한, 게이트절연층(103) 상에는 스토리지 커패시터(140)의 하부전극(144)이 위치한다. 이와 같이, 게이트전극(136)과 커패시터 하부전극(144) 등을 비롯하여 게이트절연층(103) 상에 위치하는 다양한 도전층들을 통칭하여 제1 게이트 배선이라 할 수 있다.
스토리지 커패시터(140)는 서로 중첩하는 하부전극(144) 및 상부전극(146)을 포함한다. 하부전극(144)과 상부전극(146) 사이에는 제1 층간절연층(105)이 배치될 수 있다.
제1 층간절연층(105)은 소정의 유전율을 갖는 층으로서, 산질화규소(SiON), 산화규소(SiOx) 및/또는 질화규소(SiNx)와 같은 무기 절연층일 수 있으며, 단층 또는 다층일 수 있다. 제1 층간절연층(105) 상에는 커패시터 상부전극(146) 외에 연결 배선 등 다양한 도전층들이 위치할 수 있는데, 제1 층간절연층(105) 상에 배치된 다양한 도전층들을 통칭하여 제2 게이트 배선이라 할 수 있다.
한편, 도 3에서는 스토리지 커패시터(140)가 박막트랜지스터(130)와 중첩하며, 제1 하부전극(144)이 박막트랜지스터(130)의 게이트전극(136)인 경우를 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 다른 실시예로, 스토리지 커패시터(140)는 박막트랜지스터(130)와 중첩하지 않을 수 있으며, 제1 하부전극(144)은 박막트랜지스터(130)의 게이트전극(136)과 별개의 독립된 구성요소일 수 있다.
스토리지 커패시터(140)는 제2 층간절연층(107)으로 커버될 수 있다. 제2 층간절연층(107)은 산질화규소(SiON), 산화규소(SiOx) 및/또는 질화규소(SiNx)와 같은 무기 절연층일 수 있으며, 단층 또는 다층일 수 있다.
제2 층간절연층(107) 상에는 데이터선(DL), 박막트랜지스터(130)의 소스전극과 드레인전극 등이 배치될 수 있는데, 이와 같이 제2 층간절연층(107) 상에 위치하는 다양한 도전층들을 통칭하여 제1 금속 배선이라 할 수 있다.
구동전압공급라인(PL)은 제1 금속 배선을 덮는 제1 절연층(111) 상에 배치될 수 있다.
제1 절연층(111)은 유기절연물을 포함할 수 있다. 유기절연물은 이미드계 고분자, Polymethylmethacrylate(PMMA)나, Polystylene(PS) 등과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다. 일 실시예로, 제1 절연층(111)은 폴리이미드를 포함할 수 있다.
구동전압공급라인(PL)은 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며, 다층 또는 단층으로 형성될 수 있다. 일 실시예로, 구동전압공급라인(PL)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다. 제1 절연층(111) 상에는 구동전압공급라인(PL) 외에 연결배선 등과 같이 다양한 배선이 위치할 수 있는데, 이와 같이 제1 절연층(111) 상에 배치된 다양한 도전층들을 통칭하여 제2 금속 배선이라 할 수 있다.
한편, 도 3은 제1 절연층(111)의 아래에 배치된 하부 구동전압선(PL1)이 더 포함된 것을 도시하고 있다. 하부 구동전압선(PL1)은 제1 절연층(111)을 관통하는 컨택홀을 통해 구동전압공급라인(PL)과 전기적으로 연결되어, 구동전압(ELVDD)의 전압 강하를 방지할 수 있다. 하부 구동전압선(PL1)은 데이터선(DL)과 동일한 물질을 포함할 수 있다. 즉, 하부 구동전압선(PL1)은 제1 금속 배선에 포함될 수 있다. 예컨대, 하부 구동전압선(PL1) 및 데이터선(DL)은 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며, 다층 또는 단층으로 형성될 수 있다. 일 실시예로, 하부 구동전압선(PL1) 및 데이터선(DL)은, Ti/Al/Ti 또는 TiN/Al/Ti과 같은 다층 구조로 이루어질 수 있다.
구동전압공급라인(PL)은 제2 절연층(113)으로 커버되며, 제2 절연층(113)은 이미드계 고분자, Polymethylmethacrylate(PMMA)나, Polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다. 일 실시예로, 제2 절연층(113)은 폴리이미드를 포함할 수 있다.
제2 절연층(113) 상에는 화소전극(210)이 배치된다. 화소전극(210) 상에는 화소정의막(120)이 배치되며, 화소정의막(120)은 화소에 대응하는 개구, 즉 적어도 화소전극(210)의 중앙부가 노출되도록 하는 개구를 가짐으로써 발광영역을 정의할 수 있다. 또한, 화소정의막(120)은 화소전극(210)의 가장자리와 공통전극(230) 사이의 거리를 증가시킴으로써, 이들 사이에서 아크 등이 발생하는 것을 방지할 수 있다. 화소정의막(120)은 예컨대 폴리이미드 또는 HMDSO(hexamethyldisiloxane) 등과 같은 유기물로 형성될 수 있다.
중간층(220)은 저분자 또는 고분자 물질을 포함할 수 있다. 저분자 물질을 포함할 경우, 중간층(220)은 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층된 구조를 가질 수 있으며, 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양한 유기물질을 포함할 수 있다. 이러한 층들은 진공증착의 방법으로 형성될 수 있다.
중간층(220)이 고분자 물질을 포함할 경우에는, 중간층(220)은 홀 수송층(HTL) 및 발광층(EML)을 포함하는 구조를 가질 수 있다. 이 때, 홀 수송층은 PEDOT을 포함하고, 발광층은 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 물질을 포함할 수 있다. 중간층(220)의 구조는 전술한 바에 한정되는 것은 아니고, 다양한 구조를 가질 수 있다. 예컨대, 중간층(220)을 이루는 층들 중 적어도 어느 하나는 복수개의 화소전극(210)들에 걸쳐서 일체(一體)로 형성될 수 있다. 또는, 중간층(220)은 복수개의 화소전극(210)들 각각에 대응하도록 패터닝된 층을 포함할 수 있다.
공통전극(230)은 디스플레이영역(DA) 상부에 배치되며, 디스플레이영역(DA)을 덮도록 배치될 수 있다. 즉, 공통전극(230)은 복수개의 화소(P)들에 대해 일체(一體)로 형성될 수 있다.
기판(100) 상의 주변영역(PA)은 디스플레이영역(DA)을 둘러쌀 수 있다. 주변영역(PA)은 화소(P)들이 배치되지 않은 영역으로, 이미지를 제공하지 않는 비디스플레이영역에 해당한다. 주변영역(PA)은 각종 전자소자나 인쇄회로기판 등이 전기적으로 부착되는 영역인 패드영역 등을 포함하며, 구동회로부(20) 및 제1 전압선(70) 등이 위치할 수 있다.
구동회로부(20)는 각종 제어 신호를 디스플레이영역(DA)으로 전달할 수 있다. 구동회로부(20)는 발광 구동회로, 스캔 구동회로 등을 포함할 수 있다. 구동회로부(20)는 박막트랜지스터(TFT)들을 포함하며, 박막트랜지스터(TFT)들과 연결된 배선(미도시)을 포함할 수 있다. 구동회로부(20)에 포함되는 박막트랜지스터(TFT)는 화소회로(PC)의 박막트랜지스터(130)와 동일한 공정에서 형성될 수 있다. 따라서, 구동회로부(20)에는 박막트랜지스터(TFT)를 이루는 요소(예컨대, 반도체층, 게이트전극, 소스 및 드레인 전극 등)들 사이에 개재되는 절연층들(IL)을 포함한다. 예컨대, 게이트절연층(103), 제1 층간절연층(105)과 제2 층간절연층(107)은 주변영역(PA)으로 연장되어 절연층들(IL)을 이룰 수 있다.
제1 전압선(70)은 디스플레이영역(DA) 내의 제1 절연층(111) 상에 배치된 제2 금속 배선과 동일한 물질을 포함하고, 주변영역(PA)에서 제2 층간절연층(107) 상에 위치할 수 있다. 예컨데, 제1 전압선(70)은 구동전압공급라인(PL)과 동일한 물질을 포함할 수 있다.
제1 전압선(70)의 내측 단부는 도전막(212)에 의해 커버될 수 있다. 도전막(212)은 화소전극(210)과 동일한 구성을 가지고, 공통전극(230)과 연결될 수 있다. 다른 실시예로, 제1 전압선(70)의 내측 단부는 디스플레이영역(DA) 측으로 연장되어 공통전극(230)과 직접 접촉될 수 있다.
한편, 상술한 바와 같이 공통전극(230)은 복수의 발광소자(230)들에 대해 일체적으로 형성되므로, 공통전극(230) 자체의 저항성분에 의해 공통전극의 가장자리와 공통전극의 중앙부 사이에 전위차이가 발생할 수 있다. 이에 따라 종래와 같이 공통전극의 일부 가장자리를 통해 공통전압(ELVSS)이 공급되는 경우는, 공통전극의 중앙부에 배치된 발광소자(230)와 제1 전압선(70)과 연결된 공통전극의 가장자리에 배치된 발광소자(230)에 공급되는 공통전압(ELVSS)의 크기에 차이가 발생하여, 발광소자(230) 간 휘도 불균형이 나타날 수 있다. 이와 같은 현상은 디스플레이영역(DA)의 면적이 커질수록 증가할 수 있다.
그러나, 본원발명에 의하면, 제1 전압선(70)이 디스플레이영역(DA) 전체를 에워싸고, 공통전극(230)의 모든 가장자리가 제1 전압선(70)과 연결되어 있으므로, 공통전극(230)의 모든 가장자리를 통해 공통전압(ELVSS)이 공통전극(230)으로 공급될 수 있다. 따라서, 공통전극(230)의 전위는 공통전극(230) 전체에 걸쳐 더욱 균일할 수 있고, 이에 따라 발광소자(230) 간 휘도 불균일이 방지되거나 감소되어 디스플레이 장치(10)는 고품질의 영상을 표시할 수 있다.
한편, 제1 전압선(70)과 인접하게 배치된 구동회로부(20)는 구동전압공급라인(PL)과 동일한 층에 위치한 구성요소를 포함하지 않을 수 있다. 예를 들어, 구동회로부(20)에 포함된 발광 구동회로, 스캔 구동회로 등은 제1 절연층(111) 상에 위치한 제2 금속 배선에 포함되는 배선을 포함하지 않을 수 있다. 따라서, 제1 전압선(70)이 제1 절연층(111) 상에 위치한 구동전압공급라인(PL)과 동일한 재질을 포함하고, 구동전압공급라인(PL)과 동시에 형성됨에 따라, 제1 전압선(70)과 화소회로(PC) 사이에 배치된 구동회로부(20)에 포함된 다른 배선과의 단락의 위험을 효과적으로 방지할 수 있다.
공통전극(230) 상에는 외부의 수분이나 산소 등으로부터 표시소자(200)를 보호하는 봉지층(500)이 위치할 수 있다. 봉지층(500)은 표시소자(200)가 위치하는 디스플레이영역(DA)은 물론 디스플레이영역(DA) 외측의 주변영역(PA)에까지 연장된 형상을 갖는다. 이러한 봉지층(500)은 다층구조를 가질 수 있다. 예를 들어, 도 3에 도시된 것과 같이 봉지층(500)은 제1 무기봉지층(510), 유기봉지층(520) 및 제2 무기봉지층(530)을 포함할 수 있다.
제1 무기봉지층(510)은 공통전극(230)을 덮으며, 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등을 포함할 수 있다. 이러한 제1 무기봉지층(510)은 그 하부의 구조물을 따라 형성되기에, 도 3에 도시된 것과 같이 그 상면이 평탄하지 않을 수 있다.
유기봉지층(520)은 제1 무기봉지층(510)을 덮으며 충분한 두께를 가져, 유기봉지층(520)의 상면은 디스플레이영역(DA) 전반에 걸쳐서 실질적으로 평탄할 수 있다. 이러한 유기봉지층(520)은 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리카보네이트, 폴리이미드, 폴리에틸렌설포네이트, 폴리옥시메틸렌, 폴리아릴레이트, 헥사메틸디실록산, 아크릴계 수지(예를 들면, 폴리메틸메타크릴레이트, 폴리아크릴산 등) 또는 이의 임의의 조합을 포함할 수 있다.
제2 무기봉지층(530)은 유기봉지층(520)을 덮으며, 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등을 포함할 수 있다. 제2 무기봉지층(530)은 유기봉지층(520) 외측으로 연장되어 제1 무기봉지층(510)과 컨택함으로써, 유기봉지층(520)이 외부로 노출되지 않도록 할 수 있다.
이와 같이 봉지층(500)은 제1 무기봉지층(510), 유기봉지층(520) 및 제2 무기봉지층(530)을 포함하는바, 이와 같은 다층 구조를 통해 봉지층(500) 내에 크랙이 발생한다고 하더라도, 제1 무기봉지층(510)과 유기봉지층(520) 사이에서 또는 유기봉지층(520)과 제2 무기봉지층(530) 사이에서 그러한 크랙이 연결되지 않도록 할 수 있다. 이를 통해 외부로부터의 수분이나 산소 등이 디스플레이영역(DA)으로 침투하게 되는 경로가 형성되는 것을 방지하거나 최소화할 수 있다.
한편, 봉지층(500)을 형성할 시, 구체적으로 유기봉지층(520)을 형성할 시 유기봉지층(520) 형성용 물질이 사전 설정된 영역 내에 위치하도록 한정하는 것이 필요하다. 이를 위해 도 3에 도시된 것과 같이 제1 격벽(610)이 주변영역(PA)에 위치하도록 할 수 있다. 구체적으로, 도 3에 도시된 바와 같이, 제1 절연층(111)은 기판(100)의 디스플레이영역(DA)은 물론 주변영역(PA)에도 존재할 수 있는데, 제1 격벽(610)은 이러한 제1 절연층(111)으로부터 이격 되도록 주변영역(PA)에 위치한다.
제1 격벽(610)은 다층구조를 가질 수 있다. 일 예로, 제1 격벽(610)은 기판(100)에 가까운 부분에서부터 멀어지는 방향으로 제1층(611), 제2층(613) 및 제3층(615)을 포함할 수 있다. 제1층(611)은 제1 절연층(111)을 형성할 시 동일 물질로 동시에 형성될 수 있고, 제2층(613)은 제2 절연층(113)을 형성할 시 동일 물질로 동시에 형성할 수 있다. 제3층(615)은 제2층(613)과 동일 물질로 제2층(613) 상에 추가로 형성하거나, 화소정의막(120)의 형성시 동일 물질로 동시에 형성할 수 있다.
물론 도 3에 도시된 것과 같이 제1격벽(610) 외에, 제1격벽(610)과 제1 절연층(111)의 끝단 사이에 제2격벽(620)도 존재할 수 있다. 이러한 제2격벽(620)은 제1 전압선(70) 상에 위치할 수 있다. 제2격벽(620) 역시 제1 절연층(111)으로부터 이격 되어 주변영역(도 1의 PA)에 위치한다. 제2 격벽(620)도 제1 격벽(610)처럼 다층구조를 가질 수 있는데, 제1 격벽(610)보다는 기판(100)으로부터의 높이가 낮도록 제1 격벽(610)보다 더 적은 개수의 층들을 포함할 수 있다. 도 3에서는 제2격벽(620)이 제1격벽(610)의 제2층(613)과 동일 물질로 동시에 형성될 수 있는 하층(623)과, 하층(623) 상에 위치하며 제1격벽(610)의 제3층(615)과 동일 물질로 동시에 형성될 수 있는 상층(625)을 포함하는 예를 도시하고 있다.
따라서, 유기봉지층(520)은 우선 제2격벽(620)에 의해 그 위치가 한정되어, 형성 과정에서 제2격벽(620) 외측으로 유기봉지층(520) 형성용 물질이 넘치는 것이 방지되도록 할 수 있다. 만일 유기봉지층(520) 형성용 물질이 부분적으로 제2격벽(620) 외측으로 넘친다 하더라도, 제1격벽(610)에 의해 위치가 한정되어 더 이상 기판(100)의 가장자리 방향으로 유기봉지층(520) 형성용 물질이 이동하지 않도록 할 수 있다. 이에 반해, 제1무기봉지층(510)과 제2무기봉지층(530) 은 도 3에 도시된 것처럼 제2격벽(620)과 제1격벽(610)을 덮어 제1격벽(610) 외측까지 형성된다.
한편, 제1격벽(610)의 외부에는 크랙방지부(630)가 위치할 수 있다. 이 크랙방지부(630)는 기판(100)의 가장자리의 적어도 일부를 따라 연장될 수 있다. 예컨대 크랙방지부(630)는 디스플레이영역(DA)을 한 바퀴 일주(一周)하는 형상을 가질 수 있다. 물론 일부 구간에서는 크랙방지부(630)가 불연속인 형상을 가질 수도 있다. 크랙방지부(630)는 디스플레이 장치(10)의 제조 과정 중에 모기판의 절단시, 또는 디스플레이 장치(10)의 사용시 충격 등에 의해 무기물의 절연층들(IL)에 발생할 수 있는 크랙이 디스플레이영역(DA)으로 전달되는 것을 방지할 수 있다. 여기서 절연층들(IL)은 기판(100) 상에 적층된 버퍼층(101), 게이트절연층(103), 및 제1 층간절연층(105)을 포함하는 것으로 이해될 수 있다. 경우에 따라서는 절연층들(IL)은 제2 층간절연층(107)을 포함할 수 있다.
이와 같은 크랙방지부(630)는 절연층들(IL)의 일부가 제거된 홈 형상을 가질 수 있다. 또한, 크랙방지댐(630)은 도 3에 도시된 것과 같이 커버층(650)으로 덮일 수 있다. 커버층(650)은 예컨대 디스플레이영역(DA)에 제1 절연층(111) 또는 제2 절연층(113)을 형성할 시 동일 물질로 동시에 형성될 수 있다. 한편, 봉지층(500)의 제1무기봉지층(510)과 제2무기봉지층(530)은 크랙방지부(630)까지 연장되지 않는다. 즉, 크랙방지부(630)는 제1무기봉지층(510)과 제2무기봉지층(530)에 의해 덮히지 않으며, 제1무기봉지층(510)과 제2무기봉지층(530)의 단부는 크랙방지부(630)와 이격될 수 있다.
도 4는 도 1의 A부분을 확대하여 개략적으로 도시한 평면도이고, 도 5는 도 4의 II-II' 단면의 일 예를 개략적으로 도시한 단면도이다. 이하에서는 도 1, 도 4 및 도 5를 함께 참조하여 설명하기로 한다.
도 1, 도 4 및 도 5를 참조하면, 제2 전압선(80)은 디스플레이영역(DA)의 일측과 패드영역(PADA) 사이에 배치될 수 있으며, 제1 전압선(70)은 디스플레이영역(DA) 전체를 에워쌀 수 있다. 제1 전압선(70)과 제2 전압선(80)은 각각 패드영역(PADA)을 향해 연장된 연결부(72, 82)를 포함할 수 있다.
디스플레이영역(DA)의 일측과 패드영역(PADA) 사이에서 공통전극(230)은 제1 전압선(70)과 연결될 수 있다. 예를 들어, 공통전극(230)은 제2 절연층(113) 상에 배치된 제2 도전막(213)을 통해 제1 전압선(70)과 연결될 수 있다. 제2 도전막(213)은 화소전극(도 3의 210)과 동일한 재질을 포함할 수 있다. 다만, 이에 한정되는 것은 아니며, 공통전극(230)은 제2 절연층(113) 및 화소정의막(120)에 형성된 컨택홀을 통해 직접 제1 전압선(70)과 연결될 수도 있다.
이처럼, 디스플레이영역(DA)의 일측과 패드영역(PADA) 사이에서 공통전극(230)과 제1 전압선(70)이 연결됨에 따라, 공통전극(230)의 모든 가장자리는 제1 전압선(70)과 연결될 수 있다. 따라서, 공통전극(230)의 모든 가장자리를 통해 공통전압(ELVSS)이 공통전극(230)으로 공급될 수 있으므로, 공통전극(230)의 전위는 공통전극(230) 전체에 걸쳐 더욱 균일할 수 있고, 이에 따라 발광소자(230) 간 휘도 불균일이 방지되거나 감소되어 디스플레이 장치(10)는 고품질의 영상을 표시할 수 있다.
한편, 제1 전압선(70)과 제2 전압선(80)은 서로 다른 층에 배치될 수 있다. 즉, 제1 전압선(70)과 제2 전압선(80)은 기판(100)으로부터의 거리가 서로 상이할 수 있다. 일 예로, 도 5에 도시된 바와 같이, 제1 전압선(70)은 디스플레이영역(DA) 내의 제1 절연층(111) 상에 배치된 제2 금속 배선과 동일한 물질을 포함할 수 있고, 제2 전압선(80)은 디스플레이영역(DA) 내의 제2 층간절연층(107) 상에 배치된 제1 금속 배선과 동일한 물질을 포함할 수 있다.
이와 같이 제1 전압선(70)과 제2 전압선(80)은 서로 다른 층에 배치됨에 따라, 제1 전압선(70)과 제2 전압선(80)은 서로 수직방향으로 적어도 일부가 중첩될 수 있다. 따라서, 제1 전압선(70)과 제2 전압선(80)이 동일한 층에 배치되는 경우에 비하여, 제1 전압선(70)과 제2 전압선(80)을 배치하기 위한 영역이 감소할 수 있고, 이에 의해 디스플레이영역(DA)이 확장될 수 있다. 한편, 도 4 및 도 5에서는 제1 전압선(70)의 폭이 제2 전압선(80)의 폭보다 크고, 제2 전압선(80)보다 제1 전압선(70)이 디스플레이영역(DA)에 더 인접한 것을 도시하고 있으나, 본 발명은 이에 한하지 않는다. 즉, 제1 전압선(70)보다 제2 전압선(80)이 디스플레이영역(DA)에 더 인접할 수도 있고, 제2 전압선(80)의 폭이 제1 전압선(70)의 폭 이상일 수도 있다.
도 6은 도 4의 II-II' 단면의 다른 예를 개략적으로 도시한 단면도이고, 도 7은 도 3의 부분을 개략적으로 도시한 단면도이다. 도 7은 도 1의 I-I'의 단면에서 주변영역(PA)을 위주로 도시하고 있다. 이하에서는 도 1, 도 6 및 도 7을 함께 참조하여 설명하되, 앞서 설명한 바와 동일한 부분에 대하여서는 자세한 설명을 생략하기로 한다.
도 1, 도 6 및 도 7을 참조하면, 제1 전압선(70)과 제2 전압선(80)은 서로 다른 층에 배치될 수 있다. 일 예로, 도 6에 도시된 바와 같이, 제1 전압선(70)은 디스플레이영역(DA) 내의 제1 절연층(111) 상에 배치된 제2 금속 배선과 동일한 물질을 포함할 수 있고, 제2 전압선(80)은 디스플레이영역(DA) 내의 제2 층간절연층(107) 상에 배치된 제1 금속 배선과 동일한 물질을 포함할 수 있다.
또한, 제1 전압선(70)은 제2 절연층(113) 상에 배치된 제2 도전막(213)을 통해 공통전극(230)과 연결될 수 있다. 다른 예로, 공통전극(230)은 제2 절연층(113) 및 화소정의막(120)에 형성된 컨택홀을 통해 직접 제1 전압선(70)과 연결될 수도 있다.
제1 전압선(70)은 제1 전압선(70)의 하부에 배치된 보조배선(75)과 연결될 수 있다. 보조배선(75)은 제1 전압선(70)과 다른 층에 배치되어, 제1 전압선(70)의 저항을 감소시킬 수 있다. 이와 같은 보조배선(75)은 제1 전압선(70)의 일부 영역에만 배치되거나, 또는 제1 전압선(70)의 전체에 걸쳐 배치될 수 있다.
일 예로, 보조배선(75)은 디스플레이영역(DA)의 일측과 패드영역(PADA) 사이에 배치될 수 있다. 또한, 보조배선(75)은 제2 전압선(80)과 동일한 층에 위치하고, 제2 전압선(80)과 동일한 구조를 가질 수 있다. 이때, 보조배선(75)과 제2 전압선(80)은 단락을 방지하기 위해 서로 이격될 수 있다.
보조배선(75)이 제1 전압선(70)의 전체를 따라 배치된 경우, 제1 전압선(70)은 도 7에 도시된 바와 같이, 패드영역(PADA)과 인접한 디스플레이영역(DA)의 일측을 제외한 디스플레이영역(DA)의 나머지 가장자리에서, 제1 전압선(70)은 하부의 보조배선(75)과 전기적으로 연결될 수 있다. 여기서 전기적으로 연결된다는 것은 보조배선(75)이 제1 전압선(70)과 직접 접하거나, 보조배선(75)과 제1 전압선(70) 사이에 절연층이 배치된 경우, 컨택홀을 통해 연결된 경우를 모두 포함한다. 이에 의해, 제1 전압선(70) 자체의 저항이 감소할 수 있으며, 공통전극(230)에 인가되는 공통전압(ELVSS, 도 2참조)의 전압 강하를 방지할 수 있다. 또한, 제1 전압선(70)의 폭을 감소시킬 수 있으므로, 디스플레이 장치(도 1의 10)의 데드 영역이 축소될 수 있다.
한편, 도 6 및 도 7에서는 보조배선(75)이 박막트랜지스터(TFT)의 소스전극(S) 및 드레인전극(D)과 동일한 재질을 포함하고, 이들과 동일한 층에 위치하는 예를 도시하고 있으나, 이에 한정되는 것은 아니다. 즉, 보조배선(75)은 박막트랜지스터(TFT)의 게이트전극(G)과 동일한 재질 즉, 디스플레이영역(DA) 내의 제1 게이트 배선과 동일한 구조를 가질 수 있다. 또한, 보조배선(75)은 디스플레이영역(DA) 내의 제2 게이트 배선과 동일한 구조를 가질 수 있음은 물론이다.
도 8 및 도 9는 도 4의 II-II' 단면의 또 다른 예를 각각 도시한 단면도들이다. 이하에서는 도 8과 도 9의 설명시 도 1을 함께 참조하도록 한다.
도 8과 도 9에 각각 도시된 바와 같이, 제1 전압선(70)과 제2 전압선(80)은 서로 다른 층에 배치되고, 공통전극(230)은 제2 절연층(113) 상에 배치된 제2 도전막(213)을 통해 제1 전압선(70)과 연결되거나, 제2 절연층(113) 및 화소정의막(120)에 형성된 컨택홀을 통해 직접 제1 전압선(70)과 연결될 수도 있음은 앞서 설명한 바와 동일하다. 또한, 제1 전압선(70)은 보조배선(75)과 연결되어 저항이 감소될 수 있다.
도 8 및 도 9와 도 6의 차이점은 보조배선(75)과 제2 전압선(80)이 서로 다른 층에 배치된다는 점이다. 도 8은 제2 전압선(80)이 제2 층간절연층(107) 상에 배치된 제1 금속 배선과 동일한 물질을 포함하고, 보조배선(75)이 절연층들(IL)상의 제2 게이트 배선과 동일한 물질을 포함하는 예를 도시하고 있다. 또한, 도 9는 도 8과 반대로, 제2 전압선(80)이 제2 게이트 배선과 동일한 물질을 포함하고, 보조배선(75)이 제1 금속 배선과 동일한 물질을 포함하는 예를 도시하고 있다. 이와 같이, 보조배선(75)과 제2 전압선(80)이 서로 다른 층에 배치되면, 보조배선(75)과 제2 전압선(80) 간의 단락의 위험을 방지할 수 있다.
한편, 도 8 및 도 9에서는 보조배선(75)과 제2 전압선(80)이 각각 제2 게이트 배선과 동일한 구조를 가지는 것을 도시하고 있지만, 본 발명은 이에 한정되지 않는다. 즉, 보조배선(75) 또는 제2 전압선(80)은 제1 게이트 배선과 동일한 구조를 가질 수 있고, 또는 제2 금속 배선 상의 추가의 배선과 동일한 구조를 가질 수도 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (20)

  1. 디스플레이영역 및 상기 디스플레이영역 주변의 주변영역을 구비한 기판;
    상기 디스플레이영역에서 상기 기판 상에 위치하는 박막트랜지스터 및 상기 박막트랜지스터와 전기적으로 연결된 표시소자; 및
    상기 주변영역에서 상기 기판 상에 위치하고, 상기 표시소자를 구동시키기 위한 전원을 공급하는 제1 전압선과 제2 전압선;을 포함하고,
    상기 제1 전압선은 공통전압선으로, 상기 디스플레이영역 전체를 에워싸고,
    상기 제2 전압선은 구동전압선으로, 상기 디스플레이영역의 일측에 대응하도록 배치되며,
    상기 제1 전압선과 상기 제2 전압선은 서로 다른 층에 배치되며,
    상기 제1 전압선은 상기 주변영역에 배치된 적어도 하나의 격벽과 중첩하는, 디스플레이 장치.
  2. 제1항에 있어서,
    상기 표시소자는 상기 박막 트랜지스터와 전기적으로 연결된 화소전극, 상기 화소전극 상의 공통전극 및 상기 화소전극과 상기 공통전극 사이의 유기물질을 포함하는 중간층을 포함하고,
    상기 공통전극의 모든 가장자리는 상기 제1 전압선과 전기적으로 연결된 디스플레이 장치.
  3. 제2항에 있어서,
    상기 공통전극과 상기 제1 전압선은 도전막을 통해 연결되고,
    상기 도전막은 상기 화소전극과 동일한 구성을 가지는 디스플레이 장치.
  4. 제1항에 있어서,
    상기 기판은 상기 주변영역에 위치하는 패드영역을 더 포함하고,
    상기 제2 전압선은 상기 디스플레이영역의 일측과 상기 패드 영역 사이에 위치하며,
    상기 제1 전압선과 상기 제2 전압선은 수직 방향으로 적어도 일부가 중첩하는 디스플레이 장치.
  5. 제1항에 있어서,
    상기 박막트랜지스터와 상기 표시소자 사이에서, 상기 박막트랜지스터를 덮는 제1 절연층을 더 포함하고,
    상기 제1 전압선은 상기 제1 절연층 상에 배치된 금속배선과 동일한 구조를 가지고, 상기 제2 전압선은 상기 박막트랜지스터의 소스 전극 및 드레인 전극과 동일한 구조를 가지는 디스플레이 장치.
  6. 제5항에 있어서,
    상기 주변영역에서 상기 기판 상에 위치하고, 전기신호를 상기 디스플레이영역으로 전달하는 구동회로부를 더 포함하고,
    상기 구동회로부는 상기 제1 절연층에 의해 덮힌 디스플레이 장치.
  7. 디스플레이영역 및 상기 디스플레이영역 주변의 주변영역을 구비한 기판;
    상기 디스플레이영역에서 상기 기판 상에 위치하는 박막트랜지스터 및 상기 박막트랜지스터와 전기적으로 연결된 표시소자;
    상기 주변영역에서 상기 기판 상에 위치하고, 상기 표시소자를 구동시키기 위한 전원을 공급하는 제1 전압선과 제2 전압선; 및
    상기 제1 전압선의 하부에 배치되고 상기 제1 전압선과 전기적으로 연결된 보조배선;을 포함하며,
    상기 제1 전압선은 공통전압선으로, 상기 디스플레이영역 전체를 에워싸고,
    상기 제2 전압선은 구동전압선으로, 상기 디스플레이영역의 일측에 대응하도록 배치되며,
    상기 제1 전압선과 상기 제2 전압선은 서로 다른 층에 배치된, 디스플레이 장치.
  8. 제7항에 있어서,
    상기 보조배선은 상기 제2 전압선과 동일한 층에 위치하고, 상기 제2 전압선과 동일한 구조를 가지는 디스플레이 장치.
  9. 제7항에 있어서,
    상기 보조배선과 상기 제2 전압선은 서로 다른 층에 위치한 디스플레이 장치.
  10. 제7항에 있어서,
    상기 보조배선은 상기 제1 전압선 전체를 따라 배치된 디스플레이 장치.
  11. 디스플레이영역 및 상기 디스플레이영역 주변의 주변영역을 구비한 기판;
    상기 디스플레이영역에서 상기 기판 상에 위치하는 화소회로 및 상기 화소회로와 전기적으로 연결된 유기발광소자;
    상기 주변영역에서 상기 기판 상에 위치하고 상기 유기발광소자로 공통전압을 인가하는 제1 전압선; 및
    상기 주변영역에서 상기 기판 상에 위치하고 상기 제1 전압선과 상기 화소회로 사이에 배치되며, 전기신호를 상기 디스플레이영역으로 전달하는 구동회로부;를 포함하고,
    상기 구동회로부는 상기 디스플레이영역과 상기 주변영역에 걸쳐 배치된 제1 절연층에 의해 덮히며,
    제1 전압선은 상기 디스플레이영역 전체를 에워싸고, 상기 디스플레이영역의 상기 제1 절연층 상에 위치하는 배선과 동일한 재질을 포함하고 동일한 구조를 가지는 디스플레이 장치.
  12. 제11항에 있어서,
    상기 유기발광소자는 상기 제1 전압선과 전기적으로 연결된 공통전극을 포함하고,
    상기 공통전극의 모든 가장자리는 상기 제1 전압선과 전기적으로 연결된 디스플레이 장치.
  13. 제11항에 있어서,
    상기 기판은 상기 주변영역에 위치하는 패드영역과,
    상기 디스플레이영역의 일측과 상기 패드 영역 사이에 위치하는 제2 전압선을 더 포함하고,
    상기 제2 전압선은 상기 제1 전압선과 다른 높이에 배치된 디스플레이 장치.
  14. 제13항에 있어서,
    상기 제2 전압선과 상기 제1 전압선 사이에 상기 제1 절연층이 위치하는 디스플레이 장치.
  15. 제13항에 있어서,
    상기 제1 전압선과 상기 제2 전압선은 수직 방향으로 적어도 일부가 중첩하는 디스플레이 장치.
  16. 제13항에 있어서,
    상기 제1 전압선의 하부에 배치되고 상기 제1 전압선과 전기적으로 연결된 보조배선을 더 포함하는 디스플레이 장치.
  17. 제16항에 있어서,
    상기 보조배선은 상기 제2 전압선과 동일한 층에 위치하고, 상기 제2 전압선과 동일한 구조를 가지는 디스플레이 장치.
  18. 제16항에 있어서,
    상기 보조배선과 상기 제2 전압선은 서로 다른 층에 위치한 디스플레이 장치.
  19. 제11항에 있어서,
    상기 유기발광소자 상에 순차적으로 적층된 제1무기봉지층, 유기봉지층 및 제2무기봉지층을 더 포함하고,
    상기 제1무기봉지층과 상기 제2무기봉지층은 상기 유기봉지층 외곽에서 서로 접하는 디스플레이 장치.
  20. 제19항에 있어서,
    상기 주변영역에서 상기 기판 상에 위치하고, 제1 절연층과 이격된 제1격벽을 더 포함하고,
    상기 제1무기봉지층과 상기 제2무기봉지층은 상기 제1격벽의 외측까지 연장된 디스플레이 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210086309A (ko) * 2019-12-31 2021-07-08 엘지디스플레이 주식회사 발광 표시 장치와 이를 이용한 멀티 스크린 표시 장치
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KR20220149879A (ko) * 2021-04-30 2022-11-09 삼성디스플레이 주식회사 표시 장치
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KR20240055225A (ko) * 2022-10-19 2024-04-29 삼성디스플레이 주식회사 표시 장치

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4168836B2 (ja) 2003-06-03 2008-10-22 ソニー株式会社 表示装置
KR100604054B1 (ko) 2004-10-13 2006-07-24 삼성에스디아이 주식회사 발광 표시장치
KR100645533B1 (ko) 2005-05-27 2006-11-14 삼성에스디아이 주식회사 유기전계발광표시소자 및 그의 제조 방법
KR100636502B1 (ko) 2005-08-31 2006-10-18 삼성에스디아이 주식회사 원장단위 검사가 가능한 유기 전계발광표시장치 및 그검사방법
JP4742835B2 (ja) * 2005-12-05 2011-08-10 セイコーエプソン株式会社 発光装置および電子機器
WO2009122998A1 (ja) 2008-03-31 2009-10-08 富士電機ホールディングス株式会社 面発光表示装置
KR102203282B1 (ko) 2012-12-21 2021-01-14 엘지디스플레이 주식회사 표시장치
DE102013113919B4 (de) 2012-12-21 2024-07-18 Lg Display Co., Ltd. Anzeigevorrichtung
KR102282996B1 (ko) * 2013-10-30 2021-07-29 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그의 제조 방법
KR102195166B1 (ko) 2013-12-26 2020-12-24 엘지디스플레이 주식회사 탑 에미션 방식의 유기 발광 표시 장치 및 탑 에미션 방식의 유기 발광 표시 장치 제조 방법
EP4583637A2 (en) 2014-09-30 2025-07-09 LG Display Co., Ltd. Flexible organic light emitting display device
KR102327834B1 (ko) 2014-11-30 2021-11-17 엘지디스플레이 주식회사 플렉서블 유기 발광 표시 장치
CN105742312B (zh) * 2014-12-31 2019-02-12 乐金显示有限公司 有机发光显示装置
KR102579307B1 (ko) * 2014-12-31 2023-09-15 엘지디스플레이 주식회사 유기 발광 표시 장치
KR102525124B1 (ko) 2016-04-05 2023-04-26 삼성디스플레이 주식회사 표시 장치
KR102671040B1 (ko) 2016-10-10 2024-06-03 삼성디스플레이 주식회사 디스플레이 장치
KR102328679B1 (ko) * 2016-11-23 2021-11-19 삼성디스플레이 주식회사 표시 장치

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