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JP3723507B2 - 駆動回路 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は駆動回路に関し、特に漏れ電流を減少させる技術に関する。
【０００２】
【従来の技術】
近年、半導体デバイスを搭載する装置の小型軽量化が進み、そうした装置に実装されるスイッチング用のトランジスタも半導体基板上に実装されることが多い。たとえば、ＬＣＤなどのユニット機器には薄膜トランジスタ（ＴＦＴ）が多用されている。このような場合、ＴＦＴの特性は向上しているとはいえ、漏れ電流の問題は永遠の課題である。例えば、データをある程度長期間保持するためには、保持特性を向上させる技術が必要である。
【０００３】
【発明が解決しようとする課題】
例えば、トランジスタのゲート長を長くすることにより、保持特性を向上させることができるが、これは上述した小型化の要求に反するものである。また、トランジスタのゲート長を長くすることにより、ゲート容量が増加し、そのためトランジスタの消費電力が増大するという問題も生じる。
【０００４】
本発明は、そうした課題に鑑みてなされたものであり、その目的は、基本素子からトランジスタを介して発生する漏れ電流の低減にある。本発明の別の目的は、目的の基本素子にデータを設定および保持するためのスイッチング用トランジスタの保持特性を高めることにある。本発明のまた別の目的は、スイッチング用トランジスタの電流駆動能力を高めることにある。本発明のさらに別の目的は、スイッチング用トランジスタの小型化および低消費電力化を図ることにある。
【０００５】
【課題を解決するための手段】
本発明のある態様は、駆動回路に関する。この回路は、目的の素子にデータを設定および保持するためのトランジスタを複数個直列に接続し、かつこれらのトランジスタのうち少なくとも１個のトランジスタの電流駆動能力に関連する特性を他のトランジスタと異ならせたものである。ここで、電流駆動能力に関連する特性とは、例えば電流増幅率やオン抵抗などであってよい。
【０００６】
トランジスタはＭＯＳＦＥＴであってよく、少なくとも１個のトランジスタのゲート長またはゲート幅を他のトランジスタとは違う値で形成してよい。
【０００７】
複数のトランジスタはデータ供給源と素子との間に設けられてよく、データ供給源側に設けられたトランジスタは素子側に設けられたトランジスタよりも電流駆動能力が大きくてよい。
【０００８】
本発明の別の態様は、駆動回路に関する。この回路は、目的の素子にデータを設定および保持するための第１のトランジスタおよび第２のトランジスタを直列に接続し、第１のトランジスタのゲート幅を第２のトランジスタのゲート幅よりも狭くするとともに、第２のトランジスタのゲート長を第１のトランジスタのゲート長よりも短くする。
【０００９】
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置、システム、などの間で変換したものもまた、本発明の態様として有効である。
【００１０】
【発明の実施の形態】
第１の実施の形態：
図１は本発明の第１の実施の形態に係る駆動回路を示す図である。本実施の形態において、駆動回路１０は、第１のトランジスタＴｒ１、第２のトランジスタＴｒ２、第３のトランジスタＴｒ３、コンデンサＣおよびダイオード１２を含む。ダイオード１２は、例えば発光素子として機能する有機ＥＬ（ＯＬＥＤ：Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）である光学素子である。
【００１１】
第３のトランジスタＴｒ３はＴＦＴであり、ダイオード１２に流れる駆動電流を制御する駆動用である。第１のトランジスタＴｒ１および第２のトランジスタＴｒ２もＴＦＴであり、第３のトランジスタＴｒ３にデータを設定および保持するためのスイッチング用である。また、第１のトランジスタＴｒ１および第２のトランジスタＴｒ２は直列に接続される。このような構成にすることにより、トランジスタの保持特性が向上し、漏れ電流を低減することができる。なお、このように２つのスイッチング用のトランジスタが直列に接続された回路自体は、例えば特開２０００−２２１９０３号公報に開示されているが、その特性や目的に関する記載はない。
【００１２】
本実施の形態においては、第１のトランジスタＴｒ１および第２のトランジスタＴｒ２は、電流駆動能力に関連する特性が異なるように設計される。電流駆動能力に関連する特性とは、例えば電流増幅率βである。電流増幅率は、β＝μ（Ｃ０ｘ／２）×（Ｗ／Ｌ）で表される。μはキャリアの実効モビリティ、Ｃ０ｘは単位面積当たりのゲート酸化膜容量、Ｗはゲート幅、Ｌはゲート長である。本実施の形態においては、トランジスタＴｒ１および第２のトランジスタＴｒ２のゲート長またはゲート幅を互いに異なるように形成する。これにより、トランジスタＴｒ１および第２のトランジスタＴｒ２の電流増幅率が異なってくる。
【００１３】
ここで、第１のトランジスタＴｒ１、第２のトランジスタＴｒ２および第３のトランジスタＴｒ３は、ｎチャネル型として示しているが、ｐチャネル型であってもよい。
【００１４】
第１のトランジスタＴｒ１において、ゲート電極はゲート線１４に接続され、ドレイン電極（またはソース電極）はデータ線１６に接続され、ソース電極（またはドレイン電極）は第２のトランジスタＴｒ２のドレイン電極（またはソース電極）に接続される。第２のトランジスタＴｒ２において、ゲート電極はゲート線１４に接続され、ソース電極（またはドレイン電極）は第３のトランジスタＴｒ３のゲート電極およびコンデンサＣの一方の電極に接続される。コンデンサＣの他方の電極は所定の電位に設定される。データ線１６は定電流源に接続され、ダイオード１２に流れる電流を決定する輝度データが送られる。
【００１５】
第３のトランジスタＴｒ３において、ドレイン電極は電源線１８に接続され、ソース電極はダイオード１２のアノードに接続される。ダイオード１２のカソードは接地される。電源線１８は電源（不図示）に接続され、所定の電圧が印加される。
【００１６】
本実施の形態において、第１のトランジスタＴｒ１および第２のトランジスタＴｒ２の電流増幅率を異ならせるための構成は、（１）第１のトランジスタＴｒ１のゲート長を第２のトランジスタＴｒ２のものより短くする、（２）第２のトランジスタＴｒ２のゲート長を第１のトランジスタＴｒ１のものより短くする、（３）第１のトランジスタＴｒ１のゲート幅を第２のトランジスタＴｒ２のものより狭くする、（４）第２のトランジスタＴｒ２のゲート幅を第１のトランジスタＴｒ１のものより狭くするという４つが挙げられる。
【００１７】
以下に、各場合のメリットを説明する。
（１）第１のトランジスタＴｒ１のゲート長を第２のトランジスタＴｒ２のものより短くすることにより、第２のトランジスタＴｒ２の保持特性を保ったまま、第１のトランジスタＴｒ１の電流増幅率の増加、小型化、低消費電力化というメリットが得られる。また、第３のトランジスタＴｒ３に直接接続された第２のトランジスタＴｒ２の保持特性を高く保つことにより、第３のトランジスタＴｒ３からの漏れ電流を軽減でき、第３のトランジスタＴｒ３のゲート電位をより精度よく保つことができる。
【００１８】
（２）第２のトランジスタＴｒ２のゲート長を第１のトランジスタＴｒ１のものより短くすることにより、第１のトランジスタＴｒ１の保持特性を保ったまま、第２のトランジスタＴｒ２のゲート容量を減少できるというメリットが得られる。これにより、第２のトランジスタＴｒ２のゲート容量が第３のトランジスタＴｒ３のゲート電位へ及ぼす影響を軽減することができ、第３のトランジスタＴｒ３のゲート電位をより精度よく保つことができる。
【００１９】
（３）第２のトランジスタＴｒ２のゲート幅を第１のトランジスタＴｒ１のものより狭くすることにより、第１のトランジスタＴｒ１の電流増幅率を保ったまま、第２のトランジスタＴｒ２の保持特性をさらに向上させることができる。第３のトランジスタＴｒ３に直接接続された第２のトランジスタＴｒ２の保持特性を高く保つことにより、第３のトランジスタＴｒ３からの漏れ電流を軽減でき、第３のトランジスタＴｒ３のゲート電位をより精度よく保つことができる。
【００２０】
（４）第１のトランジスタＴｒ１のゲート幅を第２のトランジスタＴｒ２のものより狭くすることにより、第２のトランジスタＴｒ２の電流駆動能力を保ったまま、第２のトランジスタＴｒ２の保持特性をさらに向上させることができる。
【００２１】
本実施の形態においては、以上の各場合の効果を考慮して、最適なメリットが得られる場合の設計を行う。
【００２２】
また、以上の構成の組合せも可能であり、例えば（１）の構成と（４）の構成とを組み合わせてもよく、（２）の構成と（３）の構成とを組み合わせてもよい。これにより、双方のトランジスタを小型化することができ、ゲート容量の減少により低消費電力化も図れる。さらに、一方のトランジスタの電流増幅率を大きくすることができるとともに、他方のトランジスタの保持特性を向上することができるというメリットが生じる。また、２つのスイッチング用トランジスタは直列に接続されているので、保持特性をさらに高めることができる。
【００２３】
第２の実施の形態：
図２は本発明の第２の実施の形態に係る駆動回路を示す図である。本実施の形態において、駆動回路２０は、前述した第１の実施の形態における駆動回路１０の第３のトランジスタＴｒ３およびダイオード１２に代えて液晶２２を含むという点で第１の実施の形態と異なる。以下、第１の実施の形態における構成要素と同様のものには同様の符号を付し、適宜説明を省略する。液晶２２は、第２のトランジスタＴｒ２のドレイン電極（またはソース電極）に接続される。
【００２４】
本実施の形態においても、第１の実施の形態におけるのと同様に第１のトランジスタＴｒ１および第２のトランジスタＴｒ２の電流駆動能力を異ならせるようにそれぞれのトランジスタを設計してよい。この場合も各構成の効果を考慮して、最適なメリットが得られるように設計する。
【００２５】
第３の実施の形態：
図３は本発明の第３の実施の形態に係る駆動回路を示す図である。本実施の形態において、駆動回路３０は、第１の実施の形態における第３のトランジスタＴｒ３およびダイオード１２に代えて、容量検出部３２を含むという点で第１の実施の形態と異なる。
【００２６】
容量検出部３２は、第２のトランジスタＴｒ２のドレイン電極（またはソース電極）に接続される。容量検出部３２は、例えば各種センサである。
【００２７】
本実施の形態においても、トランジスタの電流駆動能力に関連する特性の考慮は同様である。
【００２８】
第４の実施の形態：
図４は本発明の第４の実施の形態に係る駆動回路を示す図である。本実施の形態において、駆動回路４０は、第１の実施の形態における第３のトランジスタＴｒ３およびダイオード１２に代えて、メモリ４２を含むという点で第１の実施の形態と異なる。また、駆動回路４０は、スイッチング用のＴＦＴである第４のトランジスタＴｒ４をさらに含む。
【００２９】
メモリ４２の一方の電極は、第２のトランジスタＴｒ２のドレイン電極（またはソース電極）に接続され、他方の電極は所定の電位に設定される。
【００３０】
本実施の形態においては、第１のトランジスタＴｒ１、第２のトランジスタＴｒ２および第３のトランジスタＴｒ３のうち少なくとも１個のトランジスタの電流駆動能力に関連する特性を異ならせるようにこれらのトランジスタを設計してよい。この場合も各構成の効果を考慮して、最適なメリットが得られるように設計する。
【００３１】
以上、本発明を実施の形態をもとに説明した。これらの実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、そうした例を説明する。
【００３２】
第１の実施の形態、第２の実施の形態および第３の実施の形態の駆動回路においても、第４の実施の形態において説明したのと同様に３個のスイッチング用トランジスタを含んでよい。また、全ての形態において、さらに多くの複数のスイッチング用トランジスタを含んでもよい。
【００３３】
以上の実施の形態においては、スイッチング用トランジスタのゲート長またはゲート幅の設計を変えることにより、複数のトランジスタの電流駆動能力に関連する特性を異ならせたが、ゲート絶縁膜の厚さを変えたり、ゲート電極へのイオン注入量を変化させたりすることにより複数のトランジスタの電流駆動能力に関連する特性を異ならせてもよい。
【００３４】
【発明の効果】
電流駆動能力を異ならせた複数のスイッチング用トランジスタを直列に接続することにより、少なくとも一つのトランジスタにより保持特性を高めるとともに、他のトランジスタにより電流駆動能力の増加、低消費電力化または小型化を測ることができる。
【図面の簡単な説明】
【図１】 図１は本発明の第１の実施の形態に係る駆動回路を示す図である。
【図２】 図２は本発明の第２の実施の形態に係る駆動回路を示す図である。
【図３】 図３は本発明の第３の実施の形態に係る駆動回路を示す図である。
【図４】 図４は本発明の第４の実施の形態に係る駆動回路を示す図である。
【符号の説明】
１０・・駆動回路、１２・・ダイオード、２０・・駆動回路、２２・・液晶、３０・・駆動回路、３２・・容量検出部、４０・・駆動回路、４２・・メモリ、Ｔｒ１・・第１のトランジスタ、Ｔｒ２・・第２のトランジスタ、Ｔｒ３・・第３のトランジスタ、Ｔｒ４・・第４のトランジスタ。

Claims (4)

  1. 目的の素子にデータを設定および保持するために、少なくとも第１及び第２のトランジスタを備えた駆動回路において、
    データが供給されるデータ供給源が前記第１のトランジスタのドレイン電極またはソース電極に接続され、前記第１のトランジスタのゲート電極がゲート線に接続され、前記第１のトランジスタのソース電極またはドレイン電極が第２のトランジスタのドレイン電極またはソースに接続され、第２のトランジスタのゲート電極が前記ゲート線に接続され、第２のトランジスタのソース電極またはドレイン電極から出力されるデータ信号を前記素子に供給する構成を備え、
    前記第１及び第２のトランジスタのうち少なくとも１個のトランジスタの電流駆動能力に関連する特性を他のトランジスタと異ならせたことを特徴とする駆動回路。
  2. 前記トランジスタはＭＯＳＦＥＴであり、前記少なくとも１個のトランジスタのゲート長またはゲート幅を他のトランジスタとは違う値で形成した請求項１に記載の駆動回路。
  3. 前記第１のトランジスタのゲート幅を前記第２のトランジスタのゲート幅よりも狭くするとともに、前記第２のトランジスタのゲート長を前記第１のトランジスタのゲート長よりも短くすることを特徴とする請求項１、または２記載の駆動回路。
  4. 目的の素子にデータを設定および保持するためのトランジスタを複数個直列に接続した駆動回路において、
    複数の前記トランジスタはデータ供給源と前記素子との間に設けられ、前記データ供給源側に設けられたトランジスタは前記素子側に設けられたトランジスタよりも前記電流駆動能力が大きいことを特徴とする駆動回路。
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