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JP6963977B2 - 表示装置 - Google Patents

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Description

本発明は、表示装置に関する。
近年、携帯電話及び電子ペーパー等のモバイル電子機器向けの表示装置の需要が高くなっている。このようなモバイル電子機器向けの表示装置では、省電力化が望まれている。例えば、電子ペーパーで用いられる電気泳動型ディスプレイ（ＥＰＤ：Ｅｌｅｃｔｒｏｐｈｏｒｅｔｉｃ Ｄｉｓｐｌａｙ）では、画素が書き換え時の電位を保持するメモリ性を有しており、フレーム毎に１回書き換えを行えば、次のフレームにおいて書き換えが行われるまで書き換え時の電位が保持されるため、低消費電力駆動が可能である。例えば、画素トランジスタをＰチャネルトランジスタとＮチャネルトランジスタとを組み合わせたＣＭＯＳ（相補型ＭＯＳ）構成とすることで、低消費電力化を図る技術が開示されている（例えば、特許文献１）。
特開２０１１−２２１１２５号公報
一般に、表示装置の駆動回路には、電圧値が異なる複数の電源電圧が印加されることが一般的である。特に、電気泳動型ディスプレイでは、画素に書き込む電圧値が大きく、ディスプレイを駆動する際に必要とされる電圧値の電源電圧の供給数が多くなる。このため、電源回路にかかるコストが高くなり、表示装置の価格の上昇を招く可能性がある。
本発明は、電圧値が異なる電源電圧の供給数を抑制可能な表示装置を提供することを目的とする。
本発明の一態様に係る表示装置は、ＴＦＴ基板に設けられ、第１方向及び当該第１方向に交わる第２方向にマトリクス状に並ぶ複数の画素を構成する画素容量及び画素トランジスタ、前記第１方向に並ぶ前記各画素に接続される複数の走査線、及び前記第２方向に並ぶ前記各画素に接続される複数の映像信号線を備えた表示部と、前記ＴＦＴ基板に設けられ、前記映像信号線に映像信号を供給すると共に、前記走査線を介して前記画素トランジスタをオンオフ制御する駆動部と、を備え、前記画素トランジスタは、前記映像信号線と前記画素容量との間に接続されたＰＭＯＳトランジスタである第１画素トランジスタと、前記第１画素トランジスタに並列接続されたＮＭＯＳトランジスタである第２画素トランジスタと、を含み、前記走査線は、前記第１画素トランジスタのゲートに接続される第１走査線と、前記第２画素トランジスタのゲートに接続される第２走査線と、を含み、前記駆動部は、所定期間毎に、複数の前記第１走査線に順次供給する第１走査信号を生成する第１シフトレジスタと、前記所定期間毎に、複数の前記第２走査線に順次供給する第２走査信号を生成する第２シフトレジスタと、を備える。
図１は、実施形態１に係る表示装置の概略構成の一例を示す図である。 図２は、実施形態１に係る表示装置の画素構成の一例を示す図である。 図３は、実施形態１に係る表示装置のゲート駆動部における１画素分の構成例を示す図である。 図４は、実施形態１に係る表示装置の表示部及び表示パネル駆動部の全体構成の一例を示す図である。 図５は、実施形態１の比較例に係る表示装置のゲート駆動部における１画素分の構成例を示す図である。 図６は、実施形態１に係る表示装置の額縁領域におけるゲート駆動部の配置例を示す図である。 図７は、図５に示す比較例に係る表示装置の額縁領域におけるゲート駆動部の配置例を示す図である。 図８は、実施形態１に係る表示装置の図４に示す構成におけるタイミングチャートである。 図９は、実施形態１に係る表示装置の表示部における画素の配置例を示す図である。 図１０は、実施形態１に係る表示装置の１画素の構成例を示す図である。 図１１は、図１０に示す平面図をＸ−Ｘ’線で切断した断面図である。 図１２は、図１１に示す断面図の変形例を示す図である。 図１３は、実施形態１に係る表示装置の構造例を示す断面図である。 図１４は、実施形態１の変形例に係る表示装置の概略構成の一例を示す図である。 図１５は、実施形態１の変形例に係る表示装置の表示部及び表示パネル駆動部の全体構成の一例を示す図である。 図１６は、実施形態１の変形例に係る表示装置の第１方向（Ｘ方向）の一方の額縁領域における第１ゲート駆動部の配置例を示す図である。 図１７は、実施形態１の変形例に係る表示装置の第１方向（Ｘ方向）の他方の額縁領域における第２ゲート駆動部の配置例を示す図である。 図１８は、実施形態２に係る表示装置の概略構成の一例を示す図である。 図１９は、実施形態２に係る表示装置の表示部及び表示パネル駆動部の全体構成の一例を示す図である。 図２０は、実施形態２に係る表示装置の第１方向（Ｘ方向）の一方の額縁領域における第１ゲート駆動部の配置例を示す図である。 図２１は、実施形態２に係る表示装置の第１方向（Ｘ方向）の他方の額縁領域における第２ゲート駆動部の配置例を示す図である。 図２２は、実施形態３に係る表示装置の概略構成の一例を示す図である。 図２３は、実施形態３に係る表示装置の表示部及び表示パネル駆動部の全体構成の一例を示す図である。 図２４は、実施形態３に係る表示装置の第１方向（Ｘ方向）の一方の額縁領域における第１ゲート駆動部の配置例を示す図である。 図２５は、実施形態３に係る表示装置の第１方向（Ｘ方向）の他方の額縁領域における第２ゲート駆動部の配置例を示す図である。 図２６は、実施形態３に係る表示装置の図２２から図２５に示す構成におけるタイミングチャートである。 図２７は、実施形態３の変形例に係る表示装置の概略構成の一例を示す図である。 図２８は、実施形態３の変形例に係る表示装置の表示部及び表示パネル駆動部の全体構成の一例を示す図である。 図２９は、実施形態３の変形例に係る表示装置の第１方向（Ｘ方向）の一方の額縁領域における第１ゲート駆動部の配置例を示す図である。 図３０は、実施形態３の変形例に係る表示装置の第１方向（Ｘ方向）の他方の額縁領域における第２ゲート駆動部の配置例を示す図である。 図３１は、実施形態３の変形例に係る表示装置の図２７から図３０に示す構成におけるタイミングチャートである。 図３２は、実施形態４に係る表示装置の概略構成の一例を示す図である。 図３３は、実施形態４に係る表示装置の表示部及び表示パネル駆動部の全体構成の一例を示す図である。 図３４は、実施形態４に係る表示装置のソース駆動部における映像信号選択部の構成例を示す図である。 図３５は、実施形態４に係る表示装置の図３２から図３４に示す構成におけるタイミングチャートである。
以下、発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
（実施形態１）
図１は、実施形態１に係る表示装置の概略構成の一例を示す図である。
実施形態１に係る表示装置１０は、例えば表示装置１０が搭載される電子機器の電源回路２００から各種電源電圧が印加され、例えば電子機器のホストプロセッサである制御回路３００から出力された信号に基づいて画像表示を行う。表示装置１０が搭載される電子機器としては、例えば、電子ペーパー型表示装置を含む。
図１に示す例において、表示装置１０は、例えば電気泳動層を有する電気泳動型表示パネルを具備した電気泳動装置（電気泳動型ディスプレイ（ＥＰＤ：Ｅｌｅｃｔｒｏｐｈｏｒｅｔｉｃ Ｄｉｓｐｌａｙ））である。表示装置１０はモノクロ表示であっても良く、複数の色のカラーフィルタ等を用いたカラー表示であっても良い。表示装置１０は、画素ＰＸの画素電極に光を反射する材料が採用されていても良いし、透光性画素電極と金属等の反射膜の組み合わせによって反射膜が光を反射する構成であっても良い。また、表示装置１０はシートディスプレイなどのフレキシブルディスプレイであっても良い。
表示装置１０は、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）基板１００上に、表示部１１と、表示パネル駆動部２０と、が設けられている。表示部１１内には、第１方向（図中のＸ方向）と、この第１方向に直交する第２方向（図中のＹ方向）に２次元のマトリクス状に並ぶ複数の画素ＰＸが構成される。以下、第１方向（図中のＸ方向）を行方向、第２方向（図中のＹ方向）を列方向とも称する。また、画素ＰＸが行方向に並ぶ行を画素行、画素ＰＸが列方向に並ぶ列を画素列とも称する。図１では、ｎ×ｍ個（行方向にｎ個、列方向にｍ個）の画素ＰＸがマトリクス配置された例を示している。
電源回路２００は、本実施形態に係る表示装置１０の各部に与える各種電源電圧を生成する電源生成部である。電源回路２００は、表示パネル駆動部２０と接続されている。この電源回路２００から表示パネル駆動部２０に各種電源電圧が供給される。
制御回路３００は、本実施形態に係る表示装置１０の動作を制御する演算処理部である。制御回路３００は、表示パネル駆動部２０と接続されている。制御回路３００は、例えば制御用ＩＣで構成され、この制御用ＩＣから表示パネル駆動部２０に映像信号や各種制御信号が供給される。
表示パネル駆動部２０は、ソース駆動部２１、ゲート駆動部２２、及び処理部２３を備えている。
本実施形態において、ソース駆動部２１は、ＴＦＴ基板１００上の表示部１１の外側の領域（以下、「額縁領域」とも称する）１２に形成される薄膜トランジスタ（ＴＦＴ）回路である。
本実施形態において、ゲート駆動部２２は、ＴＦＴ基板１００上の額縁領域１２に形成される薄膜トランジスタ（ＴＦＴ）回路である。また、図１に示すように、本実施形態において、ゲート駆動部２２は、ＴＦＴ基板１００の第１方向（図中のＸ方向）の一方の額縁領域１２に配置されている。
本実施形態において、処理部２３は、表示制御用ＩＣに設けられる。表示制御用ＩＣは、例えば、ＴＦＴ基板１００上の額縁領域１２にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）実装されたチップである。
表示パネル駆動部２０は、処理部２３によって映像信号を保持し、順次、ソース駆動部２１を介して表示パネル１０に出力する。ソース駆動部２１は、ソースバスライン（映像信号線）ＤＴＬ１，・・・，ＤＴＬｎによって表示部１１内の各画素列と電気的に接続され、各ソースバスライン（映像信号線）ＤＴＬ１，・・・，ＤＴＬｎにそれぞれソース駆動信号（映像信号）ＳＩＧ１，・・・，ＳＩＧｎを伝送する。各ソース駆動信号（映像信号）ＳＩＧ１，・・・，ＳＩＧｎは、各画素列の各画素ＰＸに供給される。
以下、ｐ列目（ｐは、１からｎの整数）の画素列の各画素ＰＸに接続されるソースバスライン（映像信号線）をＤＴＬｐと称し、ソースバスライン（映像信号線）ＤＴＬｐに供給されるソース駆動信号（映像信号）をＳＩＧｐと称する。
表示パネル駆動部２０は、ゲート駆動部２２によって表示部１１内の各画素行を選択する。ゲート駆動部２２は、第１ゲートバスライン（第１走査線）ＳＣＬ１（Ｐ），・・・，ＳＣＬｍ（Ｐ）及び第２ゲートバスライン（第２走査線）ＳＣＬ１（Ｎ），・・・，ＳＣＬｍ（Ｎ）によって表示部１１内の各画素行と電気的に接続され、各第１ゲートバスライン（第１走査線）ＳＣＬ１（Ｐ），・・・，ＳＣＬｍ（Ｐ）にそれぞれ第１ゲート駆動信号（第１走査信号）ＧＡＴＥ１（Ｐ），・・・，ＧＡＴＥｍ（Ｐ）を伝送し、各第２ゲートバスライン（第２走査線）ＳＣＬ１（Ｎ），・・・，ＳＣＬｍ（Ｎ）にそれぞれ第２ゲート駆動信号（第２走査信号）ＧＡＴＥ１（Ｎ），・・・，ＧＡＴＥｍ（Ｎ）を伝送する。各第１ゲート駆動信号（第１走査信号）ＧＡＴＥ１（Ｐ），・・・，ＧＡＴＥｍ（Ｐ）及び第２ゲート駆動信号（第２走査信号）ＧＡＴＥ１（Ｎ），・・・，ＧＡＴＥｍ（Ｎ）は、各画素行の各画素ＰＸに供給される。
以下、ｑ行目（ｑは、１からｍの整数）の画素行に接続される第１ゲートバスライン（第１走査線）をＳＣＬｑ（Ｐ）、第２ゲートバスライン（第２走査線）をＳＣＬｑ（Ｎ）と称し、第１ゲートバスライン（第１走査線）ＳＣＬｑ（Ｐ）に供給される第１ゲート駆動信号（第１走査信号）をＧＡＴＥｑ（Ｐ）、第２ゲートバスライン（第２走査線）ＳＣＬｑ（Ｎ）に供給される第２ゲート駆動信号（第２走査信号）をＧＡＴＥｑ（Ｎ）と称する。
図２は、実施形態１に係る表示装置の画素構成の一例を示す図である。図２に示す例では、ｑ行ｐ列の画素ＰＸにおける構成を示している。
本実施形態では、画素ＰＸを構成する画素トランジスタＴＲを、ＰＭＯＳトランジスタ（第１画素トランジスタ）ＰＴＲと、ＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲと、を含むＣＭＯＳ（相補型ＭＯＳ）構成としている。
ＰＭＯＳトランジスタ（第１画素トランジスタ）ＰＴＲのゲートには、第１ゲートバスライン（第１走査線）ＳＣＬｑ（Ｐ）が接続される。ＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲのゲートには、第２ゲートバスライン（第２走査線）ＳＣＬｑ（Ｎ）が接続される。
また、ＰＭＯＳトランジスタ（第１画素トランジスタ）ＰＴＲとＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲとは、それぞれのソース経路、及びそれぞれのドレイン経路が並列的に接続される。ＰＭＯＳトランジスタ（第１画素トランジスタ）ＰＴＲのソースと、ＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲのソースとが、ソースバスライン（映像信号線）ＤＴＬｐに接続されている。また、ＰＭＯＳトランジスタ（第１画素トランジスタ）ＰＴＲのドレインとＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲのドレインとが接続される。
すなわち、ＰＭＯＳトランジスタ（第１画素トランジスタ）ＰＴＲとＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲとが並列接続されて、画素トランジスタＴＲが構成される。また、ＰＭＯＳトランジスタ（第１画素トランジスタ）ＰＴＲのドレインとＮＭＯＳ（第２画素トランジスタ）トランジスタＮＴＲのドレインとの接続点に、画素電極Ｐｉｘが設けられている。画素電極Ｐｉｘと共通電位ＶＣＯＭを供給する共通電極との間に、画素容量ＣＳが構成される。
ＰＭＯＳトランジスタ（第１画素トランジスタ）ＰＴＲ及びＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲのソースには、ソース駆動部２１からソースバスライン（映像信号線）ＤＴＬｐを介して、電圧上限値がＶｓｉｇ（＋）、電圧下限値がＶｓｉｇ（−）のソース駆動信号（映像信号）ＳＩＧｐが供給される。すなわち、ソース駆動信号（映像信号）ＳＩＧｐの取り得る電圧範囲は、Ｖｓｉｇ（−）からＶｓｉｇ（＋）までの電圧範囲となる。
また、本実施形態において、ソース駆動信号（映像信号）ＳＩＧｐの電圧上限値Ｖｓｉｇ（＋）と電圧下限値Ｖｓｉｇ（−）とは、ＧＮＤ電位に対して等しい電位差を有している（｜Ｖｓｉｇ（＋）−ＧＮＤ｜＝｜ＧＮＤ−Ｖｓｉｇ（−）｜）。すなわち、ソース駆動信号（映像信号）ＳＩＧｐの電圧上限値Ｖｓｉｇ（＋）と電圧下限値Ｖｓｉｇ（−）との半値がＧＮＤ電位となる。本実施形態において、ソース駆動信号（映像信号）ＳＩＧｐの電圧上限値Ｖｓｉｇ（＋）は、例えば＋１５Ｖであり、ソース駆動信号（映像信号）ＳＩＧｐの電圧下限値Ｖｓｉｇ（−）は、例えば−１５Ｖである。
本実施形態においては、第１ゲートバスライン（第１走査線）ＳＣＬｑ（Ｐ）を介してＰＭＯＳトランジスタ（第１画素トランジスタ）ＰＴＲのゲートにＧＮＤ電位が供給されることで、ＰＭＯＳトランジスタ（第１画素トランジスタ）ＰＴＲがオン待機状態となり、第２ゲートバスライン（第２走査線）ＳＣＬｑ（Ｎ）を介してＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲのゲートにＧＮＤ電位よりも高い電位が供給されることで、ＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲがオン待機状態となる。
この状態でソース駆動信号（映像信号）ＳＩＧｐが供給されることで、ソース駆動信号（映像信号）ＳＩＧｐに応じた電荷が画素電極Ｐｉｘにチャージされる。画素電極Ｐｉｘは、ソース駆動信号（映像信号）ＳＩＧｐの電圧上限値Ｖｓｉｇ（＋）と電圧下限値Ｖｓｉｇ（−）との間の電圧値を取り得る。すなわち、画素電極Ｐｉｘが取り得る電圧範囲は、ソース駆動信号（映像信号）ＳＩＧｐと同様のＶｓｉｇ（−）からＶｓｉｇ（＋）までの電圧範囲となる。
図２に示す構成では、ＰＭＯＳトランジスタ（第１画素トランジスタ）ＰＴＲは、２つのＰＭＯＳトランジスタｐｔｒが直列接続されて構成され、ＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲは、２つのＮＭＯＳトランジスタｎｔｒが直列接続されて構成された例を示している。
ＰＭＯＳトランジスタ（第１画素トランジスタ）ＰＴＲは、１つのＰＭＯＳトランジスタｐｔｒで構成され、ＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲは、１つのＮＭＯＳトランジスタｎｔｒで構成されていても良い。
また、ＰＭＯＳトランジスタ（第１画素トランジスタ）ＰＴＲは、３つの以上のＰＭＯＳトランジスタｐｔｒが直列接続されて構成され、ＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲは、ＰＭＯＳトランジスタｐｔｒと同数のＮＭＯＳトランジスタｎｔｒが直列接続されて構成されていても良い。
図３は、実施形態１に係る表示装置のゲート駆動部における１画素分の構成例を示す図である。図４は、実施形態１に係る表示装置の概略構成を示す図である。図４は、実施形態１に係る表示装置の表示部及び表示パネル駆動部の全体構成の一例を示す図である。なお、本実施形態では、表示部１１におけるＧＮＤ電位に対して＋側の電位を「正極性電位」と称し、ＧＮＤ電位に対して−側の電位を「負極性電位」と称する。
図３及び図４に示すように、本実施形態に係るゲート駆動部２２は、ゲートパルス生成部２２０と、バッファ回路部２２１と、を備えている。
図３に示す例では、ｑ行目の画素行に対応する構成を示している。すなわち、図３では、ｑ行目の画素行に接続される第１ゲートバスライン（第１走査線）ＳＣＬｑ（Ｐ）に供給される第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（Ｐ）、及び、第２ゲートバスライン（第２走査線）ＳＣＬｑ（Ｎ）に供給される第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（Ｎ）を生成する構成を示している。
本実施形態において、処理部２３は、電源回路２００から、ソース駆動信号（映像信号）ＳＩＧｐの電圧上限値Ｖｓｉｇ（＋）よりも高い第１正極性電位ＶＧＨと、ソース駆動信号（映像信号）ＳＩＧｐの電圧下限値Ｖｓｉｇ（−）よりも低い負極性電位ＶＧＬとが印加されて動作する。本実施形態において、第１正極性電位ＶＧＨは、例えば＋１７．２Ｖであり、負極性電位ＶＧＬは、例えば−１７．２Ｖである。
また、処理部２３には、制御回路３００から、例えばハイ電位が３．３Ｖ、ロー電位がＧＮＤ電位の信号が入力される。処理部２３は、制御回路３００から入力される信号に基づき、映像信号の１フレーム期間のスタートパルスである第１スタートパルスＶＰ及び第２スタートパルスＶＮと、映像信号の１水平期間で繰り返されるＰｃｈクロックパルスＣＬＫＰ及びＮｃｈクロックパルスＣＬＫＮとを生成して出力する。
第１スタートパルスＶＰは、ロー電位がＧＮＤ電位、ハイ電位が第１正極性電位ＶＧＨであり、１フレーム期間内の所定期間においてハイ電位となるパルス状の信号である。第２スタートパルスＶＮは、ロー電位が負極性電位ＶＧＬ、ハイ電位が第１正極性電位ＶＧＨよりも低い第２正極性電位ＶＧＪであり、第１スタートパルスＶＰと同様に、１フレーム期間内の所定期間においてハイ電位となるパルス状の信号である。本実施形態において、第２正極性電位ＶＧＪは、例えば＋３．３Ｖである。
ＰｃｈクロックパルスＣＬＫＰは、ロー電位がＧＮＤ電位、ハイ電位が第１正極性電位ＶＧＨであり、１水平期間内の所定期間においてハイ電位となるパルス状の信号である。ＮｃｈクロックパルスＣＬＫＮは、ロー電位が負極性電位ＶＧＬ、ハイ電位が第１正極性電位ＶＧＨよりも低い第２正極性電位ＶＧＪであり、ＰｃｈクロックパルスＣＬＫＰと同様に、１水平期間内の所定期間においてハイ電位となるパルス状の信号である。本実施形態において、第２正極性電位ＶＧＪは、例えば＋３．３Ｖである。
ゲートパルス生成部２２０は、第１ゲートバスライン（第１走査線）ＳＣＬｑ（Ｐ）に供給される第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（Ｐ）を生成する第１シフトレジスタ２２０Ｐと、第２ゲートバスライン（第２走査線）ＳＣＬｑ（Ｎ）に供給される第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（Ｎ）を生成する第２シフトレジスタ２２０Ｎと、を備えている。
第１シフトレジスタ２２０Ｐは、電源回路２００から、第１正極性電位ＶＧＨと、ＧＮＤ電位とが印加されて動作する。第１シフトレジスタ２２０Ｐは、処理部２３から、第１スタートパルスＶＰと、ＰｃｈクロックパルスＣＬＫＰとが入力され、１水平期間毎にシフトした第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（Ｐ）を生成する。第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（Ｐ）は、ハイ電位が第１正極性電位ＶＧＨ、ロー電位がＧＮＤ電位となるパルス状の信号である。
第２シフトレジスタ２２０Ｎは、電源回路２００から、第２正極性電位ＶＧＪと、負極性電位ＶＧＬとが印加されて動作する。第２シフトレジスタ２２０Ｎは、処理部２３から、第２スタートパルスＶＮと、ＮｃｈクロックパルスＣＬＫＮが入力され、１水平期間毎にシフトした第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（Ｎ）を生成する。第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（Ｎ）は、ハイ電位が第２正極性電位ＶＧＪ、ロー電位が負極性電位ＶＧＬとなるパルス状の信号である。
バッファ回路部２２１は、第１バッファ回路２２１Ｐと、第２バッファ回路２２１Ｎと、を備えている。
第１バッファ回路２２１Ｐは、第１シフトレジスタ２２０Ｐによって生成された第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（Ｐ）を、第１ゲートバスライン（第１走査線）ＳＣＬｑ（Ｐ）を介してＰＭＯＳトランジスタ（第１画素トランジスタ）ＰＴＲのゲートに供給する。
第２バッファ回路２２１Ｎは、第２シフトレジスタ２２０Ｎによって生成された第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（Ｎ）を、第２ゲートバスライン（第２走査線）ＳＣＬｑ（Ｎ）を介してＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲのゲートに供給する。
上述した構成により、第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（Ｐ）のロー期間、すなわち、第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（Ｎ）のハイ期間において、ＰＭＯＳトランジスタ（第１画素トランジスタ）ＰＴＲ及びＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲがオン待機状態となり、ソース駆動信号（映像信号）ＳＩＧｐが供給されることで、ソース駆動信号（映像信号）ＳＩＧｐに応じた電荷が画素電極Ｐｉｘにチャージされる。
図５は、実施形態１の比較例に係る表示装置のゲート駆動部における１画素分の構成例を示す図である。図６は、実施形態１に係る表示装置の額縁領域におけるゲート駆動部の配置例を示す図である。図７は、図５に示す比較例に係る表示装置の額縁領域におけるゲート駆動部の配置例を示す図である。図６及び図７に示す例では、ＴＦＴ基板１００の第１方向（Ｘ方向）の一方の基板端（Ａ）から表示部（１１）までの額縁領域（１２）におけるゲート駆動部２２の配置例を示している。
図５に示す比較例では、処理部からハイ電位が３．３Ｖ、ロー電位がＧＮＤ電位のスタートパルスＶＰがゲート駆動部に入力される例を示している。この場合、ハイ電位が第１正極性電位、ロー電位がＧＮＤ電位の第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（Ｐ）を生成するためには、バッファ回路部の前段に、１あるいは複数段のレベル変換回路部を設ける必要がある。また、ハイ電位が第２正極性電位ＶＧＪ、ロー電位が負極性電位ＶＧＬの第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（Ｎ）を生成するためには、バッファ回路部の前段に、１あるいは複数段のレベル変換回路部を設ける必要がある。これにより、電圧値が異なる電源電圧の供給数が増え、これに伴い、電源回路にかかるコストが高くなり、表示装置の価格の上昇を招く可能性がある。また、レベル変換回路部が大きくなると、ＴＦＴ基板１００の第１方向（図中のＸ方向）の額縁領域１２の狭額縁化の阻害要因となる（図７参照）。
本実施形態に係る表示装置１０では、レベル変換回路部を必要としないか、又は、レベル変換回路部も設ける場合でも、必要最小限の回路構成に留めることが可能である。このため、図５に示す比較例よりも電圧値が異なる電源電圧の供給数を抑制することができ、電源回路２００にかかるコストを低減することができる。また、ＴＦＴ基板１００の第１方向（図中のＸ方向）の額縁領域１２の狭額縁化が可能となる（図６参照）。
以下、図８を参照して、本実施形態に係る表示装置１０における動作例について説明する。図８は、実施形態１に係る表示装置の図４に示す構成におけるタイミングチャートである。
図８に示す（ａ）は、第１スタートパルスＶＰを示している。図８に示す（ｂ）は、ＰｃｈクロックパルスＣＬＫＰを示している。図８に示す（ｃ）は、第２スタートパルスＶＮを示している。図８に示す（ｄ）は、ＮｃｈクロックパルスＣＬＫＮを示している。図８に示す（ｅ）は、第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（Ｐ）を示している。図８に示す（ｆ）は、第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（Ｎ）を示している。図８に示す（ｇ）は、映像信号ＳＩＧｐを示している。図８に示す（ｈ）は、ｑ行ｐ列の画素ＰＸの画素電極Ｐｉｘの電位を示している。
図８では、フレーム１においてｑ行ｐ列の画素ＰＸに電圧上限値Ｖｓｉｇ（＋）のソース駆動信号（映像信号）ＳＩＧｐが供給され、フレーム２においてｑ行ｐ列の画素ＰＸに電圧下限値Ｖｓｉｇ（−）のソース駆動信号（映像信号）ＳＩＧｐが供給されている例を示している。
時刻ｔｎ０において、第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（Ｐ）がロー電位（ＧＮＤ電位）となり、第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（Ｎ）がハイ電位（第２正極性電位ＶＧＪ）となると、ＰＭＯＳトランジスタ（第１画素トランジスタ）ＰＴＲ及びＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲがオン待機状態となる。このとき、ｑ行ｐ列の画素ＰＸの画素電極Ｐｉｘにチャージされた電荷が放電し、画素電極Ｐｉｘの電位がＧＮＤ電位となる。
フレーム１の時刻ｔｎ１において、電圧上限値Ｖｓｉｇ（＋）のソース駆動信号（映像信号）ＳＩＧｐが供給されると、ｑ行ｐ列の画素ＰＸの画素電極Ｐｉｘにソース駆動信号（映像信号）ＳＩＧｐの電圧上限値Ｖｓｉｇ（＋）が供給され、画素容量ＣＳにソース駆動信号（映像信号）ＳＩＧｐの電圧上限値Ｖｓｉｇ（＋）に応じた電荷がチャージされる。
その後、時刻ｔｎ２において、第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（Ｐ）がハイ電位（第２正極性電位ＶＧＨ）となり、第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（Ｎ）がロー電位（負極性電位ＶＧＬ）となると、ＰＭＯＳトランジスタ（第１画素トランジスタ）ＰＴＲ及びＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲがオフ状態となる。これにより、時刻ｔｎ３においてソース駆動信号（映像信号）ＳＩＧｐがＧＮＤ電位となっても、画素容量ＣＳによって画素電極Ｐｉｘの電位がソース駆動信号（映像信号）ＳＩＧｐの電圧上限値Ｖｓｉｇ（＋）に維持される。
フレーム２の時刻ｔｐ０において、第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（Ｐ）がロー電位（ＧＮＤ電位）となり、第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（Ｎ）がハイ電位（第２正極性電位ＶＧＪ）となると、ＰＭＯＳトランジスタ（第１画素トランジスタ）ＰＴＲ及びＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲがオン待機状態となる。このとき、ｑ行ｐ列の画素ＰＸの画素電極Ｐｉｘにチャージされた電荷が放電し、画素電極Ｐｉｘの電位がＧＮＤ電位となる。
時刻ｔｐ１において、電圧下限値Ｖｓｉｇ（−）のソース駆動信号（映像信号）ＳＩＧｐが供給されると、ｑ行ｐ列の画素ＰＸの画素電極Ｐｉｘにソース駆動信号（映像信号）ＳＩＧｐの電圧下限値Ｖｓｉｇ（−）が供給され、画素容量ＣＳにソース駆動信号（映像信号）ＳＩＧｐの電圧下限値Ｖｓｉｇ（−）に応じた電荷がチャージされる。
その後、時刻ｔｐ２において、第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（Ｐ）がハイ電位（第２正極性電位ＶＧＨ）となり、第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（Ｎ）がロー電位（負極性電位ＶＧＬ）となると、ＰＭＯＳトランジスタ（第１画素トランジスタ）ＰＴＲ及びＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲがオフ状態となる。これにより、時刻ｔｐ３においてソース駆動信号（映像信号）ＳＩＧｐがＧＮＤ電位となっても、画素容量ＣＳによって画素電極Ｐｉｘの電位がソース駆動信号（映像信号）ＳＩＧｐの電圧下限値Ｖｓｉｇ（−）に維持される。
このように、本実施形態に係る表示装置１０では、ソース駆動信号（映像信号）ＳＩＧｐの電圧範囲（｜Ｖｓｉｇ（＋）−Ｖｓｉｇ（−）｜）よりも電圧振幅値が小さい第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（Ｐ）及び第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（Ｎ）を用いて、画素トランジスタＴＲを駆動することができる。
従って、画素トランジスタＴＲを構成するＰＭＯＳトランジスタ（第１画素トランジスタ）ＰＴＲ及びＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲの特性劣化のリスクを低くすることができ、信頼性の低下を抑制することができる。
また、本実施形態では、ＰＭＯＳトランジスタ（第１画素トランジスタ）ＰＴＲ及びＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲのオンタイミング（時刻ｔｎ０、時刻ｔｐ０）では、ソース駆動信号（映像信号）ＳＩＧｐをＧＮＤ電位としている。
例えば、画素電極Ｐｉｘがソース駆動信号（映像信号）ＳＩＧｐの下限電圧Ｖｓｉｇ（−）を維持した状態で、ソース駆動信号（映像信号）ＳＩＧｐが上限電圧Ｖｓｉｇ（＋）となり、ＰＭＯＳトランジスタ（第１画素トランジスタ）ＰＴＲ及びＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲがオンとなると、瞬間的に画素トランジスタＴＲのソース−ドレイン間に｜Ｖｓｉｇ（＋）−Ｖｓｉｇ（−）｜の電圧（｜Ｖｓｉｇ（＋）｜＝｜−Ｖｓｉｇ（−）｜＝Ｖｓｉｇとしたとき、２×Ｖｓｉｇ）が印加された状態で、画素容量ＣＳに蓄積された電荷が移動する（大きな電流が流れる）ことととなり、画素トランジスタＴＲを構成するＰＭＯＳトランジスタ（第１画素トランジスタ）ＰＴＲ及びＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲの劣化要因となる可能性がある。
本実施形態では、上述したように、ＰＭＯＳトランジスタ（第１画素トランジスタ）ＰＴＲ及びＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲをオン待機状態として画素容量ＣＳに蓄積された電荷を放電し（時刻ｔｎ０、時刻ｔｐ０）、画素電極Ｐｉｘの電位をＧＮＤ電位としてから、ソース駆動信号（映像信号）ＳＩＧｐを供給する（時刻ｔｎ１、時刻ｔｐ１）。
これにより、ＰＭＯＳトランジスタ（第１画素トランジスタ）ＰＴＲ及びＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲがオンとなるタイミング（時刻ｔｎ１、時刻ｔｐ１）で画素容量ＣＳに蓄積された電荷が移動する（電流が流れる）ことを防ぐことができ、画素トランジスタＴＲを構成するＰＭＯＳトランジスタ（第１画素トランジスタ）ＰＴＲ及びＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲの劣化を抑制することができる。
また、本実施形態では、第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（Ｎ）のハイ電位を、第１正極性電圧ＶＧＨよりも低い第２正極性電圧ＶＧＪとしている。
例えば、第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（Ｐ）のロー電位及び第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（Ｎ）のハイ電位の双方をＧＮＤ電位とした場合、画素トランジスタＴＲを構成するＰＭＯＳトランジスタ（第１画素トランジスタ）ＰＴＲ及びＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲのソース−ゲート間のオフセット電圧によって画素ＰＸにＧＮＤ電位を書き込めず、画素電極Ｐｉｘに放電残圧Ｖｏｆｆｓｅｔ（Ｖｏｆｆｓｅｔ（Ｐ），Ｖｏｆｆｓｅｔ（Ｎ））が現れる（図８中の破線）。
本実施形態では、上述したように、第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（Ｎ）のハイ電位を、第１正極性電位ＶＧＨよりも低い第２正極性電位ＶＧＪとしている。
この第２正極性電位ＶＧＪを、ソース駆動信号（映像信号）ＳＩＧｐの電圧上限値と電圧下限値との電位差の半値であるＧＮＤ電位に対し、ＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲのソース−ゲート間のオフセット電圧分だけ高い値とすることで、ＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲを介して、画素ＰＸにＧＮＤ電位を書き込むことができる。
なお、上述した構成に代えて、第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（Ｐ）のロー電位を、ソース駆動信号（映像信号）ＳＩＧｐの電圧上限値Ｖｓｉｇ（＋）と電圧下限値Ｖｓｉｇ（−）との電位差の半値であるＧＮＤ電位に対し、ＰＭＯＳトランジスタ（第１画素トランジスタ）ＰＴＲのソース−ゲート間のオフセット電圧分だけ低い値とすることで、ＰＭＯＳトランジスタ（第１画素トランジスタ）ＰＴＲを介して、画素ＰＸにＧＮＤ電位を書き込むことができる。
次に、本実施形態に係る表示装置１０におけるＴＦＴ基板１００の構造について説明する。
図９は、実施形態１に係る表示装置の表示部における画素の配置例を示す図である。図１０は、実施形態１に係る表示装置の１画素の構成例を示す図である。図１１は、図１０に示す平面図をＸ−Ｘ’線で切断した断面図である。
図１１に示すように、ＴＦＴ基板１００は、基材１と、基材１の一方の面１ａ上に設けられた第１ゲートバスライン（第１走査線）ＳＣＬｑ（Ｐ）、第２ゲートバスライン（第２走査線）ＳＣＬｑ（Ｎ）、及びゲート駆動部２２を構成する薄膜トランジスタ（ＴＦＴ）のゲートと、基材１の一方の面１ａ上に設けられたゲート絶縁膜１３とを有する。ゲート絶縁膜１３は、第１ゲートバスライン（第１走査線）ＳＣＬｑ（Ｐ）、第２ゲートバスライン（第２走査線）ＳＣＬｑ（Ｎ）、及び薄膜トランジスタ（ＴＦＴ）のゲートを覆っている。
また、図１１に示すように、ＴＦＴ基板１００は、ゲート絶縁膜１３上に設けられた半導体膜３２と、ゲート絶縁膜１３上に設けられた層間絶縁膜２４とを有する。層間絶縁膜２４は、半導体膜３２を覆っている。半導体膜３２は、画素トランジスタＴＲに対応して設けられており、第１ゲートバスライン（第１走査線）ＳＣＬｑ（Ｐ）において、半導体膜３２と交差する部分が、ＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲのゲートを構成し、第２ゲートバスライン（第２走査線）ＳＣＬｑ（Ｎ）において、半導体膜３２と交差する部分が、ＰＭＯＳトランジスタ（第１画素トランジスタ）ＰＴＲのゲートを構成する。
また、図９、図１０、及び図１１に示すように、ＴＦＴ基板１００は、薄膜トランジスタ（ＴＦＴ）のソース及びドレインと、第２反射膜３１と、を有する。第２反射膜３１は、層間絶縁膜２４上にそれぞれ設けられている。
第２反射膜３１は、例えば、ソース及びドレインと同一組成の導電膜で構成されている。
また、ＴＦＴ基板１００は、ソースバスライン（映像信号線）ＤＴＬｐと、画素トランジスタＴＲのソース及びドレインと、を有する。これらソースバスライン（映像信号線）ＤＴＬｐ、画素トランジスタＴＲのソース及びドレインは、第２反射膜３１と同様に、層間絶縁膜２４上にそれぞれ設けられ、例えば、同一組成の導電膜で構成されている。なお、図９及び図１０に示す例では、画素トランジスタＴＲのソース及びドレインの図示を省略している。
また、図１１に示すように、ＴＦＴ基板１００は、層間絶縁膜２４上に設けられた絶縁性の平坦化膜３３を有する。平坦化膜３３は、第２反射膜３１を覆っている。また、平坦化膜３３は、ソースバスライン（映像信号線）ＤＴＬｐと、ここでは図示しない画素トランジスタＴＲのソース及びドレインとを覆っている。平坦化膜３３の上面３３ａは平坦であり、基材１の一方の面１ａに平行となっている。
また、図１１に示すように、ＴＦＴ基板１００は、平坦化膜３３上に設けられた共通電極４１と、共通電極４１上に設けられた第１反射膜４３と、平坦化膜３３上に設けられた絶縁膜４５と、を有する。
図１０に示すように、各画素ＰＸにおいて、第１反射膜４３と、第２反射膜３１は、平面視で並んで配置されている。
図１１に示すように、絶縁膜４５は、共通電極４１と第１反射膜４３とを覆っている。絶縁膜４５は、画素ＰＸにおける画素容量ＣＳ（図２参照）の誘電体である。画素容量ＣＳは、画素電極Ｐｉｘと共通電極４１の第２反射膜３１との両方、もしくは何れか一方とで形成されればよく、共通電極４１もしくは第２反射膜４３のどちらか一方がない構造であっても良い。
また、図１０及び図１１に示すように、ＴＦＴ基板１００は、絶縁膜４５上に設けられた画素電極Ｐｉｘを有する。画素電極Ｐｉｘは、絶縁膜４５を介して共通電極４１を覆っている。画素電極Ｐｉｘは、ここでは図示しない画素トランジスタＴＲのドレインと接続されている。
画素電極Ｐｉｘの平面視による形状は、例えば矩形である。図９に示したように、複数の画素電極Ｐｉｘは、表示部１１において、Ｘ方向と、Ｘ方向と交差するＹ方向とにそれぞれ並んでおり、２次元のマトリクス状に配置されている。本実施形態では、画素電極Ｐｉｘと平面視で重なる領域が、１つの画素ＰＸとなっている。
次に、ＴＦＴ基板１００の各部を構成する材料について、例を挙げて説明する。基材１は、ガラスもしくは可撓性の樹脂基板で構成されている。第１ゲートバスライン（第１走査線）ＳＣＬｑ（Ｐ）、第２ゲートバスライン（第２走査線）ＳＣＬｑ（Ｎ）、及び薄膜トランジスタ（ＴＦＴ）のゲートは、モリブデンを含む材料で構成されている。ゲート絶縁膜１３は、シリコン酸化膜及びシリコン窒化膜で構成されている。例えば、ゲート絶縁膜１３は、基材１側からシリコン酸化膜、シリコン窒化膜がこの順で積層された積層構造の膜で構成されている。
半導体膜３２は、ポリシリコンで構成されている有機絶縁膜である。層間絶縁膜２４は、シリコン酸化膜及びシリコン窒化膜で構成されている。例えば、層間絶縁膜２４は、基材１側からシリコン酸化膜、シリコン窒化膜、シリコン酸化膜がこの順で積層された積層構造の膜で構成されている。
第２反射膜３１は、チタン及びアルミニウムで構成されている。例えば、第２反射膜３１は、基材１側からチタン、アルミニウム、チタンがこの順で積層された積層構造の膜で構成されている。
平坦化膜３３は、アクリル樹脂で構成されている。共通電極４１は、透光性の導電膜であるＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）で構成されている。第１反射膜４３は、モリブデン及びアルミニウムで構成されている。例えば、第１反射膜４３は、基材１側からモリブデン、アルミニウム、モリブデンがこの順で積層された積層構造の膜で構成されている。
絶縁膜４５は、シリコン窒化膜で構成されている。画素電極Ｐｉｘは、ＩＴＯで構成されている。
なお、上記材料はあくまで一例である。本実施形態では、上記以外の材料でＴＦＴ基板１００の各部を構成しても良い。例えば、第１ゲートバスライン（第１走査線）ＳＣＬｑ（Ｐ）、第２ゲートバスライン（第２走査線）ＳＣＬｑ（Ｎ）、及び薄膜トランジスタ（ＴＦＴ）のゲートは、アルミニウム、銅、銀、モリブデン又はこれらの合金膜で構成されていても良い。また、例えば、第２反射膜３１は、チタンとアルミニウムとの合金である、チタンアルミニウムで構成されていても良い。
上述したように、本実施形態では、各画素ＰＸの平面視において、共通電極４１のない領域には、第２反射膜３１を設け、共通電極４１上に第１反射膜４３を設けている。具体的には、図１０に示すように、各画素ＰＸの平面視において、第１反射膜４３と第２反射膜３１とは、平面視で並んで配置されている。このうち、第１反射膜４３は、画素トランジスタＴＲのチャネル領域を遮光する機能を有している。
屋外のような強い光が表示装置１０に当たる環境下では、表示面に入射する光が電気泳動層を透過して、画素トランジスタＴＲのチャネル領域に入射すると、光伝導効果によって画素トランジスタＴＲに光リーク電流が流れ、画素トランジスタＴＲの動作が不安定になって表示不良や誤動作が発生することが懸念される。本実施形態では、第１反射膜４３によって画素トランジスタＴＲのチャネル領域を遮光することにより、光リーク電流による表示不良や誤動作を抑制している。
図１２は、図１１に示す断面図の変形例を示す図である。図１２に示すように、ＴＦＴ基板１００は、画素電極Ｐｉｘ上に設けられた保護膜６１を備える。保護膜６１は、例えばレジストである。このような構成であれば、画素電極Ｐｉｘは保護膜６１に覆われて保護される。これにより、例えば、ＴＦＴ基板１００が搬送される際に、ＴＦＴ基板１００に外部物体が接触するような事態が生じても、外部物体が画素電極Ｐｉｘに直接接触することを防ぐことができる。また、複数枚のＴＦＴ基板１００を重ねた場合でも、ＴＦＴ基板１００の画素電極Ｐｉｘが他のＴＦＴ基板１００に直接接触することを防ぐことができる。このため、画素電極Ｐｉｘが傷つくことを防ぐことができる。
次に、実施形態１に係る表示装置１０の構造について説明する。図１３は、実施形態１に係る表示装置の構造例を示す断面図である。図１３に示すように、実施形態１に係る表示装置１０は、上述のＴＦＴ基板１００と、ＴＦＴ基板１００と対向して配置された対向基板１３０と、ＴＦＴ基板１００と対向基板１３０との間に配置された電気泳動層１６０と、シール部１５２と、を備える。
対向基板１３０は、基材１３１と、対向電極１３３とを有する。基材１３１は、透光性のガラス基板、透光性の樹脂基板又は透光性の樹脂フィルムである。対向電極１３３は、基材１３１において、ＴＦＴ基板１００と対向する面側に設けられている。対向電極１３３は、透光性の導電膜であるＩＴＯで構成されている。対向電極１３３と画素電極Ｐｉｘは、電気泳動層１６０を挟んで対向している。
シール部１５２は、ＴＦＴ基板１００と対向基板１３０との間に設けられている。ＴＦＴ基板１００、対向基板１３０及びシール部１５２により囲まれた内部の空間に電気泳動層１６０が封止されている。シール部１５２には接続部材１５３が設けられている。対向電極１３３は、接続部材１５３を介して、ＴＦＴ基板１００の共通電極４１または第２反射膜４３と接続される。これにより、対向電極１３３に共通電位ＶＣＯＭが供給される。
電気泳動層１６０は、複数のマイクロカプセル１６３を含む。マイクロカプセル１６３の内部には、複数の黒色微粒子１６１と、複数の白色微粒子１６２と、分散液１６５とが封入されている。複数の黒色微粒子１６１及び複数の白色微粒子１６２は、分散液１６５に分散されている。分散液１６５は、例えばシリコーンオイル等の、透光性の液体である。黒色微粒子１６１は、電気泳動粒子であり、例えば負に帯電したグラファイトが用いられる。白色微粒子１６２は、電気泳動粒子であり、例えば正に帯電した酸化チタン（ＴｉＯ２）が用いられる。
画素電極Ｐｉｘと対向電極１３３との間に電界が形成されることにより、黒色微粒子１６１と白色微粒子１６２との分散状態が変化する。黒色微粒子１６１と白色微粒子１６２の分散状態に応じて、電気泳動層１６０を透過する光の透過状態が変化する。これにより、表示面に画像が表示される。例えば、対向電極１３３に共通電位ＶＣＯＭ（例えば、ＧＮＤ電位）が供給され、画素電極Ｐｉｘに負の電位が供給されると、負に帯電している黒色微粒子１６１は対向基板１３０側に移動し、正に帯電している白色微粒子１６２はＴＦＴ基板１００側に移動する。これにより、対向基板１３０側からＴＦＴ基板１００を見ると、画素電極Ｐｉｘと平面視で重なる領域（画素）は、黒表示となる。
（変形例）
図１４は、実施形態１の変形例に係る表示装置の概略構成の一例を示す図である。図１５は、実施形態１の変形例に係る表示装置の表示部及び表示パネル駆動部の全体構成の一例を示す図である。図１６は、実施形態１の変形例に係る表示装置の第１方向（Ｘ方向）の一方の額縁領域における第１ゲート駆動部の配置例を示す図である。図１７は、実施形態１の変形例に係る表示装置の第１方向（Ｘ方向）の他方の額縁領域における第２ゲート駆動部の配置例を示す図である。図１６に示す例では、ＴＦＴ基板１００ａの第１方向（Ｘ方向）の一方の基板端Ａから表示部１１ａまでの額縁領域１２における第１ゲート駆動部２２ａ−１の配置例を示している。図１７に示す例では、ＴＦＴ基板１００ａの第１方向（Ｘ方向）の他方の基板端Ｂから表示部１１ａまでの額縁領域１２における第２ゲート駆動部２２ａ−２の配置例を示している。
上述した実施形態１では、ゲート駆動部２２を第１方向（図中のＸ方向）の一方の額縁領域１２に設けた例を示したが、図１４から図１７に示す実施形態１の変形例では、第１ゲート駆動部２２ａ−１を第１方向（図中のＸ方向）の一方の額縁領域１２に設け、第２ゲート駆動部２２ａ−２を第１方向（図中のＸ方向）の他方の額縁領域１２に設けた例を示している。
図１４から図１７に示す実施形態１の変形例では、第１ゲート駆動部２２ａ−１を構成する各構成部と第２ゲート駆動部２２ａ−２を構成する各構成部とは同一である。具体的に、第１ゲートパルス生成部２２０ａ−１を構成する第１シフトレジスタ２２０Ｐａ−１と第２ゲートパルス生成部２２０ａ−２を構成する第１シフトレジスタ２２０Ｐａ−２とは同一である。また、第１ゲートパルス生成部２２０ａ−１を構成する第２シフトレジスタ２２０Ｎａ−１と第２ゲートパルス生成部２２０ａ−２を構成する第２シフトレジスタ２２０Ｎａ−２とは同一である。また、バッファ回路部２２１ａ−１を構成する第１バッファ回路２２１Ｐａ−１とバッファ回路部２２１ａ−２を構成する第１バッファ回路２２１Ｐａ−２とは同一である。また、バッファ回路部２２１ａ−１を構成する第２バッファ回路２２１Ｎａ−１とバッファ回路部２２１ａ−２を構成する第２バッファ回路２２１Ｎａ−２とは同一である。すなわち、第１ゲートバスライン（第１走査線）ＳＣＬｑ（Ｐ）は、第１ゲート駆動部２２ａ−１及び第２ゲート駆動部２２ａ−２の双方から第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（Ｐ）が供給され、第２ゲートバスライン（第２走査線）ＳＣＬｑ（Ｎ）は、第１ゲート駆動部２２ａ−１及び第２ゲート駆動部２２ａ−２の双方から第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（Ｎ）が供給される。
処理部２３ａは、第１ゲート駆動部２２ａ−１及び第２ゲート駆動部２２ａ−２の双方に、第１スタートパルスＶＰ、第２スタートパルスＶＮ、ＰｃｈクロックパルスＣＬＫＰ、及びＮｃｈクロックパルスＣＬＫＮを出力する。
図１４から図１７に示す実施形態１の変形例では、第１ゲートバスライン（第１走査線）ＳＣＬｑ（Ｐ）及び第２ゲートバスライン（第２走査線）ＳＣＬｑ（Ｎ）の負荷が第１ゲート駆動部２２ａ−１と第２ゲート駆動部２２ａ−２とで分担される。これにより、第１ゲート駆動部２２ａ−１及び第２ゲート駆動部２２ａ−２のそれぞれから見た第１ゲートバスライン（第１走査線）ＳＣＬｑ（Ｐ）及び第２ゲートバスライン（第２走査線）ＳＣＬｑ（Ｎ）の時定数が低下するので、１水平期間を短くすることができ、例えば、表示部１１ａの高精細化が可能となる。
図５に示す比較例において、同一構成のゲート駆動部を第１方向（Ｘ方向）の双方の額縁領域１２に設けた場合でも同様に表示部の高精細化は可能であるが、図１４から図１７に示す実施形態１の変形例では、電圧値が異なる電源電圧の供給数を抑制しつつ、表示部１１ａの高精細化を実現することができる。また、図１６及び図１７に示すように、ＴＦＴ基板１００ａの第１方向（図中のＸ方向）の額縁領域１２の狭額縁化が可能である。
以上説明したように、実施形態１に係る表示装置１０は、画素ＰＸを構成する画素トランジスタＴＲを、ＰＭＯＳトランジスタ（第１画素トランジスタ）ＰＴＲとＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲとが並列接続されたＣＭＯＳ（相補型ＭＯＳ）構成とし、ＰＭＯＳトランジスタ（第１画素トランジスタ）ＰＴＲのゲートに第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（Ｐ）を供給する第１シフトレジスタ２２０Ｐと、ＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲのゲートに第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（Ｎ）を供給する第２シフトレジスタ２２０Ｎと、を備える。第１シフトレジスタ２２０Ｐは、ＰＭＯＳトランジスタ（第１画素トランジスタ）ＰＴＲのソースに供給されるソース駆動信号（映像信号）ＳＩＧｐの電圧上限値Ｖｓｉｇ（＋）よりも高い第１正極性電位ＶＧＨと、表示部１１におけるＧＮＤ電位とが印加されて動作し、第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（Ｐ）のハイ電位を第１正極性電位ＶＧＨ、ロー電位をＧＮＤ電位とする。第２シフトレジスタ２２０Ｎは、第１正極性電位ＶＧＨよりも低い第２正極性電位ＶＧＪと、ＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲのソースに供給されるソース駆動信号（映像信号）ＳＩＧｐの電圧下限値Ｖｓｉｇ（−）よりも低い負極性電位ＶＧＬとが印加されて動作し、第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（Ｎ）のハイ電位を第２正極性電位ＶＧＪ、ロー電位を負極性電位ＶＧＬとする。
これにより、電圧値が異なる電源電圧の供給数を抑制することができ、電源回路２００にかかるコストを低減することができる。また、ＴＦＴ基板１００の第１方向（Ｘ方向）の額縁領域１２に配置される回路を少なくすることができ、ＴＦＴ基板１００の第１方向（Ｘ方向）の額縁領域１２の狭額縁化が可能となる。
また、第２正極性電位ＶＧＪを、ソース駆動信号（映像信号）ＳＩＧｐの電圧上限値Ｖｓｉｇ（＋）と電圧下限値Ｖｓｉｇ（−）との電位差の半値であるＧＮＤ電位に対し、ＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲのソース−ゲート間のオフセット電圧分だけ高い値とすることで、ＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲを介して、画素ＰＸにＧＮＤ電位を書き込むことができる。
また、実施形態１の変形例に係る表示装置１０ａは、ＴＦＴ基板１００ａの第１方向（Ｘ方向）の一方の額縁領域１２に第１シフトレジスタ２２０Ｐａ−１及び第２シフトレジスタ２２０Ｎａ−１を設け、ＴＦＴ基板１００ａの第１方向（Ｘ方向）の他方の額縁領域１２に第１シフトレジスタ２２０Ｐａ−２及び第２シフトレジスタ２２０Ｎａ−２を設け、第１シフトレジスタ２２０Ｐａ−１及び第１シフトレジスタ２２０Ｐａ−２の双方から、第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（Ｐ）を供給し、第２シフトレジスタ２２０Ｎａ−１及び第２シフトレジスタ２２０Ｎａ−２の双方から、第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（Ｎ）を供給することで、第１ゲートバスライン（第１走査線）ＳＣＬｑ（Ｐ）及び第２ゲートバスライン（第２走査線）ＳＣＬｑ（Ｎ）の時定数が低下するので、１水平期間を短くすることができる。これにより、電圧値が異なる電源電圧の供給数を抑制しつつ、表示部１１ａの高精細化を実現することができる。また、ＴＦＴ基板１００ａの第１方向（Ｘ方向）の額縁領域１２の狭額縁化が可能である。
本実施形態により、電圧値が異なる電源電圧の供給数を抑制可能な表示装置１０，１０ａを提供することができる。
（実施形態２）
以下、上述した実施形態１と同一の機能を有する構成には同一の符号を付して説明を省略し、実施形態２の表示装置について実施形態１との相違点を中心に説明する。
図１８は、実施形態２に係る表示装置の概略構成の一例を示す図である。図１９は、実施形態２に係る表示装置の表示部及び表示パネル駆動部の全体構成の一例を示す図である。図２０は、実施形態２に係る表示装置の第１方向（Ｘ方向）の一方の額縁領域における第１ゲート駆動部の配置例を示す図である。図２１は、実施形態２に係る表示装置の第１方向（Ｘ方向）の他方の額縁領域における第２ゲート駆動部の配置例を示す図である。図２０に示す例では、ＴＦＴ基板１００ｂの第１方向（Ｘ方向）の一方の基板端Ａから表示部１１ｂまでの額縁領域１２における第１ゲート駆動部２２ｂ−１の配置例を示している。図２１に示す例では、ＴＦＴ基板１００ｂの第１方向（Ｘ方向）の他方の基板端Ｂから表示部１１ｂまでの額縁領域１２における第２ゲート駆動部２２ｂ−２の配置例を示している。
図１８から図２１に示す本実施形態に係る表示装置１０ｂは、ＴＦＴ基板１００ｂの第１方向（図中のＸ方向）の一方の額縁領域１２に設けられた第１ゲート駆動部２２ｂ−１から、第１ゲートバスライン（第１走査線）ＳＣＬｑ（Ｐ）に第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（Ｐ）を供給し、ＴＦＴ基板１００ｂの第１方向（図中のＸ方向）の他方の額縁領域１２に設けられた第２ゲート駆動部２２ｂ−２から、第２ゲートバスライン（第１走査線）ＳＣＬｑ（Ｎ）に第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（Ｎ）を供給する構成である。
第１ゲート駆動部２２ｂ−１は、第１ゲートパルス生成部２２０ｂ−１と、バッファ回路部２２１ｂ−１と、を備えている。
第１ゲートパルス生成部２２０ｂ−１は、第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（Ｐ）を生成する第１シフトレジスタ２２０Ｐｂ−１を備えている。
バッファ回路部２２１ｂ−１は、第１シフトレジスタ２２０Ｐｂ−１によって生成された第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（Ｐ）を第１ゲートバスライン（第１走査線）ＳＣＬｑ（Ｐ）に供給する第１バッファ回路２２１Ｐｂ−１を備えている。
第２ゲート駆動部２２ｂ−２は、第２ゲートパルス生成部２２０ｂ−２と、バッファ回路部２２１ｂ−２と、を備えている。
第２ゲートパルス生成部２２０ｂ−２は、第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（Ｎ）を生成する第２シフトレジスタ２２０Ｎｂ−２を備えている。
バッファ回路部２２１ｂ−２は、第２シフトレジスタ２２０Ｎｂ−２によって生成された第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（Ｎ）を第２ゲートバスライン（第２走査線）ＳＣＬｑ（Ｎ）に供給する第２バッファ回路２２１Ｎｂ−２を備えている。
処理部２３ｂは、第１ゲート駆動部２２ｂ−１に第１スタートパルスＶＰ及びＰｃｈクロックパルスＣＬＫＰを出力し、第２ゲート駆動部２２ｂ−２に、第２スタートパルスＶＮ及びＮｃｈクロックパルスＣＬＫＮを出力する。
本実施形態に係る表示装置１０ｂでは、上述したように、ＴＦＴ基板１００ｂの第１方向（図中のＸ方向）の一方の額縁領域１２に、第１シフトレジスタ２２０Ｐｂ−１及び第１バッファ回路２２１Ｐｂ−１を設け、ＴＦＴ基板１００ｂの第１方向（図中のＸ方向）の他方の額縁領域１２に、第２シフトレジスタ２２０Ｎｂ−２及び第２バッファ回路２２１Ｎｂ−２を設けている。このため、図２０及び図２１に示すように、実施形態１の構成よりもＴＦＴ基板１００ｂの第１方向（図中のＸ方向）の額縁領域１２の狭額縁化が可能である。また、実施形態１と同様に、電圧値が異なる電源電圧の供給数を抑制することができ、電源回路２００にかかるコストを低減することができる。
以上説明したように、実施形態２に係る表示装置１０ｂは、第１シフトレジスタ２２０Ｐｂ−１を第１方向（Ｘ方向）の一方の額縁領域１２に設け、第２シフトレジスタ２２０Ｎｂ−２を第１方向（Ｘ方向）の他方の額縁領域１２に設けている。これにより、実施形態１よりもＴＦＴ基板１００ｂの第１方向（Ｘ方向）の額縁領域１２の狭額縁化が可能である。
また、実施形態１と同様に、電圧値が異なる電源電圧の供給数を抑制することができるので、電源回路２００にかかるコストを低減することができ、表示装置１０ｂの低価格化が実現可能である。
本実施形態により、電圧値が異なる電源電圧の供給数を抑制可能な表示装置１０ｂを提供することができる。
（実施形態３）
以下、上述した実施形態１，２と同一の機能を有する構成には同一の符号を付して説明を省略し、実施形態３の表示装置について実施形態１，２との相違点を中心に説明する。
図２２は、実施形態３に係る表示装置の概略構成の一例を示す図である。図２３は、実施形態３に係る表示装置の表示部及び表示パネル駆動部の全体構成の一例を示す図である。図２４は、実施形態３に係る表示装置の第１方向（Ｘ方向）の一方の額縁領域における第１ゲート駆動部の配置例を示す図である。図２５は、実施形態３に係る表示装置の第１方向（Ｘ方向）の他方の額縁領域における第２ゲート駆動部の配置例を示す図である。図２４に示す例では、ＴＦＴ基板１００ｃの第１方向（Ｘ方向）の一方の基板端Ａから表示部１１ｃまでの額縁領域１２における第１ゲート駆動部２２ｃ−１の配置例を示している。図２５に示す例では、ＴＦＴ基板１００ｃの第１方向（Ｘ方向）の他方の基板端Ｂから表示部１１ｃまでの額縁領域１２における第２ゲート駆動部２２ｃ−２の配置例を示している。
図２２から図２５に示す構成では、ＴＦＴ基板１００ｃの第１方向（図中のＸ方向）の一方の額縁領域１２に設けられた第１ゲート駆動部２２ｃ−１から、奇数行に並ぶ画素ＰＸに第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（Ｐ）及び第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（Ｎ）を供給し、ＴＦＴ基板１００ｃの第１方向（図中のＸ方向）の他方の額縁領域１２に設けられた第２ゲート駆動部２２ｃ−２から、偶数行に並ぶ画素ＰＸに第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ＋１（Ｐ）及び第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ＋１（Ｎ）を供給する。
図２２から図２５に示す構成において、第１ゲート駆動部２２ｃ−１は、第１ゲートパルス生成部２２０ｃ−１と、バッファ回路部２２１ｃ−１と、を備えている。
第１ゲートパルス生成部２２０ｃ−１は、奇数行に属する画素ＰＸのＰＭＯＳトランジスタ（第１画素トランジスタ）ＰＴＲのゲートに接続された第１ゲートバスライン（第１走査線）ＳＣＬｑ（Ｐ）に第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（Ｐ）を供給する第１シフトレジスタ２２０Ｐｃ−１と、奇数行に属する画素ＰＸのＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲのゲートに接続された第２ゲートバスライン（第１走査線）ＳＣＬｑ（Ｎ）に第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（Ｎ）を供給する第２シフトレジスタ２２０Ｎｃ−１と、を備えている。
バッファ回路部２２１ｃ−１は、第１シフトレジスタ２２０Ｐｃ−１によって生成された第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（Ｐ）を、奇数行に属する画素ＰＸのＰＭＯＳトランジスタ（第１画素トランジスタ）ＰＴＲのゲートに接続された第１ゲートバスライン（第１走査線）ＳＣＬｑ（Ｐ）に供給する第１バッファ回路２２１Ｐｃ−１と、第２シフトレジスタ２２０Ｎｃ−１によって生成された第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（Ｎ）を、奇数行に属する画素ＰＸのＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲのゲートに接続された第２ゲートバスライン（第２走査線）ＳＣＬｑ（Ｎ）に供給する第２バッファ回路２２１Ｎｃ−１と、を備えている。
また、図２２から図２５に示す構成において、第２ゲート駆動部２２ｃ−２は、第２ゲートパルス生成部２２０ｃ−２と、バッファ回路部２２１ｃ−２と、を備えている。
第１ゲートパルス生成部２２０ｃ−２は、偶数行に属する画素ＰＸのＰＭＯＳトランジスタ（第１画素トランジスタ）ＰＴＲのゲートに接続された第１ゲートバスライン（第１走査線）ＳＣＬｑ＋１（Ｐ）に第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ＋１（Ｐ）を供給する第１シフトレジスタ２２０Ｐｃ−２と、偶数行に属する画素ＰＸのＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲのゲートに接続された第２ゲートバスライン（第１走査線）ＳＣＬｑ＋１（Ｎ）に第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ＋１（Ｎ）を供給する第２シフトレジスタ２２０Ｎｃ−２と、を備えている。
バッファ回路部２２１ｃ−２は、第１シフトレジスタ２２０Ｐｃ−２によって生成された第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ＋１（Ｐ）を、偶数行に属する画素ＰＸのＰＭＯＳトランジスタ（第１画素トランジスタ）ＰＴＲのゲートに接続された第１ゲートバスライン（第１走査線）ＳＣＬｑ＋１（Ｐ）に供給する第１バッファ回路２２１Ｐｃ−２と、第２シフトレジスタ２２０Ｎｃ−２によって生成された第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ＋１（Ｎ）を、偶数行に属する画素ＰＸのＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲのゲートに接続された第２ゲートバスライン（第２走査線）ＳＣＬｑ＋１（Ｎ）に供給する第２バッファ回路２２１Ｎｃ−２と、を備えている。
処理部２３ｃは、第１ゲート駆動部２２ｃ−１の第１シフトレジスタ２２０Ｐｃ−１に第１スタートパルスＶＰ及び第１ＰｃｈクロックパルスＣＬＫＰ１を出力する。また、処理部２３ｃは、第１ゲート駆動部２２ｃ−１の第２シフトレジスタ２２０Ｎｃ−１に第２スタートパルスＶＮ及び第１ＮｃｈクロックパルスＣＬＫＮ１を出力する。また、処理部２３ｃは、第２ゲート駆動部２２ｃ−２の第１シフトレジスタ２２０Ｐｃ−２に第１スタートパルスＶＰ及び第２ＰｃｈクロックパルスＣＬＫＰ２を出力する。また、処理部２３ｃは、第２ゲート駆動部２２ｃ−２の第２シフトレジスタ２２０Ｎｃ−２に第２スタートパルスＶＮ及び第２ＮｃｈクロックパルスＣＬＫＮ２を出力する。
本実施形態に係る表示装置１０ｃでは、図２４に示すように、２行分の画素ＰＸの幅の額縁領域１２で１行分の第１ゲート駆動部２２ｃ−１の回路を配置することができる。また、本実施形態に係る表示装置１０ｃでは、図２５に示すように、２行分の画素ＰＸの幅の額縁領域１２で１行分の第２ゲート駆動部２２ｃ−２の回路を配置することができる。このため、実施形態１の構成よりもＴＦＴ基板１００ｃの第１方向（図中のＸ方向）の額縁領域１２の狭額縁化が可能である。また、実施形態１と同様に、電圧値が異なる電源電圧の供給数を抑制することができ、電源回路２００にかかるコストを低減することができる。
以下、図２６を参照して、本実施形態に係る表示装置１０ｃにおける動作例について説明する。図２６は、実施形態３に係る表示装置の図２２から図２５に示す構成におけるタイミングチャートである。
図２６に示す（ａ）は、第１スタートパルスＶＰを示している。
図２６に示す（ｂ−１）は、第１ＰｃｈクロックパルスＣＬＫＰ１を示している。図２６に示す（ｂ−２）は、第２ＰｃｈクロックパルスＣＬＫＰ２を示している。
図２６に示す（ｃ）は、第２スタートパルスＶＮを示している。図２６に示す（ｄ−１）は、第１ＮｃｈクロックパルスＣＬＫＮ１を示している。図２６に示す（ｄ−２）は、第２ＮｃｈクロックパルスＣＬＫＮ２を示している。
図２６に示す（ｅ−１）は、第１ゲートパルス生成部２２０ｃ−１から出力される第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（Ｐ）を示している。図２６に示す（ｅ−２）は、第２ゲートパルス生成部２２０ｃ−２から出力される第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ＋１（Ｐ）を示している。
図２６に示す（ｆ−１）は、第１ゲートパルス生成部２２０ｃ−１から出力される第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（Ｎ）を示している。図２６に示す（ｆ−２）は、第２ゲートパルス生成部２２０ｃ−２から出力される第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ＋１（Ｎ）を示している。
図２６に示す例では、時刻ｔ０から時刻ｔ４までの期間が奇数行であるｑ行目の画素ＰＸにソース駆動信号（映像信号）が書き込まれる水平期間を示し、時刻ｔ４から時刻ｔ８までの期間が偶数行であるｑ＋１行目の画素ＰＸにソース駆動信号（映像信号）が書き込まれる水平期間を示している。
時刻ｔ０において、第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（Ｐ）がロー電位（ＧＮＤ電位）となり、第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（Ｎ）がハイ電位（第２正極性電位ＶＧＪ）となると、ｑ行目の画素ＰＸのＰＭＯＳトランジスタ（第１画素トランジスタ）ＰＴＲ及びＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲがオン待機状態となる。
時刻ｔ１において、ｑ行目の画素ＰＸにソース駆動信号（映像信号）が供給されると、ｑ行目の画素ＰＸの画素電極Ｐｉｘにソース駆動信号（映像信号）が供給され、画素容量ＣＳにソース駆動信号（映像信号）に応じた電荷がチャージされる。
その後、時刻ｔ２において、第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（Ｐ）がハイ電位（第２正極性電位ＶＧＨ）となり、第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（Ｎ）がロー電位（負極性電位ＶＧＬ）となると、ｑ行目の画素ＰＸのＰＭＯＳトランジスタ（第１画素トランジスタ）ＰＴＲ及びＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲがオフ状態となる。これにより、時刻ｔ３においてソース駆動信号（映像信号）がＧＮＤ電位となっても、画素容量ＣＳによって画素電極Ｐｉｘの電位が維持される。
時刻ｔ４において、第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ＋１（Ｐ）がロー電位（ＧＮＤ電位）となり、第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ＋１（Ｎ）がハイ電位（第２正極性電位ＶＧＪ）となると、ｑ＋１行目のＰＭＯＳトランジスタ（第１画素トランジスタ）ＰＴＲ及びＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲがオン待機状態となる。
時刻ｔ５において、ｑ＋１行目の画素ＰＸにソース駆動信号（映像信号）が供給されると、ｑ＋１行目の画素ＰＸの画素電極Ｐｉｘにソース駆動信号（映像信号）が供給され、画素容量ＣＳにソース駆動信号（映像信号）に応じた電荷がチャージされる。
その後、時刻ｔ６において、第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ＋１（Ｐ）がハイ電位（第２正極性電位ＶＧＨ）となり、第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ＋１（Ｎ）がロー電位（負極性電位ＶＧＬ）となると、ｑ＋１行目の画素ＰＸのＰＭＯＳトランジスタ（第１画素トランジスタ）ＰＴＲ及びＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲがオフ状態となる。これにより、時刻ｔ７においてソース駆動信号（映像信号）がＧＮＤ電位となっても、画素容量ＣＳによって画素電極Ｐｉｘの電位が維持される。
（変形例）
図２７は、実施形態３の変形例に係る表示装置の概略構成の一例を示す図である。図２８は、実施形態３の変形例に係る表示装置の表示部及び表示パネル駆動部の全体構成の一例を示す図である。図２９は、実施形態３の変形例に係る表示装置の第１方向（Ｘ方向）の一方の額縁領域における第１ゲート駆動部の配置例を示す図である。図３０は、実施形態３の変形例に係る表示装置の第１方向（Ｘ方向）の他方の額縁領域における第２ゲート駆動部の配置例を示す図である。図２９に示す例では、ＴＦＴ基板１００ｄの第１方向（Ｘ方向）の一方の基板端Ａから表示部１１ｄまでの額縁領域１２における第１ゲート駆動部２２ｄ−１の配置例を示している。図３０に示す例では、ＴＦＴ基板１００ｄの第１方向（Ｘ方向）の他方の基板端Ｂから表示部１１ｄまでの額縁領域１２における第２ゲート駆動部２２ｄ−２の配置例を示している。
図２７から図３０に示す実施形態３の変形例に係る表示装置１０ｄの構成では、ＴＦＴ基板１００ｄの第１方向（図中のＸ方向）の一方の額縁領域１２に設けられた第１ゲート駆動部２２ｄ−１から、ｂ＋２×ｃ×ａ行（ａは１以上の整数、ｂは１以上ａ以下の整数、ｃは０以上の整数、ここでは、ａ＝２）に並ぶ画素ＰＸに第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（Ｐ），ＧＡＴＥｑ＋１（Ｐ）及び第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（Ｎ），ＧＡＴＥｑ＋１（Ｎ）を供給し、ＴＦＴ基板１００ｄの第１方向（図中のＸ方向）の他方の額縁領域１２に設けられた第２ゲート駆動部２２ｃ−２から、ｂ＋（２×ｃ＋１）×ａ行に並ぶ画素ＰＸに第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ＋２（Ｐ），ＧＡＴＥｑ＋３（Ｐ）及び第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ＋２（Ｎ），ＧＡＴＥｑ＋３（Ｎ）を供給する。なお、上述した実施形態３に係る表示装置１０ｃでは、ａ＝１である場合の例を示している。
図２７から図３０に示す構成において、第１ゲート駆動部２２ｄ−１は、第１ゲートパルス生成部２２０ｄ−１と、バッファ回路部２２１ｄ−１と、を備えている。
第１ゲートパルス生成部２２０ｄ−１は、ｂ＋２×ｃ×ａ行に並ぶ画素ＰＸのうち、ｂの値が１である行に属する画素ＰＸのＰＭＯＳトランジスタ（第１画素トランジスタ）ＰＴＲのゲートに接続された第１ゲートバスライン（第１走査線）ＳＣＬｑ（Ｐ）に第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（Ｐ）を供給する第１シフトレジスタ２２０Ｐｄ−１と、ｂ＋２×ｃ×ａ行に並ぶ画素ＰＸのうち、ｂの値が２である行に属する画素ＰＸのＰＭＯＳトランジスタ（第１画素トランジスタ）ＰＴＲのゲートに接続された第１ゲートバスライン（第１走査線）ＳＣＬｑ＋１（Ｐ）に第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ＋１（Ｐ）を供給する第１シフトレジスタ２２０Ｐｄ−２と、ｂ＋２×ｃ×ａ行に並ぶ画素ＰＸのうち、ｂの値が１である行に属する画素ＰＸのＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲのゲートに接続された第２ゲートバスライン（第１走査線）ＳＣＬｑ（Ｎ）に第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（Ｎ）を供給する第２シフトレジスタ２２０Ｎｄ−１と、ｂ＋２×ｃ×ａ行に並ぶ画素ＰＸのうち、ｂの値が２である行に属する画素ＰＸのＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲのゲートに接続された第２ゲートバスライン（第１走査線）ＳＣＬｑ＋１（Ｎ）に第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ＋１（Ｎ）を供給する第２シフトレジスタ２２０Ｎｄ−２と、を備えている。
バッファ回路部２２１ｄ−１は、ｂ＋２×ｃ×ａ行に並ぶ画素ＰＸのうち、ｂの値が１である行に属する画素ＰＸのＰＭＯＳトランジスタ（第１画素トランジスタ）ＰＴＲのゲートに接続された第１ゲートバスライン（第１走査線）ＳＣＬｑ（Ｐ）に対し、第１シフトレジスタ２２０Ｐｄ−１によって生成された第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（Ｐ）を供給する第１バッファ回路２２１Ｐｄ−１と、ｂ＋２×ｃ×ａ行に並ぶ画素ＰＸのうち、ｂの値が２である行に属する画素ＰＸのＰＭＯＳトランジスタ（第１画素トランジスタ）ＰＴＲのゲートに接続された第１ゲートバスライン（第１走査線）ＳＣＬｑ＋１（Ｐ）に対し、第１シフトレジスタ２２０Ｐｄ−２によって生成された第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ＋１（Ｐ）を、供給する第１バッファ回路２２１Ｐｄ−２と、ｂ＋２×ｃ×ａ行に並ぶ画素ＰＸのうち、ｂの値が１である行に属する画素ＰＸのＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲのゲートに接続された第２ゲートバスライン（第２走査線）ＳＣＬｑ（Ｎ）に対し、第２シフトレジスタ２２０Ｎｄ−１によって生成された第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（Ｎ）を供給する第２バッファ回路２２１Ｎｄ−１と、ｂ＋２×ｃ×ａ行に並ぶ画素ＰＸのうち、ｂの値が２である行に属する画素ＰＸのＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲのゲートに接続された第２ゲートバスライン（第２走査線）ＳＣＬｑ＋１（Ｎ）に対し、第２シフトレジスタ２２０Ｎｄ−２によって生成された第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ＋１（Ｎ）を供給する第２バッファ回路２２１Ｎｄ−２と、を備えている。
また、図２７から図３０に示す構成において、第２ゲート駆動部２２ｄ−２は、第２ゲートパルス生成部２２０ｄ−２と、バッファ回路部２２１ｄ−２と、を備えている。
第１ゲートパルス生成部２２０ｄ−２は、ｂ＋（２×ｃ＋１）×ａ行に並ぶ画素ＰＸのうち、ｂの値が１である行に属する画素ＰＸのＰＭＯＳトランジスタ（第１画素トランジスタ）ＰＴＲのゲートに接続された第１ゲートバスライン（第１走査線）ＳＣＬｑ＋２（Ｐ）に第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ＋２（Ｐ）を供給する第１シフトレジスタ２２０Ｐｄ−３と、ｂ＋（２×ｃ＋１）×ａ行に並ぶ画素ＰＸのうち、ｂの値が２である行に属する画素ＰＸのＰＭＯＳトランジスタ（第１画素トランジスタ）ＰＴＲのゲートに接続された第１ゲートバスライン（第１走査線）ＳＣＬｑ＋３（Ｐ）に第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ＋３（Ｐ）を供給する第１シフトレジスタ２２０Ｐｄ−４と、ｂ＋（２×ｃ＋１）×ａ行に並ぶ画素ＰＸのうち、ｂの値が１である行に属する画素ＰＸのＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲのゲートに接続された第２ゲートバスライン（第１走査線）ＳＣＬｑ＋２（Ｎ）に第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ＋２（Ｎ）を供給する第２シフトレジスタ２２０Ｎｄ−３と、ｂ＋（２×ｃ＋１）×ａ行に並ぶ画素ＰＸのうち、ｂの値が２である行に属する画素ＰＸのＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲのゲートに接続された第２ゲートバスライン（第１走査線）ＳＣＬｑ＋３（Ｎ）に第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ＋３（Ｎ）を供給する第２シフトレジスタ２２０Ｎｄ−４と、を備えている。
バッファ回路部２２１ｄ−２は、ｂ＋（２×ｃ＋１）×ａ行に並ぶ画素ＰＸのうち、ｂの値が１である行に属する画素ＰＸのＰＭＯＳトランジスタ（第１画素トランジスタ）ＰＴＲのゲートに接続された第１ゲートバスライン（第１走査線）ＳＣＬｑ＋２（Ｐ）に対し、第１シフトレジスタ２２０Ｐｄ−３によって生成された第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ＋２（Ｐ）を供給する第１バッファ回路２２１Ｐｄ−３と、ｂ＋（２×ｃ＋１）×ａ行に並ぶ画素ＰＸのうち、ｂの値が２である行に属する画素ＰＸのＰＭＯＳトランジスタ（第１画素トランジスタ）ＰＴＲのゲートに接続された第１ゲートバスライン（第１走査線）ＳＣＬｑ＋３（Ｐ）に対し、第１シフトレジスタ２２０Ｐｄ−４によって生成された第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ＋３（Ｐ）を供給する第１バッファ回路２２１Ｐｄ−４と、ｂ＋（２×ｃ＋１）×ａ行に並ぶ画素ＰＸのうち、ｂの値が１である行に属する画素ＰＸのＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲのゲートに接続された第２ゲートバスライン（第２走査線）ＳＣＬｑ＋２（Ｎ）に対し、第２シフトレジスタ２２０Ｎｄ−３によって生成された第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ＋２（Ｎ）を供給する第２バッファ回路２２１Ｎｄ−３と、ｂ＋（２×ｃ＋１）×ａ行に並ぶ画素ＰＸのうち、ｂの値が２である行に属する画素ＰＸのＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲのゲートに接続された第２ゲートバスライン（第２走査線）ＳＣＬｑ＋３（Ｎ）に対し、第２シフトレジスタ２２０Ｎｄ−４によって生成された第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ＋３（Ｎ）を供給する第２バッファ回路２２１Ｎｄ−４と、を備えている。
処理部２３ｄは、第１ゲート駆動部２２ｄ−１の第１シフトレジスタ２２０Ｐｄ−１に第１スタートパルスＶＰ及び第１ＰｃｈクロックパルスＣＬＫＰ１を出力する。また、処理部２３ｄは、第１ゲート駆動部２２ｄ−１の第１シフトレジスタ２２０Ｐｄ−２に第１スタートパルスＶＰ及び第２ＰｃｈクロックパルスＣＬＫＰ２を出力する。また、処理部２３ｄは、第１ゲート駆動部２２ｄ−１の第２シフトレジスタ２２０Ｎｄ−１に第２スタートパルスＶＮ及び第１ＮｃｈクロックパルスＣＬＫＮ１を出力する。また、処理部２３ｄは、第１ゲート駆動部２２ｄ−１の第２シフトレジスタ２２０Ｎｄ−２に第２スタートパルスＶＮ及び第２ＮｃｈクロックパルスＣＬＫＮ２を出力する。また、処理部２３ｄは、第２ゲート駆動部２２ｄ−２の第１シフトレジスタ２２０Ｐｄ−３に第１スタートパルスＶＰ及び第３ＰｃｈクロックパルスＣＬＫＰ３を出力する。また、処理部２３ｄは、第２ゲート駆動部２２ｄ−２の第１シフトレジスタ２２０Ｐｄ−４に第１スタートパルスＶＰ及び第４ＰｃｈクロックパルスＣＬＫＰ４を出力する。また、処理部２３ｄは、第２ゲート駆動部２２ｄ−２の第２シフトレジスタ２２０Ｎｄ−３に第２スタートパルスＶＮ及び第３ＮｃｈクロックパルスＣＬＫＮ３を出力する。また、処理部２３ｄは、第２ゲート駆動部２２ｄ−２の第２シフトレジスタ２２０Ｎｄ−４に第２スタートパルスＶＮ及び第４ＮｃｈクロックパルスＣＬＫＮ４を出力する。
実施形態３の変形例に係る表示装置１０ｄでは、図２９に示すように、２ａ行（ここでは、４行）分の画素ＰＸの幅の額縁領域１２でａ行（ここでは、２行）分の第１ゲート駆動部２２ｄ−１の回路を配置することができる。また、実施形態３の変形例に係る表示装置１０ｄでは、図３０に示すように、２ａ行（ここでは、４行）分の画素ＰＸの幅の額縁領域１２でａ行（ここでは、２行）分の第２ゲート駆動部２２ｄ−２の回路を配置することができる。このため、実施形態１の構成よりもＴＦＴ基板１００ｄの第１方向（図中のＸ方向）の額縁領域１２の狭額縁化が可能である。また、実施形態１と同様に、電圧値が異なる電源電圧の供給数を抑制することができ、電源回路２００にかかるコストを低減することができる。
以下、図３１を参照して、実施形態３の変形例に係る表示装置１０ｄにおける動作例について説明する。図３１は、実施形態３の変形例に係る表示装置の図２７から図３０に示す構成におけるタイミングチャートである。
図３１に示す（ａ）は、第１スタートパルスＶＰを示している。
図３１に示す（ｂ−１）は、第１ＰｃｈクロックパルスＣＬＫＰ１を示している。図３１に示す（ｂ−２）は、第２ＰｃｈクロックパルスＣＬＫＰ２を示している。図３１に示す（ｂ−３）は、第３ＰｃｈクロックパルスＣＬＫＰ３を示している。図３１に示す（ｂ−４）は、第４ＰｃｈクロックパルスＣＬＫＰ４を示している。
図３１に示す（ｃ）は、第２スタートパルスＶＮを示している。
図３１に示す（ｄ−１）は、第１ＮｃｈクロックパルスＣＬＫＮ１を示している。図３１に示す（ｄ−２）は、第２ＮｃｈクロックパルスＣＬＫＮ２を示している。図３１に示す（ｄ−３）は、第３ＮｃｈクロックパルスＣＬＫＮ３を示している。図３１に示す（ｄ−４）は、第４ＮｃｈクロックパルスＣＬＫＮ４を示している。
図３１に示す（ｅ−１）は、第１ゲートパルス生成部２２０ｄ−１から出力される第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（Ｐ）を示している。図３１に示す（ｅ−２）は、第２ゲートパルス生成部２２０ｄ−２から出力される第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ＋１（Ｐ）を示している。図３１に示す（ｅ−３）は、第３ゲートパルス生成部２２０ｄ−３から出力される第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ＋２（Ｐ）を示している。図３１に示す（ｅ−４）は、第４ゲートパルス生成部２２０ｄ−４から出力される第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ＋３（Ｐ）を示している。
図３１に示す（ｆ−１）は、第１ゲートパルス生成部２２０ｄ−１から出力される第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（Ｎ）を示している。図３１に示す（ｆ−２）は、第２ゲートパルス生成部２２０ｄ−２から出力される第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ＋１（Ｎ）を示している。図３１に示す（ｆ−３）は、第３ゲートパルス生成部２２０ｄ−３から出力される第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ＋２（Ｎ）を示している。図３１に示す（ｆ−４）は、第４ゲートパルス生成部２２０ｄ−４から出力される第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ＋３（Ｎ）を示している。
図３１に示す例では、時刻ｔ０から時刻ｔ４までの期間がｑ行目の画素ＰＸにソース駆動信号（映像信号）が書き込まれる水平期間を示し、時刻ｔ４から時刻ｔ８までの期間がｑ＋１行目の画素ＰＸにソース駆動信号（映像信号）が書き込まれる水平期間を示し、時刻ｔ８から時刻ｔ１２までの期間がｑ＋２行目の画素ＰＸにソース駆動信号（映像信号）が書き込まれる水平期間を示し、時刻ｔ１２から時刻ｔ１６までの期間がｑ＋３行目の画素ＰＸにソース駆動信号（映像信号）が書き込まれる水平期間を示している。
時刻ｔ０において、第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（Ｐ）がロー電位（ＧＮＤ電位）となり、第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（Ｎ）がハイ電位（第２正極性電位ＶＧＪ）となると、ｐ行目の画素ＰＸのＰＭＯＳトランジスタ（第１画素トランジスタ）ＰＴＲ及びＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲがオン待機状態となる。
時刻ｔ１において、ｐ行目の画素ＰＸにソース駆動信号（映像信号）が供給されると、ｐ行目の画素ＰＸの画素電極Ｐｉｘにソース駆動信号（映像信号）が供給され、画素容量ＣＳにソース駆動信号（映像信号）に応じた電荷がチャージされる。
その後、時刻ｔ２において、第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（Ｐ）がハイ電位（第２正極性電位ＶＧＨ）となり、第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（Ｎ）がロー電位（負極性電位ＶＧＬ）となると、ｐ行目の画素ＰＸのＰＭＯＳトランジスタ（第１画素トランジスタ）ＰＴＲ及びＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲがオフ状態となる。これにより、時刻ｔ３においてソース駆動信号（映像信号）がＧＮＤ電位となっても、画素容量ＣＳによって画素電極Ｐｉｘの電位が維持される。
時刻ｔ４において、第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ＋１（Ｐ）がロー電位（ＧＮＤ電位）となり、第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ＋１（Ｎ）がハイ電位（第２正極性電位ＶＧＪ）となると、ｑ＋１行目のＰＭＯＳトランジスタ（第１画素トランジスタ）ＰＴＲ及びＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲがオン待機状態となる。
時刻ｔ５において、ｑ＋１行目の画素ＰＸにソース駆動信号（映像信号）が供給されると、ｑ＋１行目の画素ＰＸの画素電極Ｐｉｘにソース駆動信号（映像信号）が供給され、画素容量ＣＳにソース駆動信号（映像信号）に応じた電荷がチャージされる。
その後、時刻ｔ６において、第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ＋１（Ｐ）がハイ電位（第２正極性電位ＶＧＨ）となり、第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ＋１（Ｎ）がロー電位（負極性電位ＶＧＬ）となると、ｑ＋１行目の画素ＰＸのＰＭＯＳトランジスタ（第１画素トランジスタ）ＰＴＲ及びＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲがオフ状態となる。これにより、時刻ｔ７においてソース駆動信号（映像信号）がＧＮＤ電位となっても、画素容量ＣＳによって画素電極Ｐｉｘの電位が維持される。
時刻ｔ８において、第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ＋２（Ｐ）がロー電位（ＧＮＤ電位）となり、第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ＋２（Ｎ）がハイ電位（第２正極性電位ＶＧＪ）となると、ｑ＋２行目の画素ＰＸのＰＭＯＳトランジスタ（第１画素トランジスタ）ＰＴＲ及びＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲがオン待機状態となる。
時刻ｔ９において、ｑ＋２行目の画素ＰＸにソース駆動信号（映像信号）が供給されると、ｑ＋２行目の画素ＰＸの画素電極Ｐｉｘにソース駆動信号（映像信号）が供給され、画素容量ＣＳにソース駆動信号（映像信号）に応じた電荷がチャージされる。
その後、時刻ｔ１０において、第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ＋２（Ｐ）がハイ電位（第２正極性電位ＶＧＨ）となり、第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ＋２（Ｎ）がロー電位（負極性電位ＶＧＬ）となると、ｑ＋２行目の画素ＰＸのＰＭＯＳトランジスタ（第１画素トランジスタ）ＰＴＲ及びＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲがオフ状態となる。これにより、時刻ｔ１１においてソース駆動信号（映像信号）がＧＮＤ電位となっても、画素容量ＣＳによって画素電極Ｐｉｘの電位が維持される。
時刻ｔ１２において、第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ＋３（Ｐ）がロー電位（ＧＮＤ電位）となり、第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ＋３（Ｎ）がハイ電位（第２正極性電位ＶＧＪ）となると、ｑ＋３行目のＰＭＯＳトランジスタ（第１画素トランジスタ）ＰＴＲ及びＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲがオン待機状態となる。
時刻ｔ１３において、ｑ＋３行目の画素ＰＸにソース駆動信号（映像信号）が供給されると、ｑ＋３行目の画素ＰＸの画素電極Ｐｉｘにソース駆動信号（映像信号）が供給され、画素容量ＣＳにソース駆動信号（映像信号）に応じた電荷がチャージされる。
その後、時刻ｔ１４において、第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ＋３（Ｐ）がハイ電位（第２正極性電位ＶＧＨ）となり、第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ＋３（Ｎ）がロー電位（負極性電位ＶＧＬ）となると、ｑ＋３行目の画素ＰＸのＰＭＯＳトランジスタ（第１画素トランジスタ）ＰＴＲ及びＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲがオフ状態となる。これにより、時刻ｔ１５においてソース駆動信号（映像信号）がＧＮＤ電位となっても、画素容量ＣＳによって画素電極Ｐｉｘの電位が維持される。
以上説明したように、実施形態３に係る表示装置１０ｃ，１０ｄは、ｂ＋２×ｃ×ａ行（ａは１以上の整数、ｂは１以上ａ以下の整数、ｃは０以上の整数）に並ぶ画素ＰＸに対し、ＴＦＴ基板１００ｃ，１００ｄの第１方向（Ｘ方向）の一方の額縁領域１２に設けられた第１シフトレジスタから、第１ゲート駆動信号（第１走査信号）を供給し、同様に、ＴＦＴ基板１００ｃ，１００ｄの第１方向（Ｘ方向）の一方の額縁領域１２に設けられた第２シフトレジスタから、第２ゲート駆動信号（第１走査信号）を供給する。また、ｂ＋（２×ｃ＋１）×ａ行に並ぶ画素ＰＸに対し、ＴＦＴ基板１００ｃ，１００ｄの第１方向（Ｘ方向）の他方の額縁領域１２に設けられた第１シフトレジスタから第１ゲート駆動信号（第１走査信号）を供給し、同様に、ＴＦＴ基板１００ｃ，１００ｄの第１方向（Ｘ方向）の他方の額縁領域１２に設けられた第２シフトレジスタから、第２ゲート駆動信号（第１走査信号）を供給する。
上述した構成により、ＴＦＴ基板１００ｃ，１００ｄの第１方向（Ｘ方向）の一方の額縁領域１２において、２ａ行分の画素ＰＸの幅の額縁領域１２でａ行分の第１ゲート駆動部の回路を配置することができる。また、ＴＦＴ基板１００ｃ，１００ｄの第１方向（Ｘ方向）の他方の額縁領域１２において、２ａ行分の画素ＰＸの幅の額縁領域１２でａ行分の第２ゲート駆動部の回路を配置することができる。これにより、実施形態１よりもＴＦＴ基板１００ｃ，１００ｄの第１方向（Ｘ方向）の額縁領域１２の狭額縁化が可能である。
また、実施形態１と同様に、電圧値が異なる電源電圧の供給数を抑制することができ、電源回路２００にかかるコストを低減することができるので、表示装置１０ｃ，１０ｄの低価格化が実現可能である。
本実施形態により、電圧値が異なる電源電圧の供給数を抑制可能な表示装置１０ｃ，１０ｄを提供することができる。
（実施形態４）
以下、上述した実施形態１と同一の機能を有する構成には同一の符号を付して説明を省略し、実施形態４の表示装置について実施形態１との相違点を中心に説明する。
図３２は、実施形態４に係る表示装置の概略構成の一例を示す図である。図３３は、実施形態４に係る表示装置の表示部及び表示パネル駆動部の全体構成の一例を示す図である。
本実施形態に係る表示装置１０ｅは、ＴＦＴ基板１００ｅの第１方向（図中のＸ方向）の一方の額縁領域１２に設けられた第１ゲート駆動部２２ｅ−１から、各行の奇数列に並ぶ画素ＰＸに第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（１／２）（Ｐ）及び第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（１／２）（Ｎ）を供給し、ＴＦＴ基板１００ｅの第１方向（図中のＸ方向）の他方の額縁領域１２に設けられた第２ゲート駆動部２２ｅ−２から、各行の偶数列に並ぶ画素ＰＸに第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（２／２）（Ｐ）及び第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（２／２）（Ｎ）を供給する。
図３２及び図３３に示す構成において、第１ゲート駆動部２２ｅ−１は、第１ゲートパルス生成部２２０ｅ−１と、バッファ回路部２２１ｅ−１と、を備えている。
第１ゲートパルス生成部２２０ｅ−１は、各行の奇数列に属する画素ＰＸのＰＭＯＳトランジスタ（第１画素トランジスタ）ＰＴＲのゲートに接続された第１ゲートバスライン（第１走査線）ＳＣＬｑ（１／２）（Ｐ）に第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（１／２）（Ｐ）を供給する第１奇数列シフトレジスタ２２０Ｐｅ−１と、各行の奇数列に属する画素ＰＸのＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲのゲートに接続された第２ゲートバスライン（第１走査線）ＳＣＬｑ（１／２）（Ｎ）に第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（１／２）（Ｎ）を供給する第２奇数列シフトレジスタ２２０Ｎｅ−１と、を備えている。
バッファ回路部２２１ｅ−１は、第１奇数列シフトレジスタ２２０Ｐｅ−１によって生成された第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（１／２）（Ｐ）を、各行の奇数列に属する画素ＰＸのＰＭＯＳトランジスタ（第１画素トランジスタ）ＰＴＲのゲートに接続された第１ゲートバスライン（第１走査線）ＳＣＬｑ（１／２）（Ｐ）に供給する第１奇数列バッファ回路２２１Ｐｅ−１と、第２奇数列シフトレジスタ２２０Ｎｅ−１によって生成された第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（１／２）（Ｎ）を、各行の奇数列に属する画素ＰＸのＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲのゲートに接続された第２ゲートバスライン（第２走査線）ＳＣＬｑ（１／２）（Ｎ）に供給する第２奇数列バッファ回路２２１Ｎｅ−１と、を備えている。
また、図３２及び図３３に示す構成において、第２ゲート駆動部２２ｅ−２は、第２ゲートパルス生成部２２０ｅ−２と、バッファ回路部２２１ｅ−２と、を備えている。
第１ゲートパルス生成部２２０ｅ−２は、各行の偶数列に属する画素ＰＸのＰＭＯＳトランジスタ（第１画素トランジスタ）ＰＴＲのゲートに接続された第１ゲートバスライン（第１走査線）ＳＣＬｑ（２／２）（Ｐ）に第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（２／２）（Ｐ）を供給する第１偶数列シフトレジスタ２２０Ｐｅ−２と、各行の偶数列に属する画素ＰＸのＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲのゲートに接続された第２ゲートバスライン（第１走査線）ＳＣＬｑ（２／２）（Ｎ）に第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（２／２）（Ｎ）を供給する第２偶数列シフトレジスタ２２０Ｎｅ−２と、を備えている。
バッファ回路部２２１ｅ−２は、第１偶数列シフトレジスタ２２０Ｐｅ−２によって生成された第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（２／２）（Ｐ）を、各行の偶数列に属する画素ＰＸのＰＭＯＳトランジスタ（第１画素トランジスタ）ＰＴＲのゲートに接続された第１ゲートバスライン（第１走査線）ＳＣＬｑ（２／２）（Ｐ）に供給する第１偶数列バッファ回路２２１Ｐｅ−２と、第２偶数列シフトレジスタ２２０Ｎｅ−２によって生成された第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（２／２）（Ｎ）を、各行の偶数列に属する画素ＰＸのＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲのゲートに接続された第２ゲートバスライン（第２走査線）ＳＣＬｑ（２／２）（Ｎ）に供給する第２偶数列バッファ回路２２１Ｎｅ−２と、を備えている。
処理部２３ｅは、第１ゲート駆動部２２ｅ−１の第１奇数列シフトレジスタ２２０Ｐｅ−１に第１スタートパルスＶＰ及び第１ＰｃｈクロックパルスＣＬＫＰ１／２を出力する。また、処理部２３ｅは、第１ゲート駆動部２２ｅ−１の第２奇数列シフトレジスタ２２０Ｎｅ−１に第２スタートパルスＶＮ及び第１ＮｃｈクロックパルスＣＬＫＮ１／２を出力する。また、処理部２３ｅは、第２ゲート駆動部２２ｅ−２の第１偶数列シフトレジスタ２２０Ｐｅ−２に第１スタートパルスＶＰ及び第２ＰｃｈクロックパルスＣＬＫＰ２／２を出力する。また、処理部２３ｅは、第２ゲート駆動部２２ｅ−２の第２偶数列シフトレジスタ２２０Ｎｅ−２に第２スタートパルスＶＮ及び第２ＮｃｈクロックパルスＣＬＫＮ２／２を出力する。
また、本実施形態に係る表示装置１０ｅのソース駆動部２１ｅは、１水平期間を第１期間と第２期間とに時分割し、第１期間において、奇数列に並ぶ画素ＰＸに映像信号を供給し、第２期間において、偶数列に並ぶ画素ＰＸに映像信号を供給する映像信号選択部２１１を備えている。
本実施形態において、ソース駆動部２１ｅは、ＴＦＴ基板１００ｅの第２方向（図中のＹ方向）の額縁領域１２に配置されている。
図３４は、実施形態４に係る表示装置のソース駆動部における映像信号選択部の構成例を示す図である。図３４では、ソース駆動信号（映像信号）ＳＩＧｐ／ｐ＋１を時分割し、奇数列であるｐ列目のソースバスライン（映像信号線）ＤＴＬｐにソース駆動信号（映像信号）ＳＩＧｐを供給し、偶数列であるｐ＋１列目のソースバスライン（映像信号線）ＤＴＬｐ＋１にソース駆動信号（映像信号）ＳＩＧｐ＋１を供給する構成を示している。
図３４に示すように、映像信号選択部２１１は、奇数列であるｐ列目のソースバスライン（映像信号線）ＤＴＬｐにソース駆動信号（映像信号）ＳＩＧｐを供給する奇数列映像信号選択回路２１１−１と、偶数列であるｐ＋１列目のソースバスライン（映像信号線）ＤＴＬｐ＋１にソース駆動信号（映像信号）ＳＩＧｐ＋１を供給する偶数列映像信号選択回路２１１−２と、を備えている。
奇数列映像信号選択回路２１１−１は、ソース駆動信号（映像信号）ＳＩＧｐをｐ列目のソースバスライン（映像信号線）ＤＴＬｐに供給する第１トランジスタ回路ＴＲＳ１を備えている。
偶数列映像信号選択回路２１１−２は、ソース駆動信号（映像信号）ＳＩＧｐ＋１をｐ＋１列目のソースバスライン（映像信号線）ＤＴＬｐ＋１に供給する第２トランジスタ回路ＴＲＳ２を備えている。
また、奇数列映像信号選択回路２１１−１及び偶数列映像信号選択回路２１１−２は、ソースバスライン（映像信号線）ＤＴＬｐ，ＤＴＬｐ＋１をＧＮＤ電位にリセットする映像信号線リセットトランジスタＴＲＲを備えている。
本実施形態では、第１トランジスタ回路ＴＲＳ１及び第２トランジスタ回路ＴＲＳ２を、ＰＭＯＳトランジスタ（第１映像選択トランジスタ）ＰＴＲと、ＮＭＯＳトランジスタ（第２映像選択トランジスタ）ＮＴＲと、を含むＣＭＯＳ（相補型ＭＯＳ）構成としている。
第１トランジスタ回路ＴＲＳ１のＰＭＯＳトランジスタ（第１映像選択トランジスタ）ＰＴＲのゲートには、処理部２３ｅから第１奇数列映像選択信号ＡＳＷＰ１が供給される。第１トランジスタ回路ＴＲＳ１のＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲのゲートには、処理部２３ｅから第２奇数列映像選択信号ＡＳＷＮ１が供給される。第１奇数列映像選択信号ＡＳＷＰ１は、ハイ電位が第１正極性電位ＶＧＨ、ロー電位がＧＮＤ電位となるパルス状の信号である。第２奇数列映像選択信号ＡＳＷＮ１は、ハイ電位が第２正極性電位ＶＧＪ、ロー電位が負極性電位ＶＧＬとなるパルス状の信号である。
また、第１トランジスタ回路ＴＲＳ１のＰＭＯＳトランジスタ（第１映像選択トランジスタ）ＰＴＲとＮＭＯＳトランジスタ（第２映像選択トランジスタ）ＮＴＲとは、それぞれのソース経路、及びそれぞれのドレイン経路が並列的に接続される。また、ＰＭＯＳトランジスタ（第１映像選択トランジスタ）ＰＴＲのドレインとＮＭＯＳトランジスタ（第２映像選択トランジスタ）ＮＴＲのドレインとが接続される。
すなわち、ＰＭＯＳトランジスタ（第１映像選択トランジスタ）ＰＴＲとＮＭＯＳトランジスタ（第２映像選択トランジスタ）ＮＴＲとが並列接続されて、第１トランジスタ回路ＴＲＳ１が構成される。また、ＰＭＯＳトランジスタ（第１映像選択トランジスタ）ＰＴＲのドレインとＮＭＯＳトランジスタ（第２映像選択トランジスタ）ＮＴＲのドレインとの接続点に、ソースバスライン（映像信号線）ＤＴＬｐが接続される。
第１トランジスタ回路ＴＲＳ１のＰＭＯＳトランジスタ（第１映像選択トランジスタ）ＰＴＲ及びＮＭＯＳトランジスタ（第２映像選択トランジスタ）ＮＴＲのソースには、処理部２３ｅからソース駆動信号（映像信号）ＳＩＧｐ／ｐ＋１が供給される。
第２トランジスタ回路ＴＲＳ２のＰＭＯＳトランジスタ（第１映像選択トランジスタ）ＰＴＲのゲートには、処理部２３ｅから第１偶数列映像選択信号ＡＳＷＰ２が供給される。第２トランジスタ回路ＴＲＳ２のＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲのゲートには、処理部２３ｅから第２偶数列映像選択信号ＡＳＷＮ２が供給される。第１偶数列映像選択信号ＡＳＷＰ２は、ハイ電位が第１正極性電位ＶＧＨ、ロー電位がＧＮＤ電位となるパルス状の信号である。第２偶数列映像選択信号ＡＳＷＮ２は、ハイ電位が第２正極性電位ＶＧＪ、ロー電位が負極性電位ＶＧＬとなるパルス状の信号である。
また、第２トランジスタ回路ＴＲＳ２のＰＭＯＳトランジスタ（第１映像選択トランジスタ）ＰＴＲとＮＭＯＳトランジスタ（第２映像選択トランジスタ）ＮＴＲとは、それぞれのソース経路、及びそれぞれのドレイン経路が並列的に接続される。また、ＰＭＯＳトランジスタ（第１映像選択トランジスタ）ＰＴＲのドレインとＮＭＯＳトランジスタ（第２映像選択トランジスタ）ＮＴＲのドレインとが接続される。
すなわち、ＰＭＯＳトランジスタ（第１映像選択トランジスタ）ＰＴＲとＮＭＯＳトランジスタ（第２映像選択トランジスタ）ＮＴＲとが並列接続されて、第２トランジスタ回路ＴＲＳ２が構成される。また、ＰＭＯＳトランジスタ（第１映像選択トランジスタ）ＰＴＲのドレインとＮＭＯＳトランジスタ（第２映像選択トランジスタ）ＮＴＲのドレインとの接続点に、ソースバスライン（映像信号線）ＤＴＬｐ＋１が接続される。
第２トランジスタ回路ＴＲＳ２のＰＭＯＳトランジスタ（第１映像選択トランジスタ）ＰＴＲ及びＮＭＯＳトランジスタ（第２映像選択トランジスタ）ＮＴＲのソースには、処理部２３ｅからソース駆動信号（映像信号）ＳＩＧｐ／ｐ＋１が供給される。
図３４に示す例では、ＰＭＯＳトランジスタ（第１映像選択トランジスタ）ＰＴＲは、２つのＰＭＯＳトランジスタｐｔｒが直列接続されて構成され、ＮＭＯＳトランジスタ（第２映像選択トランジスタ）ＮＴＲは、２つのＮＭＯＳトランジスタｎｔｒが直列接続されて構成された例を示している。
ＰＭＯＳトランジスタ（第１映像選択トランジスタ）ＰＴＲは、１つのＰＭＯＳトランジスタｐｔｒで構成され、ＮＭＯＳトランジスタ（第２映像選択トランジスタ）ＮＴＲは、１つのＮＭＯＳトランジスタｎｔｒで構成されていても良い。
また、ＰＭＯＳトランジスタ（第１映像選択トランジスタ）ＰＴＲは、３つの以上のＰＭＯＳトランジスタｐｔｒが直列接続されて構成され、ＮＭＯＳトランジスタ（第２映像選択トランジスタ）ＮＴＲは、ＰＭＯＳトランジスタｐｔｒと同数のＮＭＯＳトランジスタｎｔｒが直列接続されて構成されていても良い。
映像信号線リセットトランジスタＴＲＲは、ＮＭＯＳトランジスタＮＴＲで構成される。ＮＭＯＳトランジスタＮＴＲのソースは、ソースバスライン（映像信号線）ＤＴＬｐ，ＤＴＬｐ＋１に接続される。ＮＭＯＳトランジスタＮＴＲのドレインは、ＧＮＤ電位とされている。ＮＭＯＳトランジスタＮＴＲのゲートには、処理部２３ｅから映像信号線リセット信号ＴＲＲＳが供給される。映像信号線リセット信号ＴＲＲＳは、ハイ電位が処理部２３ｅの電源電圧ＶＤＤ、ロー電位が負極性電位ＶＧＬの制御信号である。
図３４に示す例では、映像信号線リセットトランジスタＴＲＲを構成するＮＭＯＳトランジスタＮＴＲは、２つのＮＭＯＳトランジスタｎｔｒが直列接続されて構成された例を示している。
映像信号線リセットトランジスタＴＲＲを構成するＮＭＯＳトランジスタＮＴＲは、１つのＮＭＯＳトランジスタｎｔｒで構成されていても良い。
また、映像信号線リセットトランジスタＴＲＲを構成するＮＭＯＳトランジスタＮＴＲは、３つの以上のＮＭＯＳトランジスタｎｔｒが直列接続されて構成されていても良い。
ここで、ソース駆動信号（映像信号）ＳＩＧｐ／ｐ＋１の取り得る電圧範囲は、Ｖｓｉｇ（−）からＶｓｉｇ（＋）までの電圧範囲となる。
また、本実施形態において、ソース駆動信号（映像信号）ＳＩＧｐの電圧上限値Ｖｓｉｇ（＋）と電圧下限値Ｖｓｉｇ（−）とは、ＧＮＤ電位に対して等しい電位差を有している（｜Ｖｓｉｇ（＋）−ＧＮＤ｜＝｜ＧＮＤ−Ｖｓｉｇ（−）｜）。すなわち、ソース駆動信号（映像信号）ＳＩＧｐ／ｐ＋１の電圧上限値Ｖｓｉｇ（＋）と電圧下限値Ｖｓｉｇ（−）との半値がＧＮＤ電位となる。本実施形態において、ソース駆動信号（映像信号）ＳＩＧｐ／ｐ＋１の電圧上限値Ｖｓｉｇ（＋）は、例えば＋１５Ｖであり、ソース駆動信号（映像信号）ＳＩＧｐ／ｐ＋１の電圧下限値Ｖｓｉｇ（−）は、例えば−１５Ｖである。
本実施形態においては、第１トランジスタ回路ＴＲＳ１のＰＭＯＳトランジスタ（第１映像選択トランジスタ）ＰＴＲのゲートに第１奇数列映像選択信号ＡＳＷＰ１のロー電位であるＧＮＤ電位が供給されることで、ＰＭＯＳトランジスタ（第１映像選択トランジスタ）ＰＴＲがオン待機状態となり、ＮＭＯＳトランジスタ（第２映像選択トランジスタ）ＮＴＲのゲートに第２奇数列映像選択信号ＡＳＷＮ１のハイ電位である第２正極性電位ＶＧＪが供給されることで、ＮＭＯＳトランジスタ（第２映像選択トランジスタ）ＮＴＲがオン待機状態となる。
また、本実施形態においては、第２トランジスタ回路ＴＲＳ２のＰＭＯＳトランジスタ（第１映像選択トランジスタ）ＰＴＲのゲートに第１偶数列映像選択信号ＡＳＷＰ２のロー電位であるＧＮＤ電位が供給されることで、ＰＭＯＳトランジスタ（第１映像選択トランジスタ）ＰＴＲがオン待機状態となり、ＮＭＯＳトランジスタ（第２映像選択トランジスタ）ＮＴＲのゲートに第２偶数列映像選択信号ＡＳＷＮ２のハイ電位である第２正極性電位ＶＧＪが供給されることで、ＮＭＯＳトランジスタ（第２映像選択トランジスタ）ＮＴＲがオン待機状態となる。
本実施形態において、処理部２３ｅは、第１奇数列映像選択信号ＡＳＷＰ１、第２奇数列映像選択信号ＡＳＷＮ１、第１偶数列映像選択信号ＡＳＷＰ２、及び第２偶数列映像選択信号ＡＳＷＮ２のタイミング制御を行うことでソース駆動信号（映像信号）ＳＩＧｐ／ｐ＋１を時分割し、奇数列であるｐ列目のソースバスライン（映像信号線）ＤＴＬｐにソース駆動信号（映像信号）ＳＩＧｐを供給し、偶数列であるｐ＋１列目のソースバスライン（映像信号線）ＤＴＬｐ＋１にソース駆動信号（映像信号）ＳＩＧｐ＋１を供給する。
本実施形態において、ソース駆動部２１ｅは、上述したように、ＴＦＴ基板１００ｅの第２方向（図中のＹ方向）の額縁領域１２に配置される。処理部２３ｅに対し、全てのソースバスライン（映像信号線）ＤＴＬ１，・・・，ＤＴＬｎが接続される構成では、ソースバスライン（映像信号線）ＤＴＬ１，・・・，ＤＴＬｎの幅がＴＦＴ基板１００ｅの第２方向（図中のＹ方向）の額縁領域１２の幅に占める割合が大きく、ＴＦＴ基板１００ｅの第２方向（図中のＹ方向）の額縁領域１２の狭額縁化の阻害要因となる。
本実施形態に係る表示装置１０ｅでは、ソース駆動部２１ｅに映像信号選択部２１１を備え、１水平期間内において、奇数列に属する画素ＰＸにソース駆動信号（映像信号）を供給する期間（第１期間Ｔ１）と、偶数列に属する画素ＰＸにソース駆動信号（映像信号）を供給する期間（第２期間Ｔ２）とを設けることで、処理部２３ｅとソース駆動部２１ｅとの間の配線数を減らすことができる。このため、上述した実施形態１から実施形態３の構成よりもＴＦＴ基板１００ｅの第２方向（図中のＹ方向）の額縁領域１２の狭額縁化が可能である。また、映像信号選択部２１１で用いられる電源は、第１ゲート駆動部２２ｅ−１及び第２ゲート駆動部２２ｅ−２で使用する電源と同一であるため、実施形態１と同様に、電源回路２００にかかるコストを低減することができる。
以下、図３５を参照して、実施形態４に係る表示装置１０ｅにおける動作例について説明する。図３５は、実施形態４に係る表示装置の図３２から図３４に示す構成におけるタイミングチャートである。
図３５に示す（ａ）は、第１スタートパルスＶＰを示している。
図３５に示す（ｂ−１）は、第１ＰｃｈクロックパルスＣＬＫＰ１／２を示している。図３５に示す（ｂ−２）は、第２ＰｃｈクロックパルスＣＬＫＰ２／２を示している。
図３５に示す（ｃ）は、第２スタートパルスＶＮを示している。
図３５に示す（ｄ−１）は、第１ＮｃｈクロックパルスＣＬＫＮ１／２を示している。図３５に示す（ｄ−２）は、第２ＮｃｈクロックパルスＣＬＫＮ２／２を示している。
図３５に示す（ｅ−１）は、第１ゲートパルス生成部２２０ｅ−１から出力される第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（１／２）（Ｐ）を示している。図３５に示す（ｅ−２）は、第２ゲートパルス生成部２２０ｅ−２から出力される第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（２／２）（Ｐ）を示している。
図３５に示す（ｆ−１）は、第１ゲートパルス生成部２２０ｅ−１から出力される第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（１／２）（Ｎ）を示している。図３５に示す（ｆ−２）は、第２ゲートパルス生成部２２０ｅ−２から出力される第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（２／２）（Ｎ）を示している。
図３５に示す（ｇ−１）は、第１奇数列映像選択信号ＡＳＷＰ１を示している。図３５に示す（ｇ−２）は、第１偶数列映像選択信号ＡＳＷＰ２を示している。
図３５に示す（ｈ−１）は、第２奇数列映像選択信号ＡＳＷＮ１を示している。図３５に示す（ｈ−２）は、第２偶数列映像選択信号ＡＳＷＮ２を示している。
図３５に示す（ｉ）は、ソース駆動信号（映像信号）ＳＩＧｐ／ｐ＋１を示している。
図３５に示す（ｊ−１）は、ソース駆動信号（映像信号）ＳＩＧｐを示している。図３５に示す（ｊ−２）は、ソース駆動信号（映像信号）ＳＩＧｐ＋１を示している。
図３５に示す（ｋ−１）は、ｑ行ｐ列の画素ＰＸの画素電極Ｐｉｘの電位を示している。図３５に示す（ｋ−２）は、ｑ行ｐ＋１列の画素ＰＸの画素電極Ｐｉｘの電位を示している。
図３５に示す例では、時刻ｔ０から時刻ｔ４までの期間がｑ行ｐ列の画素ＰＸにソース駆動信号（映像信号）が書き込まれる水平期間を示し、時刻ｔ４から時刻ｔ８までの期間がｑ行ｐ＋１列の画素ＰＸにソース駆動信号（映像信号）が書き込まれる水平期間を示している。
時刻ｔ０において、第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（１／２）（Ｐ）がロー電位（ＧＮＤ電位）となり、第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（１／２）（Ｎ）がハイ電位（第２正極性電位ＶＧＪ）となると、ｑ行ｐ列の画素ＰＸのＰＭＯＳトランジスタ（第１画素トランジスタ）ＰＴＲ及びＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲがオン待機状態となる。
時刻ｔ１において、第１奇数列映像選択信号ＡＳＷＰ１がロー電位（ＧＮＤ電位）となり、第２奇数列映像選択信号ＡＳＷＮ１がハイ電位（第２正極性電位ＶＧＪ）となると、奇数列映像信号選択回路２１１−１の第１トランジスタＴＲＳ１がオン状態となり、ｑ行ｐ列の画素ＰＸの画素電極Ｐｉｘにソース駆動信号（映像信号）ＳＩＧｐが供給され、ｑ行ｐ列の画素ＰＸの画素容量ＣＳにソース駆動信号（映像信号）ＳＩＧｐに応じた電荷がチャージされる。
その後、時刻ｔ２において、第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（１／２）（Ｐ）がハイ電位（第２正極性電位ＶＧＨ）となり、第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（１／２）（Ｎ）がロー電位（負極性電位ＶＧＬ）となると、ｑ行ｐ列の画素ＰＸのＰＭＯＳトランジスタ（第１画素トランジスタ）ＰＴＲ及びＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲがオフ状態となる。
時刻ｔ３において、第１奇数列映像選択信号ＡＳＷＰ１がハイ電位（第１正極性電位ＶＧＨ）となり、第２奇数列映像選択信号ＡＳＷＮ１がロー電位（負極性電位ＶＧＬ）となると、奇数列映像信号選択回路２１１−１の第１トランジスタＴＲＳ１がオフ状態となる。このとき、ソース駆動信号（映像信号）ＳＩＧｐがＧＮＤ電位となっても、画素容量ＣＳによってｑ行ｐ列の画素ＰＸの画素電極Ｐｉｘの電位が維持される。時刻ｔ１から時刻ｔ３までの期間が、本開示における第１期間Ｔ１に相当する。
時刻ｔ４において、第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（２／２）（Ｐ）がロー電位（ＧＮＤ電位）となり、第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（２／２）（Ｎ）がハイ電位（第２正極性電位ＶＧＪ）となると、ｑ行ｐ＋１列の画素ＰＸのＰＭＯＳトランジスタ（第１画素トランジスタ）ＰＴＲ及びＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲがオン待機状態となる。
時刻ｔ５において、第１偶数列映像選択信号ＡＳＷＰ２がロー電位（ＧＮＤ電位）となり、第２偶数列映像選択信号ＡＳＷＮ２がハイ電位（第２正極性電位ＶＧＪ）となると、偶数列映像信号選択回路２１１−２の第１トランジスタＴＲＳ１がオン状態となり、ｑ行ｐ＋１列の画素ＰＸの画素電極Ｐｉｘにソース駆動信号（映像信号）ＳＩＧｐ＋１が供給され、ｑ行ｐ＋１列の画素ＰＸの画素容量ＣＳにソース駆動信号（映像信号）ＳＩＧｐ＋１に応じた電荷がチャージされる。
その後、時刻ｔ６において、第１ゲート駆動信号（第１走査信号）ＧＡＴＥｑ（２／２）（Ｐ）がハイ電位（第２正極性電位ＶＧＨ）となり、第２ゲート駆動信号（第２走査信号）ＧＡＴＥｑ（２／２）（Ｎ）がロー電位（負極性電位ＶＧＬ）となると、ｑ行ｐ＋１列の画素ＰＸのＰＭＯＳトランジスタ（第１画素トランジスタ）ＰＴＲ及びＮＭＯＳトランジスタ（第２画素トランジスタ）ＮＴＲがオフ状態となる。
時刻ｔ７において、第１偶数列映像選択信号ＡＳＷＰ２がハイ電位（第１正極性電位ＶＧＨ）となり、第２偶数列映像選択信号ＡＳＷＮ２がロー電位（負極性電位ＶＧＬ）となると、偶数列映像信号選択回路２１１−２の第１トランジスタＴＲＳ１がオフ状態となる。このとき、ソース駆動信号（映像信号）ＳＩＧｐ＋１がＧＮＤ電位となっても、画素容量ＣＳによってｑ行ｐ＋１列の画素ＰＸの画素電極Ｐｉｘの電位が維持される。時刻ｔ５から時刻ｔ７までの期間が、本開示における第２期間Ｔ２に相当する。
以上説明したように、実施形態４に係る表示装置１０ｅは、１水平期間内において、各行の奇数列に属する画素ＰＸにソース駆動信号（映像信号）を供給する第１期間Ｔ１と、偶数列に属する画素ＰＸにソース駆動信号（映像信号）を供給する第２期間Ｔ２とを設け、第１期間Ｔ１において、各行の奇数列に属する画素ＰＸにソース駆動信号（映像信号）を供給し、第２期間Ｔ２において、各行の偶数列に属する画素ＰＸにソース駆動信号（映像信号）を供給する映像信号選択部２１１を備えている。
これにより、ＴＦＴ基板１００ｅの第２方向（図中のＹ方向）の額縁領域１２の配線数を減らすことができ、ＴＦＴ基板１００ｅの第２方向（図中のＹ方向）の額縁領域１２の狭額縁化が可能となる。
また、映像信号選択部２１１で用いられる電源は、第１ゲート駆動部２２ｅ−１及び第２ゲート駆動部２２ｅ−２で使用する電源と同一であるため、実施形態１と同様に、電圧値が異なる電源電圧の供給数を抑制することができる。これにより、電源回路２００にかかるコストを低減することができ、表示装置１０ｅの低価格化が実現可能である。
本実施形態により、電圧値が異なる電源電圧の供給数を抑制可能な表示装置１０ｅを提供することができる。
上述した各実施形態は、各構成要素を適宜組み合わせることが可能である。また、本実施形態において述べた態様によりもたらされる他の作用効果について本明細書記載から明らかなもの、又は当業者において適宜想到し得るものについては、当然に本実施形態によりもたらされるものと解される。
１ 基材
１０，１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ 表示装置
１１，１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅ 表示部
１２ 額縁領域
１３ ゲート絶縁膜
２０，２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ 表示パネル駆動部
２１，２１ｅ ソース駆動部
２２，２２ａ−１，２２ａ−２，２２ｂ−１，２２ｂ−２，２２ｃ−１，２２ｃ−２，２２ｄ−１，２２ｄ−２，２２ｅ−１，２２ｅ−２ ゲート駆動部
２３，２３ａ，２３ｂ，２３ｃ，２３ｄ，２３ｅ 処理部
２４ 層間絶縁膜
３１ 第２反射膜
３２ 半導体膜
３３ 平坦化膜
４１ 共通電極
４３ 第１反射膜
４５ 絶縁膜
６１ 保護膜
１００，１００ａ，１００ｂ，１００ｃ，１００ｄ，１００ｅ ＴＦＴ基板
１３０ 対向基板
１３１ 基材
１３３ 対向電極
１５２ シール部
１５３ 接続部材
１６０ 電気泳動層
１６１ 黒色微粒子
１６２ 白色微粒子
１６３ マイクロカプセル
１６５ 分散液
２００ 電源回路
２１１ 映像信号選択部
２１１−１ 奇数列映像信号選択回路
２１１−２ 偶数列映像信号選択回路
２２０ ゲートパルス生成部
２２０ａ−１，２２０ｂ−１，２２０ｃ−１，２２０ｄ−１，２２０ｅ−１ 第１ゲートパルス生成部
２２０ａ−２，２２０ｂ−２，２２０ｃ−２，２２０ｄ−２，２２０ｅ−２ 第２ゲートパルス生成部
２２０Ｐ，２２０Ｐａ−１，２２０Ｐａ−２，２２０Ｐｂ−１，２２０Ｐｃ−１，２２０Ｐｃ−２，２２０Ｐｄ−１，２２０Ｐｄ−２，２２０Ｐｄ−３，２２０Ｐｄ−４ 第１シフトレジスタ
２２０Ｐｅ−１ 第１奇数列シフトレジスタ
２２０Ｐｅ−２ 第１偶数列シフトレジスタ
２２０Ｎ，２２０Ｎａ−１，２２０Ｎａ−２，２２０Ｎｂ−２，２２０Ｎｃ−１，２２０Ｎｃ−２，２２０Ｎｄ−１，２２０Ｎｄ−２，２２０Ｎｄ−３，２２０Ｎｄ−４ 第２シフトレジスタ
２２０Ｎｅ−１ 第２奇数列シフトレジスタ
２２０Ｎｅ−２ 第２偶数列シフトレジスタ
２２１，２２１ａ−１，２２１ａ−２，２２１ｂ−１，２２１ｂ−２，２２１ｃ−１，２２１ｃ−２，２２１ｄ−１，２２１ｄ−２，２２１ｅ−１，２２１ｅ−２ バッファ回路部
２２１Ｐ，２２１Ｐａ−１，２２１Ｐａ−２，２２１Ｐｂ−１，２２１Ｐｃ−１，２２１Ｐｃ−２，２２１Ｐｄ−１，２２１Ｐｄ−２，２２１Ｐｄ−３，２２１Ｐｄ−４ 第１バッファ回路
２２１Ｐｅ−１ 第１奇数列バッファ回路
２２１Ｐｅ−２ 第１偶数列バッファ回路
２２１Ｎ，２２１Ｎａ−１，２２１Ｎａ−２，２２１Ｎｂ−２，２２１Ｎｃ−１，２２１Ｎｃ−２，２２１Ｎｄ−１，２２１Ｎｄ−２，２２１Ｎｄ−３，２２１Ｎｄ−４ 第２バッファ回路
２２１Ｎｅ−１ 第２奇数列バッファ回路
２２１Ｎｅ−２ 第２偶数列バッファ回路
３００ 制御回路
ＡＳＷＰ１ 第１奇数列映像選択信号
ＡＳＷＰ２ 第１遇数列映像選択信号
ＡＳＷＮ１ 第２奇数列映像選択信号
ＡＳＷＮ２ 第２遇数列映像選択信号
ＣＳ 画素容量
ＣＬＫＰ Ｐｃｈクロックパルス
ＣＬＫＰ１，ＣＬＫＰ１／２ 第１Ｐｃｈクロックパルス
ＣＬＫＰ２，ＣＬＫＰ２／２ 第２Ｐｃｈクロックパルス
ＣＬＫＰ３ 第３Ｐｃｈクロックパルス
ＣＬＫＰ４ 第４Ｐｃｈクロックパルス
ＣＬＫＮ Ｎｃｈクロックパルス
ＣＬＫＮ１，ＣＬＫＮ１／２ 第１Ｎｃｈクロックパルス
ＣＬＫＮ２，ＣＬＫＮ２／２ 第２Ｎｃｈクロックパルス
ＣＬＫＮ３ 第３Ｎｃｈクロックパルス
ＣＬＫＮ４ 第４Ｎｃｈクロックパルス
ＤＴＬｐ（ｐは、１からｎの整数） ソースバスライン（映像信号線）
ＧＡＴＥｑ（ｑは、１からｍの整数） ゲート駆動信号（走査信号）
ＧＡＴＥｑ（Ｎ） 第２ゲート駆動信号（第２走査信号）
ＧＡＴＥｑ（Ｐ） 第１ゲート駆動信号（第１走査信号）
ＮＴＲ，ｎｔｒ ＮＭＯＳトランジスタ（第２画素トランジスタ、第２映像選択トランジスタ）
Ｐｉｘ 画素電極
ＰＴＲ，ｐｔｒ ＰＭＯＳトランジスタ（第１画素トランジスタ、第１映像選択トランジスタ）
ＰＸ 画素
ＳＣＬｑ（Ｎ） 第２ゲートバスライン（第２走査線）
ＳＣＬｑ（Ｐ） 第１ゲートバスライン（第１走査線）
ＳＩＧｐ，ＳＩＧｐ＋１，ＳＩＧｐ／ｐ＋１ ソース駆動信号（映像信号）
ＴＲ 画素トランジスタ
ＴＲＲ 映像信号線リセットトランジスタ
ＴＲＲＳ 映像信号線リセット信号
ＴＲＳ１ 第１トランジスタ
ＴＲＳ２ 第２トランジスタ
ＶＧＨ 第１正極性電位
ＶＧＪ 第２正極性電位
ＶＧＬ 負極性電位
ＶＣＯＭ 共通電位
ＶＰ 第１スタートパルス
ＶＮ 第２スタートパルス

Claims (18)

  1. ＴＦＴ基板に設けられ、第１方向及び当該第１方向に交わる第２方向にマトリクス状に並ぶ複数の画素を構成する画素容量及び画素トランジスタ、前記第１方向に並ぶ前記各画素に接続される複数の走査線、及び前記第２方向に並ぶ前記各画素に接続される複数の映像信号線を備えた表示部と、
    前記ＴＦＴ基板に設けられ、前記映像信号線に映像信号を供給すると共に、前記走査線を介して前記画素トランジスタをオンオフ制御する駆動部と、
    を備え、
    前記画素トランジスタは、
    前記映像信号線と前記画素容量との間に接続されたＰＭＯＳトランジスタである第１画素トランジスタと、
    前記第１画素トランジスタに並列接続されたＮＭＯＳトランジスタである第２画素トランジスタと、
    を含み、
    前記走査線は、
    前記第１画素トランジスタのゲートに接続される第１走査線と、
    前記第２画素トランジスタのゲートに接続される第２走査線と、
    を含み、
    前記駆動部は、
    所定期間毎に、複数の前記第１走査線に順次供給する第１走査信号を生成する第１シフトレジスタと、
    前記所定期間毎に、複数の前記第２走査線に順次供給する第２走査信号を生成する第２シフトレジスタと、
    を備え、
    前記第１走査信号のハイ電位は、前記映像信号線に供給される映像信号の電圧上限値よりも高く、
    前記第１走査信号のロー電位は、前記映像信号線に供給される映像信号の電圧上限値と電圧下限値との電位差の半値以下であり、
    前記第２走査信号のロー電位は、前記映像信号線に供給される映像信号の電圧下限値よりも低く、
    前記第２走査信号のハイ電位は、前記映像信号線に供給される映像信号の電圧上限値と電圧下限値との電位差の半値以上である
    表示装置。
  2. 前記第１画素トランジスタは、
    複数のＰＭＯＳトランジスタが前記映像信号線と前記画素容量との間に直列接続され、
    前記第２画素トランジスタは、
    前記第１画素トランジスタを構成するＰＭＯＳトランジスタと同数のＮＭＯＳトランジスタが前記映像信号線と前記画素容量との間に直列接続されている
    請求項１に記載の表示装置。
  3. ＴＦＴ基板に設けられ、第１方向及び当該第１方向に交わる第２方向にマトリクス状に並ぶ複数の画素を構成する画素容量及び画素トランジスタ、前記第１方向に並ぶ前記各画素に接続される複数の走査線、及び前記第２方向に並ぶ前記各画素に接続される複数の映像信号線を備えた表示部と、
    前記ＴＦＴ基板に設けられ、前記映像信号線に映像信号を供給すると共に、前記走査線を介して前記画素トランジスタをオンオフ制御する駆動部と、
    を備え、
    前記画素トランジスタは、
    前記映像信号線と前記画素容量との間に接続されたＰＭＯＳトランジスタである第１画素トランジスタと、
    前記第１画素トランジスタに並列接続されたＮＭＯＳトランジスタである第２画素トランジスタと、
    を含み、
    前記走査線は、
    前記第１画素トランジスタのゲートに接続される第１走査線と、
    前記第２画素トランジスタのゲートに接続される第２走査線と、
    を含み、
    前記駆動部は、
    所定期間毎に、複数の前記第１走査線に順次供給する第１走査信号を生成する第１シフトレジスタと、
    前記所定期間毎に、複数の前記第２走査線に順次供給する第２走査信号を生成する第２シフトレジスタと、
    を備え、
    前記第１シフトレジスタは、前記映像信号線に供給される映像信号の電圧上限値よりも高い第１正極性電位と前記表示部のＧＮＤ電位とが供給され、
    前記第２シフトレジスタは、前記映像信号線に供給される映像信号の電圧下限値よりも低い負極性電位と前記第１正極性電位よりも低い第２正極性電位とが供給されている
    表示装置。
  4. 前記第１画素トランジスタは、
    複数のＰＭＯＳトランジスタが前記映像信号線と前記画素容量との間に直列接続され、
    前記第２画素トランジスタは、
    前記第１画素トランジスタを構成するＰＭＯＳトランジスタと同数のＮＭＯＳトランジスタが前記映像信号線と前記画素容量との間に直列接続されている
    請求項３に記載の表示装置。
  5. 前記第１シフトレジスタ及び前記第２シフトレジスタは、前記表示部の外側の額縁領域に設けられている
    請求項３又は４に記載の表示装置。
  6. 前記第１シフトレジスタ及び前記第２シフトレジスタは、前記第１方向の何れか一方の前記額縁領域に設けられている
    請求項５に記載の表示装置。
  7. 前記第１方向の両方の前記額縁領域に、前記第１シフトレジスタ及び前記第２シフトレジスタが設けられている
    請求項５に記載の表示装置。
  8. 前記第１走査線は、前記第１方向の両方の前記額縁領域に設けられた双方の前記第１シフトレジスタから前記第１走査信号が供給され、
    前記第２走査線は、前記第１方向の両方の前記額縁領域に設けられた双方の前記第２シフトレジスタから前記第２走査信号が供給される
    請求項７に記載の表示装置。
  9. 前記第１シフトレジスタは、前記第１方向の一方の前記額縁領域に設けられ、
    前記第２シフトレジスタは、前記第１方向の他方の前記額縁領域に設けられている
    請求項５に記載の表示装置。
  10. ｂ＋２×ｃ×ａ行（ａは１以上の整数、ｂは１以上ａ以下の整数、ｃは０以上の整数）に並ぶ前記画素の前記第１画素トランジスタのゲートに接続された前記第１走査線は、前記第１方向の一方の前記額縁領域に設けられた前記第１シフトレジスタから前記第１走査信号が供給され、
    ｂ＋２×ｃ×ａ行に並ぶ前記画素の前記第２画素トランジスタのゲートに接続された前記第２走査線は、前記第１方向の一方の前記額縁領域に設けられた前記第２シフトレジスタから前記第２走査信号が供給され、
    ｂ＋（２×ｃ＋１）×ａ行に並ぶ前記画素の前記第１画素トランジスタのゲートに接続された前記第１走査線は、前記第１方向の他方の前記額縁領域に設けられた前記第１シフトレジスタから前記第１走査信号が供給され、
    ｂ＋（２×ｃ＋１）×ａ行に並ぶ前記画素の前記第２画素トランジスタのゲートに接続された前記第２走査線は、前記第１方向の他方の前記額縁領域に設けられた前記第２シフトレジスタから前記第２走査信号が供給される
    請求項５に記載の表示装置。
  11. 前記第１方向の一方の前記額縁領域に設けられた前記第１シフトレジスタは、ｂ＋２×ｃ×ａ行に並ぶ前記画素のうち、前記ｂの値で特定される行に属する前記画素の前記第１画素トランジスタのゲートに接続された前記第１走査線に前記第１走査信号を供給する前記ａのシフトレジスタを含み、
    前記第１方向の一方の前記額縁領域に設けられた前記第２シフトレジスタは、ｂ＋２×ｃ×ａ行に並ぶ前記画素のうち、前記ｂの値で特定される行に属する前記画素の前記第２画素トランジスタのゲートに接続された前記第２走査線に前記第２走査信号を供給する前記ａのシフトレジスタを含み、
    前記第１方向の他方の前記額縁領域に設けられた前記第１シフトレジスタは、ｂ＋（２×ｃ＋１）×ａ行に並ぶ前記画素のうち、前記ｂの値で特定される行に属する前記画素の前記第１画素トランジスタのゲートに接続された前記第１走査線に前記第１走査信号を供給する前記ａのシフトレジスタを含み、
    前記第１方向の他方の前記額縁領域に設けられた前記第２シフトレジスタは、ｂ＋（２×ｃ＋１）×ａ行に並ぶ前記画素のうち、前記ｂの値で特定される行に属する前記画素の前記第２画素トランジスタのゲートに接続された前記第２走査線に前記第２走査信号を供給する前記ａのシフトレジスタを含む
    請求項１０に記載の表示装置。
  12. 前記第１シフトレジスタは、
    各行の奇数列に属する前記画素の前記第１画素トランジスタのゲートに前記第１走査信号を供給する第１奇数列シフトレジスタと、
    各行の奇数列に属する前記画素の前記第２画素トランジスタのゲートに前記第２走査信号を供給する第２奇数列シフトレジスタと、
    を含み、
    前記第２シフトレジスタは、
    各行の遇数列に属する前記画素の前記第１画素トランジスタのゲートに前記第１走査信号を供給する第１遇数列シフトレジスタと、
    各行の偶数列に属する前記画素の前記第２画素トランジスタのゲートに前記第２走査信号を供給する第２遇数列シフトレジスタと、
    を含む
    請求項５に記載の表示装置。
  13. 前記第１奇数列シフトレジスタ及び前記第２奇数列シフトレジスタは、前記第１方向の一方の前記額縁領域に設けられ、
    前記第１遇数列シフトレジスタ及び前記第２遇数列シフトレジスタは、前記第１方向の他方の前記額縁領域に設けられている
    請求項１２に記載の表示装置。
  14. 前記駆動部は、
    １水平期間の第１期間において、奇数列に並ぶ前記画素に前記映像信号を供給し、１水平期間内の前記第１期間とは異なる第２期間において、偶数列に並ぶ前記画素に前記映像信号を供給する映像信号選択部を備える
    請求項１２又は請求項１３に記載の表示装置。
  15. 前記映像信号選択部は、
    奇数列に並ぶ前記画素に前記映像信号を供給する第１トランジスタ回路と、
    偶数列に並ぶ前記画素に前記映像信号を供給する第２トランジスタ回路と、
    を含み、
    前記第１トランジスタ回路及び前記第２トランジスタ回路は、
    ＰＭＯＳトランジスタである第１映像選択トランジスタと、
    前記第１映像選択トランジスタに並列接続されたＮＭＯＳトランジスタである第２映像選択トランジスタと、
    を備える
    請求項１４に記載の表示装置。
  16. 前記駆動部は、
    前記第１期間において、前記第１トランジスタ回路の前記第１映像選択トランジスタのゲートがロー電位となる第１奇数列映像選択信号と、前記第１トランジスタ回路の前記第２映像選択トランジスタのゲートがハイ電位となる第２奇数列映像選択信号とを出力し、
    前記第２期間において、前記第２トランジスタ回路の前記第１映像選択トランジスタのゲートがロー電位となる第１遇数列映像選択信号と、前記第２トランジスタ回路の前記第２映像選択トランジスタのゲートがハイ電位となる第２遇数列映像選択信号とを出力する
    請求項１５に記載の表示装置。
  17. 前記第１映像選択トランジスタは、
    複数のＮＭＯＳトランジスタが直列接続され、
    前記第２映像選択トランジスタは、
    前記第１映像選択トランジスタを構成するＮＭＯＳトランジスタと同数のＰＭＯＳトランジスタが直列接続されている
    請求項１６に記載の表示装置。
  18. 前記第１奇数列映像選択信号及び前記第１遇数列映像選択信号のハイ電位は、前記映像信号線に供給される映像信号の電圧上限値よりも高く、
    前記第１奇数列映像選択信号及び前記第１遇数列映像選択信号のロー電位は、前記映像信号線に供給される映像信号の電圧上限値と電圧下限値との電位差の半値以下であり、
    前記第２奇数列映像選択信号及び前記第２遇数列映像選択信号のロー電位は、前記映像信号線に供給される映像信号の電圧下限値よりも低く、
    前記第２奇数列映像選択信号及び前記第２遇数列映像選択信号のハイ電位は、前記映像信号線に供給される映像信号の電圧上限値と電圧下限値との電位差の半値以上である
    請求項１６又は請求項１７に記載の表示装置。
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