JP3924550B2

JP3924550B2 - 半導体装置及びレイアウト装置及び方法並びにプログラム

Info

Publication number: JP3924550B2
Application number: JP2003145091A
Authority: JP
Inventors: 徳仁中本
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2003-05-22
Filing date: 2003-05-22
Publication date: 2007-06-06
Anticipated expiration: 2023-05-22
Also published as: US7134111B2; US20040232445A1; JP2004349482A; TW200427073A; US20070044061A1; TWI243476B; US7587696B2

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、接続孔接続の最適化を図る半導体装置及びレイアウト方法とレイアウト装置並びにコンピュータ・プログラムに関する。
【０００２】
【従来の技術】
従来のＬＳＩ等半導体デバイスにおける配線工程では、上層と下層の配線の層間接続のために層間絶縁膜に開けられる接続孔（ビア）は、配線の中心線上に配置されている。図６は、従来の半導体デバイスにおけるビアのレイアウトを模式的に示す図である。ビアのレイアウトパタンは通常正方形で表される。図６に示すように、ビア１０３のサイズが、下層の配線１０１の配線幅よりも小さいか同じであれば、隣接する配線チャンネル１０４を何等圧迫することなく、配線することができる。
【０００３】
近時、半導体デバイスの製造プロセスにおける微細加工技術の進展、配線技術、ステップカバレッジの向上等により多層配線構造が用いられている。しかしながら、多層配線の半導体デバイスにおいては、通常、下層の配線層と比べて、上層の配線層は、その配線幅、膜厚が大きくなる。この場合、上層と下層の配線間を接続するビアのサイズは、微細化されたプロセス技術による下層の配線層の設計基準（配線ピッチ等）をそのまま用いて製造することは困難となり、下層配線層よりも、大きくなる。
【０００４】
なお、基本セルゲートセル上に、配線チャネル格子が規定され該配線チャンネル格子に沿って配線層が形成されたマスタースライス方式の半導体集積回路において、基本セル工程の設計基準と、配線工程の設計工程との格差が大きい場合であっても、設計基準相互の調和を図り、集積度の向上を図る半導体集積回路が知られている（例えば特許文献１参照）。しかしながら、これは、配線チャネル格子を、不均一なピッチとするものである。
【０００５】
【特許文献１】
特開平１０−５６１６２号公報（第７頁、第５図）
【０００６】
【発明が解決しようとする課題】
多層配線構造の半導体デバイスにおいて、下層の細密配線層と上層の厚膜配線層を接続するビアサイズが、下層の細密配線よりも幅が大きくなる場合が生じる。すなわち、ビア（例えば、ダマシン法によるＣｕめっき等で形成される）を、下層の細密配線に配置した場合、そのビアに付随するメタル（ランド部）により、隣りの配線チャンネル上の配線（メタル）が最小間隔違反をおこすため、当該配線チャンネルを配線に用いることができない。このため、配線の効率の向上が困難である、という問題が生じる。すなわち、下層の細密配線層において上層配線に乗り換えを行うためのビアを発生させると、隣接する配線チャンネルに配線を通すことが、設計基準に違反する場合が生じ、その結果、配線チャネルに空きが生じ、またレイアウト段階でのビアの配置にも、制限が課せられる。
【０００７】
したがって、本発明の目的は、上記課題を解消し、配線効率の向上を図るとともに、ビア配置の設計自由度を向上させる構成とした半導体装置、レイアウト装置及び方法とプログラムを提供することにある。
【０００８】
【課題を解決するための手段】
上記課題を知見した本発明者は、鋭意研究した結果、以下の発明を創案するにいたった。すなわち、本発明の１つのアスペクトに係る半導体装置は、ビアが配線幅以上のサイズである場合、当該ビアは、その中心が、ビア配置領域において該配線の長手方向の中心軸に対して所定量オフセットした位置に配置し、隣りの配線チャネルを通る配線との間に、最小配線間隔以上の間隔を確保するようにしている。かかる構成により、配線性を向上し、ビア配置の自由度も向上している。
【０００９】
本発明の他のアスペクトに係る方法は、ビアの中心を配線の長手方向の中心軸に対してずらして配置するものである。また、以下の説明からも明らかとされるように、ビアの中心を前記下層配線の長手方向の中心軸に対してずらして配置するという本発明に係るレイアウト装置と、プログラムによっても、上記課題を同様にして解決することができる。
【００１０】
【発明の実施の形態】
本発明の実施形態について以下に説明する。本発明に係る半導体装置の一実施形態においては、図１を参照すると、ある配線層に設けられる第１の配線（１０１）と、該配線層と異なる配線層に配設され第１の配線（１０１）と立体交差する第２の配線（１０２）とを接続するビア（１０３）のサイズが、第１の配線（１０１）の配線幅以上であり、且つ、ビア（１０３）の中心を、第１の配線（１０１）の長手方向の中心軸に配置すると、第１の配線（１０１）に相隣る配線との間で最小配線間隔を確保できない場合（図２参照）、第１の配線（１０１）上のビアの配置領域で、前記ビアの中心（１０５）を、第１の配線（１０１）の長手方向の中心軸（１０４）に対して、所定量オフセットした位置に配置している（図１参照）。第１の配線の隣りに位置する配線との間には、第１の配線（１０１）のビア配置領域でも、最小配線間隔以上の間隔が確保されており、当該配線チャネルに配線を置くことができる。
【００１１】
本実施形態において、第１の配線（１０１）に相隣る配線との間で最小配線間隔を確保できないビア配置領域では、ビアの中心が、好ましくは、第１の配線（１０１）の長手方向の中心軸に対して、直交する方向にずらして配置するようにしてもよい。
【００１２】
本実施形態において、第１の配線（１０１）は、下層配線の配線であり、前記第２の配線（１０２）は、上層配線層の配線である。本実施形態において、前記第１の配線（１０１）は、第２の配線（１０２）よりも配線幅が細い。
【００１３】
本実施形態において、前記第１の配線（１０１）上の前記ビアの配置領域の一つの側縁が、前記第１の配線の長手方向の一つの側縁と面一となるようにしてもよい。
【００１４】
本発明の別の実施形態に係る方法として、コンピュータを用いて半導体装置のレイアウトを行うレイアウト方法について説明する。図３は、本発明に係る方法をコンピュータ（設計自動化装置を構成する）を用いて実現する処理手順を説明するための図である。図３を参照して、本発明に係るレイアウト方法の一実施形態の処理手順の一例について説明する。コンピュータ１０は、表示装置、入力装置、記憶装置を備えているワークステーション、あるいはパソコン等からなる。
【００１５】
回路の接続情報を記憶する記憶部１１から、回路接続情報を入力し、配線幅情報及び配線の最小間隔情報を含む設計制約情報を記憶する記憶部１２から、設計制約情報を入力する処理を行う（ステップＳ１）。
【００１６】
入力した回路接続情報に従って、Ｎ層の配線層の第１の配線と、Ｎ＋１層に配設され、第１の配線と立体交差する第２の配線と、を接続するビアのサイズが第１の配線の配線幅以上であるか判定する（ステップＳ２）。第１の配線の配線幅よりも小の場合、通常どおり、当該ビアをビア配置領域に配設する（ステップＳ５）。
【００１７】
第１の配線の配線幅以上である場合、ビアの中心を第１の配線の長手方向の中心軸に配置すると、第１の配線に相隣る配線との間で最小配線間隔（制約条件）違反となるか判定する（ステップＳ３）。
【００１８】
第１の配線の長手方向の中心軸に配置しても制約違反とならない場合、通常どおり、ビア中心を、前記第１の配線の長手方向の中心軸に配置する（ステップＳ５）。
【００１９】
一方、制約違反となる場合に、第１の配線上のビアの配置箇所でビアの中心を、第１の配線の長手方向の中心軸からずらして、ビアを配置する。これにより、ビア配置領域を含む第１の配線と、隣りに位置する配線との間に、最小配線間隔以上の間隔を確保する（ステップＳ４）。
【００２０】
さらに、配置すべきビアがある場合（ステップＳ６）、上記のステップＳ２〜Ｓ４又はＳ５の処理を繰り返し、ビアの配置情報は、レイアウト情報記憶部１３に出力される（ステップＳ７）。なお、各ビアの配置が確定するごとに、配置情報を出力する構成としてもよい。
【００２１】
本発明のレイアウト装置（設計自動化装置）は、レイアウトツール（ソフトウエア）を実装したコンピュータ上で、上記処理を実行するものである。また、本発明に係るプログラムは、図３のステップＳ１乃至Ｓ７の処理を、コンピュータ上で実行させるコンピュータプログラム（配置・配線ソフトウエア）よりなる。
【００２２】
【実施例】
上記した実施形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して以下に説明する。図１は、本発明の一実施例のレイアウトを説明するための説明図である。図２（Ａ）は、ビア配置修正前のレイアウトを説明するための図であり、図２（Ｂ）は、図２（Ａ）のＡ−Ａ線からみた断面図である。図１には、図２（Ａ）に示したレイアウトに対して、ビアを偏心させて配置した一例が模式的に示されている。なお、図１及び図２では、ビアのレイアウトパターンは正方形で表されている。
【００２３】
図１及び図２（Ａ）に示すように、配線チャンネル１０４が一定間隔で設けられており、配線チャネルを用いて配線が行われる。下層の細密配線（「下層配線」という）１０１と、上層の厚膜配線（「上層配線」という）１０２とを接続するビア１０３として、下層の細密配線１０１の配線幅よりも広いビアを配置した場合、配線パタンには、図２に示すように、ビア１０３を囲むメタル１０１−１、１０１−２（ランドの縁）が発生する。
【００２４】
図２（Ａ）に示すように、ビア１０３を覆うように形成されたメタル１０１−１、１０１−２に対して、設計基準で必要とされる配線間隔をとるためには、隣接した配線チャンネル１０４_１、１０４_３を用いることができなくなり、配線性が圧迫される（配線の面積利用効率が低下する）。メタル１０１−１、１０１−２の突出部ａ／２（すなわち、ビアのサイズは、配線１０１の幅ｌよりも、両側にａ／２大きい）として、配線チャネル１０４_１を通る配線と、配線チャネル１０４_２を通る配線１０１との間の間隔はｄ０−ａ／２となり、最小配線間隔ｄ０未満となり、最小配線間隔基準を満たさない。このため、ビア配置領域（ビアを覆うメタル１０１−１、１０１−２を含む）に対して、最小配線間隔基準を満たすだけの間隔をとるためには、当該配線１０１の配線チャネル１０４_２に対して、２本以上の配線チャネルの間隔を必要とすることになる。
【００２５】
このように、下層配線１０１の中心にビアを配置した場合、ビアを覆うメタル１０１−１、１０１−２は配線１０１に対して両側に発生し、両側の配線チャンネル１０４_１、１０４_３上の配線は最小間隔違反となり、両側の配線チャンネルとも、他の配線を通過させることができなくなる。
【００２６】
そこで、本発明においては、図１に示すように、ビア１０３の中心１０５を、配線１０１の長手方向に対して直交する方向に偏心させている。図１では、ビアを、配線１０１の長手方向中心軸から、該長手方向に直交する方向に、オフセット量ａ／２（但し、ａ／２は図２のメタル突出部１０１−１、１０１−２の長さ）分だけ、ずらして配置している。これにより、片側の配線チャンネル１０４_１を妨げる突起状のメタル形状がなくなり（図１に示す例では、ビア配置領域の一の縁は配線１０１の長手方向と面一とされる）、ビアの片側の他の配線を通過させることができる。
【００２７】
すなわち、本実施例によれば、多層配線構造の半導体集積回路において、下層の細密配線層１０１と、上層の厚膜配線層１０２を接続するビア１０３を、下層の細密配線１０１の配線方向に対して直交する方向に偏心させて配置することにより、該ビアを、ビア中心を偏心させずに配置した場合に、隣接する両側の配線チャンネルを他の配線が使用できなくなる、という問題を解消している。ビアのサイズ自体の変更は行われない（Ｉ−Ｒドロップ等の電気的特性に変更はない）。なお、ビアの中心を偏心させる方向は、必ずしも、統一されていることは、必要とされず、近傍の配線状況に応じて、適宜可変するようにしてもよい。
【００２８】
本発明の一実施例によれば、ビアサイズが大きくなることにより、配線チャンネルが圧迫される量を特段に削減し、配線性を確保している。なお、図３では、上層配線（膜厚配線）１０２及びビア１０３をＣｕのダマシン法で製造する例を模式的に示しているが、本発明は、かかる製造方法に限定されるものでないことは勿論である。
【００２９】
以下、本発明の一実施例を、本発明を適用しない例（比較例）と対比して説明する。図４は、本発明の一実施例を説明するための図である。図４において、下層配線１０１はＭ５（メタル第５配線層）、上層配線１０２は、Ｍ６（メタル第６配線層）である。第５配線層での配線チャネル１０４間のピッチは０．４μｍとし、下層配線の配線幅は０．２μｍ、最小間隔基準は０．２μｍとする。ビアサイズは０．２４μｍとする。すなわち、図１、図２のａ／２は０．１μｍとなる。
【００３０】
図４に示すように、配線チャネル１０４_３上の配線１０１Ａと、上層配線１０２Ａを接続するビア１０３Ａにおいて、その中心を垂直方向（配線１０１Ａの長手方向中心軸よりも図の上方）に偏心させている。また、同一行の配線チャネル１０４_３上の配線１０１Ｃと上層配線１０２Ｂを接続するビア１０３Ｂも、その中心を、図の垂直方向（配線１０１Ｃの長手方向中心軸よりも図の上方）に偏心させている。
【００３１】
かかる構成により、最小配線間隔基準をみたしながら、配線チャネル１０４_２上に配線１０１Ｂを引くことができる。また配線チャネル１０４_６上の配線１０１Ｄと、上層配線１０２Ｃを接続するビア１０３Ｃにおいてその中心を垂直方向（配線１０１Ｄの長手方向中心軸よりも図の上方）に偏心させている。配線チャネル１０４_６上の配線１０１Ｄと、上層配線１０２Ｂを接続するビア１０３Ｄ、配線１０１Ｅと、上層配線１０２Ｄを接続するビア１０３Ｅにおいてその中心を垂直方向（配線１０１Ｄ、１０１Ｅの長手方向中心軸よりも図の上方）に偏心させている。かかる構成により、配線チャネル１０４_５上に、最小間隔基準をみたしながら、配線１０１Ｇを引くことができる。
【００３２】
一方、本発明を適用しない比較例について、図５を参照して説明すると、配線チャネル１０４_３上の配線１０１Ａと、上層配線１０２Ａを接続するビア１０３Ａにおいて配線１０１Ａの長手方向両側にビアを覆うメタルが両側に、０．０１μｍ突出しており、配線チャネル１０４３上に配線を引くと、配線間隔は、
０．２−０．０１＝０．１９μｍとなり、最小間隔基準違反となる。
【００３３】
このため、配線１０１Ａに隣接する配線１０１Ｂを、配線チャネル１０４_１を用いて配線している（配線チャネル１０４_２が空く）。ビア１０３Ｃ（配線１０１Ｄと、上層配線１０２Ｃを接続する）、ビア１０３Ｅ（配線１０１Ｅと上層配線１０２Ｄを接続する）において、配線１０１Ｄ、１０１Ｅの長手方向両側にビアを覆うメタルが突出しており、配線チャネル１０４_５上に配線を引くと、最小間隔基準違反となる。このため、配線チャネル１０４_５に空きが生じる。本発明によれば、配線１０１Ｅが置かれる配線チャネル１０４_６に隣接する配線チャネル１０４_５に配線１０１Ｇが配置される。
【００３４】
このように、本発明によれば、多層配線構造の設計基準をみたしながら、配線チャネルを有効に利用し配線効率を向上させることができる。
【００３５】
なお、配線チャネル格子上に配線するマスタースライス方式の配線例を適用したが、本発明は、上記方式のレイアウトに限定されるものでないことは勿論である。また、最小配線間隔基準に余裕がある場合等において、ビア中心の配置の決定は、隣の配線との間で最小配線間隔基準を満たすように適宜ずらしていき、最小配線間隔基準を満たしさえすれば、ビア配置領域のメタル側縁と配線側縁部とは、必ずしも、面一とならなくてもよい。
【００３６】
また本発明は、上層配線が下層配線よりも配線が幅広である場合にのみ限定されるものでなく、ビアが、当該ビアが配置される配線の配線幅以上となる場合の全てのビア配置に適用することができる。
【００３７】
本実施例では、配線チャネル格子の間隔（ピッチ）は、少なくとも本発明にしたがって配置されるビアを含む所定領域では均一とされている。なお、ピッチが不均一な配線に対しても、本発明を適用してもよいことは勿論である。
【００３８】
以上本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ限定されるものでなく、特許請求の範囲の各請求項の本発明の範囲内で当業者であればなし得るであろう各種変形及び修正を含むことは勿論である。
【００３９】
【発明の効果】
以上説明したように、本発明によれば、上層配線と下層配線とを接続するビアのサイズが、下層配線幅以上であり、且つ、前記ビアの中心を前記下層配線の長手方向の中心軸に配置すると隣りの配線チャネルとの間で最小配線間隔を確保できない場合に、下層配線上でのビアの配置として、前記ビアの中心を、下層配線の長手方向の中心軸に対してずらして配置し、隣りに位置する配線との間に最小配線間隔以上の間隔を確保しており、配線層の切替の自由度、配線性を向上している。
【図面の簡単な説明】
【図１】本発明の一実施例を説明するための図であり、ビア配置修正済みのレイアウトを説明するための図である。
【図２】本発明の一実施例を説明するための図であり、（Ａ）はビア配置修正前のレイアウトを説明する図であり、（Ｂ）は、（Ａ）のＡ−Ａ線の断面を模式的に示す図である。
【図３】本発明に係るレイアウト装置の処理手順を説明するための図である。
【図４】本発明の一実施例のレイアウトの一例を示す図である。
【図５】比較例のレイアウトの一例を示す図である。
【図６】従来の典型的な半導体装置のレイアウトにおけるビア配置例を説明するための図である。
【符号の説明】
１０１下層配線
１０１−１、１０１−２メタル突出部
１０２上層配線
１０３ビア
１０４配線チャネル
１０５中心

Claims

下層配線と、
前記下層配線と立体交差する上層配線と、
前記下層配線と前記上層配線とを接続するための接続孔（ビア）と、
前記接続孔が、前記下層配線の配線幅以上のサイズである場合、前記接続孔は、その中心が、前記接続孔の配置領域において前記下層配線の長手方向の中心軸に対して所定量のオフセットを有する位置に配置されている、ことを特徴とする半導体装置。
前記接続孔の配置領域を含む前記下層配線と、前記下層配線と同一層に配設され前記下層配線の配線チャネルの隣りの配線チャネルを用いた配線との間に、予め定められた最小配線間隔以上の間隔が設けられている、ことを特徴とする請求項１記載の半導体装置。
前記接続孔の中心を前記下層配線の長手方向の中心軸に配置すると、前記下層配線の隣りの配線との間で、予め定められている最小配線間隔を確保できない場合、前記接続孔は、前記下層配線の長手方向の中心軸に対して直交する方向に、偏心させて配置され、前記下層配線の隣りの配線との間で最小配線間隔が確保されている、ことを特徴とする請求項１記載の半導体装置。
前記下層配線の配線幅は、前記上層配線の配線幅以下である、ことを特徴とする請求項１記載の半導体装置。
前記下層配線上の前記接続孔の配置領域の一の側縁は、前記下層配線の長手方向の一の側縁と、面一とされている、ことを特徴とする請求項１記載の半導体装置。
半導体装置のレイアウトをコンピュータを用いて行う方法において、
回路の接続情報を記憶する記憶部から回路接続情報を入力し、配線幅情報及び配線の最小間隔情報を含む設計制約情報を記憶する記憶部から前記設計制約情報を入力するステップと、
前記回路接続情報に従って、下層配線と、前記下層配線と立体交差する上層配線と、を接続する接続孔のレイアウトパターンを配置する場合に、前記接続孔のサイズが、前記下層配線の配線幅以上であるか否か判定するステップと、
前記接続孔のサイズが前記下層配線の配線幅以上である場合、前記接続孔の中心を前記下層配線の長手方向の中心軸に配置すると、前記下層配線に相隣る配線との間で、予め定められた最小配線間隔が確保できるか否か判定するステップと、
前記最小配線間隔が確保できない場合に、前記下層配線上の接続孔の配置領域において、前記接続孔の中心が、前記下層配線の長手方向の中心軸から所定量のオフセットを有する位置に来るように、前記接続孔を配置することで、前記接続孔の配置領域を含む前記下層配線と、前記下層配線の配線チャネルの隣りの配線チャネルを用いた配線との間に最小配線間隔以上の間隔を確保するステップと、
を含む、ことを特徴とするレイアウト方法。
前記下層配線に相隣る配線との間で前記最小配線間隔を確保できない場合、前記接続孔の配置領域において、前記接続孔を、前記下層配線の長手方向の中心軸に対して直交する方向に偏心させて配置するステップを含む、ことを特徴とする請求項６記載のレイアウト方法。
前記下層配線は、前記上層配線の配線幅以下の配線幅である、ことを特徴とする請求項６記載のレイアウト方法。
前記下層配線上の前記接続孔の配置領域の一の側縁が、前記下層配線の長手方向の一の側縁と、面一とされている、ことを特徴とする請求項６記載のレイアウト方法。
半導体装置の配線及び配置を行うレイアウト装置において、
回路の接続情報と、配線幅情報及び配線の最小間隔情報を記憶する設計制約情報を記憶する記憶装置と、前記記憶装置から回路接続情報及び前記設計制約情報を入力する手段と、
前記回路の接続情報に従って、下層配線と、前記下層配線と立体交差する上層配線と、を接続する接続孔のサイズが、前記下層配線の配線幅以上であり、前記接続孔の中心を前記下層配線の長手方向の中心軸に配置すると、前記下層配線に相隣る配線との間で最小配線間隔を確保できない場合に、前記下層配線上の接続孔の配置領域において、前記接続孔を、その中心が、前記下層配線の長手方向の中心軸から、所定量のオフセットを有する位置に来るように配置することで、前記接続孔配置部を含む前記下層配線と、前記下層配線の隣りの配線チャネルを用いる配線との間に、予め定められた最小配線間隔以上の間隔を確保する処理を行う手段と、
を含む、ことを特徴とするレイアウト装置。
前記下層配線に相隣る配線との間で最小配線間隔を確保できない接続孔の配置領域では、前記接続孔は、前記接続孔の中心が前記下層配線の長手方向の中心軸に対して直交する方向に偏心させて配置されている、ことを特徴とする請求項１０記載のレイアウト装置。
前記下層配線の配線幅は、前記上層配線の配線幅以下である、ことを特徴とする請求項１０記載のレイアウト装置。
前記下層配線上の前記接続孔の配置領域の一の側縁が、前記下層配線の長手方向の一の側縁と、面一とされている、ことを特徴とする請求項１０記載のレイアウト装置。
半導体装置の配置・配線を行う設計自動化装置を構成するコンピュータに、
回路の接続情報と、配線幅情報及び配線の最小間隔情報を記憶する設計制約情報を記憶する記憶装置から、前記回路接続情報及び前記設計制約情報を入力する処理と、
前記回路の接続情報に従って、下層配線と、前記下層配線と立体交差する上層配線と、を接続する接続孔のサイズが、前記下層配線の配線幅以上であり、前記接続孔の中心を前記下層配線の長手方向の中心軸に配置すると、前記下層配線に相隣る配線との間で、予め定められた最小配線間隔を確保できない場合に、前記下層配線上の接続孔の配置領域で、前記接続孔の中心が、前記下層配線の長手方向の中心軸から所定量オフセットした位置に来るように、前記接続孔を配置することで、前記接続孔配置部を含む前記下層配線と、隣りに位置する配線との間に、前記最小配線間隔以上の間隔を確保する処理と、
を実行させるプログラム。
請求項１４記載のプログラムにおいて、前記下層配線に相隣る配線との間で最小配線間隔を確保できない接続孔配置領域では、前記接続孔は、前記接続孔の中心が前記下層配線の長手方向の中心軸に対して、直交する方向にずらして配置する、処理を、前記コンピュータに実行させるプログラム。
請求項１４記載のプログラムにおいて、前記下層配線は、前記上層配線よりも配線幅が細い、ことを特徴とするプログラム。
請求項１４記載のプログラムにおいて、前記下層配線上の前記接続孔の配置箇所の一の側縁を、前記下層配線の長手方向の一の側縁と、面一とさせる、処理を、前記コンピュータに実行させるプログラム。