JP2006339252A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】セル領域の設計変更に伴い発生する電源配線の設計変更が、大幅な設計変更を引き起こすことを回避する。
【解決手段】 チップ１の中央部にセル領域６が、周縁部に第１のパッド２が配置され、第１のパッド２からセル領域６へ延在して電源を供給する電源配線８とを備えた半導体装置２０において、セル領域６上に、電源配線８に接続された多数の第２のパッド３を互いに分離して配置する。シミュレーションで設計以上の電源配線８の電圧降下が発見されたとき、外部電源にワイヤボンディングするためのボンディング用パッド３ａを第２のパッド３の中から選択するだけで、セル領域３の再設計を回避することができる。
【選択図】図１

Description

本発明はセル領域の周辺に電源パッドが設けられた半導体装置及びその製造方法に関し、とくにセル領域の設計又は設計変更に伴う電源配線の変更を回避できる半導体装置及びその設計・製造方法に関する。

スタンダードセル又はゲートアレイは、顧客が所望する機能を有する半導体装置を短期間で設計・製造できる方法として広く実用に供されている。これらの方法は、基本セルを半導体チップ上のセル領域に規則的に敷きつめて配列した後、この基本セルを相互に配線して所望の機能回路を構成するように配線パターンを設計する。そして、配線パターンの設計に基づきウエーハ工程が実行され、所望の機能を有する集積回路が製造される。

従来、この種の半導体装置では、半導体チップの中央部分に基本セルが敷きつめられたセル領域を配置し、その半導体チップの周縁部（チップの周縁部分）にセル領域を囲むように多数のパッドを配置する。これらのパッドの一部は電源パッドであり、電源が供給される外部端子、例えばリードフレームのインナーリードへワイヤボンディングにより接続される。電源電圧は、このワイヤを通して電源パッドに供給される。電源パッドにはセル領域の全域に延在する電源配線が接続されており、この電源配線を通して電源パッドから必要なセルへの電源が供給される。

このように、スタンダードセル又はゲートアレイを設計・製造するには、まず初めに、機能回路の回路規模から必要となるセル数、即ちセル領域の大きさを推定する。同時に、顧客の要望する信号入出力用パッドの個数と、機能回路に必要な電流容量を確保できるだけの電源パッドの個数を決定する。そして、推定されたセル領域の大きさを配置することができ、かつ、必要なパッドの全てをチップの周縁部に配置できるようにチップの大きさを決定する。

しかし、セル領域の大きさに較べてパッド数が多い場合、パッドをチップ外周に沿って配置すると、パッドとセル領域の間にセルもパッドも配置されない無用の空白領域が形成され、徒にチップ面積を増加させてしまう。

また、一般にセル領域の中央部分ほど電源配線の電流容量が不足しやすく，電源配線の抵抗に起因する電圧降下（以下「ＩＲドロップ」という。）により機能回路へ規格電圧を供給できなくなるおそれが高い。このような事態が生ずると、電源配線領域を拡幅したり電源パッドを追加したりしなければならず、セル領域の面積の増大やパッド数の増加を招きチップ面積が増加してしまう。このようなＩＲドロップの影響は、配線の微細化及び回路動作の高速化に伴いますます顕著になっている。

かかる空白領域の発生や電源配線領域の拡幅に伴うチップ面積の増加を避けるため、チップ周縁部に配置された電源パッドの他に、チップ内部にも電源パッドを配置した半導体装置が発明された（特許文献１を参照。）。

図７は従来の半導体装置斜視図であり、チップ内部にも電源パッドを配置した半導体装置を表している。この半導体装置は、図７を参照して、チップ１周縁部に信号入出力パッド２ｃ及び電源パッド２ａ、２ｂからなる第１のパッドが配置され、その内部（チップ１中央部）に機能回路１２と電源パッド１１ａ、１１ｂが配置されている。これらチップ１周縁部及び中央部に配置された電源パッド２ａ、２ｂ、１１ａ、１１ｂは、リードフレームのインナーリード５又はチップ１周縁部に配置された電源パッド２ａ、２ｂへワイヤボンディングにより接続され、このワイヤ１４ａ、１４ｂを介して外部から電源が供給される。

機能回路１２の電源は、チップ１周縁部に配置された電源パッド２ａ、２ｂからチップ１上に形成された不図示の電源配線を介して供給される。さらに、チップ１中央部に配置した電源パッド１１ａ、１１ｂからこの電源パッド１１ａ、１１ｂに接続する電源配線を介して機能回路１２へ電源が供給される。従って、機能回路の電源は、チップ１周縁部の電源パッド２ａ、２ｂから電源配線を介する経路と、チップ１中央部の電源パッド１１ａ、１１ｂからの経路との２経路から供給される。

上記発明では、チップ１中央部へ電源パッド１１ａ、１１ｂを配置することにより、チップ１中央部に配置された機能回路１２へワイヤ１４ａ、１４ｂを介して電源を供給することができるので、チップ１中央部のＩＲドロップの影響を緩和することができる。また、チップ１中央部に配置された機能回路１２に電源を供給するための電源パッド１１ａ、１１ｂをチップ１中央部に配置することで、チップ１周縁部に配置する電源パッド２ａ、２ｂの個数を削減することができる。このため、パッド数が多いことに起因する半導体チップ面積の増加を抑制することができる。
特開２００４−２２１２６０号公報

上述したように、半導体チップ１の中央部にセルを敷きつめたセル領域を配置し、半導体チップ１の周縁部に電源パッド２ａ、２ｂを含めてパッド２を配置する半導体装置では、多数のパッド２をチップ１周縁部に配置するためにチップ１の辺長を長くしなければならず、あるいは、ＩＲドロップによる電圧降下を抑制するために大きな配線領域を確保しなければならず、チップ１面積の増加を招いていた。

これらのチップ１面積の増加は、チップ１中央部に外部電源が供給される電源パッド１１ａ、１１ｂを配置し、この電源パッド１１ａ、１１ｂから機能回路１２へ電源を供給する従来の半導体装置により一応回避することができる。

しかし、上述した従来の半導体装置では、機能回路１２の設計と同時にその機能回路１２に必要な電源パッド１１ａ、１１ｂの配置をも設計していた。このため、機能回路１２の設計変更がなされるごとに、電源パッド１１ａ、１１ｂの有無及び配置を再度設計し直さなければならない。電源パッド１１ａ、１１ｂの有無又は配置に変更が生ずると、セル領域に形成される機能回路１２の配置をも再度変更しなければならない。その結果、機能回路１２及び電源パッド１１ａ、１１ｂの配置の設計変更は、全面的な設計変更に至ることが多く製造コストが増加するおそれがあった。

このような設計変更は、一旦設計された機能回路１２をセル領域に配置した後に行なわれるシミュレーションにより、機能回路１２の動作不良あるいは設計値以上のＩＲドロップ等の障害が検知された場合に必要となる。また、顧客が所望する機能に変更があった場合にも設計変更が必要となる。この場合、機能回路１２及び電源・入出力パッド２、１１ａ、１１ｂの配置を初めからやり直すことになり、全面的な再設計につながるため製造コストが増加するという問題がある。

本発明は、チップ中央部にセル領域を配置しチップ周縁部に電源パッドを配した半導体装置に関し、チップ面積を小さくするためにチップ中央部に電源パッド配置し、かつ機能回路が設計変更されても電源配線及び電源パッドの再設計を回避することで、製造コストを低減することができる半導体装置及びその製造方法を提供することを目的とする。

上記課題を解決するための本発明の第１の構成に係る半導体装置は、チップの中央部に形成されたセル領域と、チップの周縁部に配置された第１のパッドと、第１のパッドからセル領域へ電源を供給する電源配線とを備えた半導体装置に関し、セル領域上に、電源配線に接続された複数の第２のパッドが互いに分離されて配置されていることを特徴とする。

本構成の半導体装置では、セル領域上に第２のパッドが複数配置されている。この第２のパッドには、セル領域へ電源を供給するための電源配線が接続されている。従って、電源が供給されるワイヤをこの第２のパッドへボンディングすることで、ボンディングされた第２のパッドからその近傍の電源配線を介してセル領域へ電源を供給することができる。

この構成では、機能回路ないしセル領域のシミュレーション若しくは機能試験において電源配線の電流容量不足が発見されても、或いは機能回路ないしセル領域の設計変更により電源配線の電流容量が不足することになっても、電流容量が不足する部分（電源配線の一部分）に近い第２のパッドを選択し、選択された第２のパッドへ電源を供給するワイヤをボンディングするだけで電源配線の容量不足を解消することができる。このように、レイアウト設計の変更に際して電源配線及び電源パッドの再設計を必要としないので、レイアウト設計及びその設計変更を行なっても、電源配線及び電源パッドの再設計に起因して発生するセル領域の大規模な修正を伴う再設計を回避することができる。

なお、ワイヤボンディングは、設計工程及びウエーハ工程を終了し、チップに分割した後に行なわれる。従って、電源配線容量及び電源パッド数の不足をチップ分割後に解消することができる。このため、セル領域の設計あるいはその変更を、電源配線及び電源パッドの配置を考慮することなく進めることができるので、本発明の半導体装置は従来の半導体装置に較べて設計及びその変更が容易になる。

また、セル領域上に配置された複数の第２のパッドを電源パッドとして利用することができるので、チップ周縁部の電源パッドの個数が削減され、パッド数に起因するチップ寸法の増大を抑制することができる。

なお、本明細書の「複数の第２のパッド」は、セル領域の設計で実際に必要となる第２のパッドの個数よりも多数配置されている。従って、電源を供給するワイヤがボンディングされる第２のパッドの他にボンディングされない又は電源が供給されない第２のパッドが存在することを意味する。

なお、複数の第２パッドの中からのワイヤボンディング用のパッドの選択は、例えば設計工程におけるシミュレーションにより電源配線のＩＲドロップを算出し、ＩＲドロップが規定の範囲に納まるように選択することで行なうことができる。また、ウエーハ工程を終了後、チップの動作試験において電源配線の電流容量の不足が検出された後に、電流容量を補充するために選択を行なうこともできる。

この第２のパッドは、設計レイアウト上又はウエーハ工程上で許される範囲内で多数配置することが、ワイヤボンディングされる第２のパッドの選択支を多くする観点から望ましい。また、第２のパッドを、セル領域の全面にほぼ均一な密度で分布するように配置してもよい。例えば、セル領域全面に格子状に配置することができる。このように配置することで、第２パッドの配置に規則性を持たせて設計を簡略化すると同時に、セル領域内の任意の位置に必要な電源を供給することができる。さらに、チップの対角線あるいは他の線に沿って列状に配置して、第２のパッドにボンディングされたワイヤが交差して接触することを防止することもできる。もちろん、最も電源パッドが必要と予想される領域、例えばチップの中央部分にのみ配置することもできる。この配置は、ボンディングワイヤをチップ中央部から外周へ放射状に引き出すことができるので、ワイヤの接触を防止する効果がある。

本発明の第１の構成において、セル領域上に第２のパッドと共に中継用パッドを設けることができる。即ち、セル領域上に第２のパッドと中継用パッドとが混在して配置されている。中継用パッドは、電源配線及びセル領域の配線から絶縁分離されており、半導体装置の機能に何ら影響を与えない。この中継用パッドは、第２パッドにボンディングされたワイヤを中間点でボンディングして固定するために用いられる。即ち、ワイヤは、第２パッドから中継用パッドにワイヤボンディングされ、さらに中継用パッドから電源まで引き出される。この構成では、第２のパッドがチップ中央近くに配置されているためワイヤ長が長くなる場合でも、ワイヤを途中で固定することができるから、ワイヤが撓んで他のパッドや他のワイヤに接触することを防止することができる。

本発明の第２の構成に係る半導体装置の製造方法は、セル領域上に電源パッドが形成された半導体装置の設計方法に関する。本構成では、まず、チップ中央部にセル領域を、チップ周縁部に第１のパッドを、第１のパッドからセル領域へ延在する電源配線を配置し、その後セル領域上に、電源配線に接続された複数の第２のパッドを互いに分離して配置する。この工程により、上記第１の構成と同様の半導体装置が設計される。

本第２の構成では、さらに、電源配線に流れる電流をシミュレートして、前記電源配線の電流容量が不足する配線部分を抽出し、その抽出された配線部分又はその近傍に接続されている第２のパッドをワイヤボンディング用パッドとして選択する。この選択された第２のパッドは、後工程で電源を供給するためのワイヤをボンディングするパッドとして用いられる。

このように上記第２の構成では、予めセル領域上に複数の第２のパッドを配置した半導体装置を設計し、次いで、その半導体装置をシミュレートして、電流容量が不足する電源配線の近くの第２のパッドをワイヤボンディング用パッドとして選択する。

この構成では、電源配線の容量不足はシミュレーションに基づく第２のパッドからのボンディング用パッドの選択により解消することができるので、初めに設計された電源配線及びチップ周縁部に配置された第１のパッドを変更することなく電源配線の容量不足を解消することができる。このように、セル領域及び電源パッドの設計及び設計変更を、電源配線及び電源パッドの配置変更を考慮することなく行なうことができるので、設計変更に際しての大規模な設計変更を回避することができる。

上記第２の構成において、ボンディング用パッドとして選択されなかった第２のパッドを、除去して、すなわち実際の半導体装置には配置せずに、半導体装置を設計することができる。

この構成では、シミュレーション後のボンディング用パッドの選択により設計段階で動作が保証された半導体装置を、その後変更することなく生産する場合に、電源配線に接続する第２のパッドの数を少なくすることで、第２のパッドを経て侵入する水分、その他の汚染物質の侵入を抑制し信頼性を高めることができる。

本発明によれば、セル領域上に電源パッドとして使用される複数のパッドを予め配置することで、設計変更に際して電源配線及び電源パッドの再設計に伴う大規模な設計変更を回避することができる。このため、半導体装置の設計コストを低減することができる。

図１は本発明の第１実施形態斜視図であり、セル領域上に第２のパッドを配置した半導体装置をリードフレームに搭載した様子を表している。図２は本発明の第１実施形態断面図であり、図１に示す半導体装置の断面を表している。図３は本発明の第１実施形態セル領域の配置を表す平面図、図４は本発明の第１実施形態形態電源配線及び電圧分布を表す平面図である。

第１実施形態に係る半導体装置は、ＣＭＯＳスタンダードセル方式を用いて製造された半導体装置であり、図１及び図３を参照して、ほぼ正方形の半導体チップ１の主面中央部分に、ＣＭＯＳの基本セル６ａ、例えばＮＡＮＤ回路及びＮＯＲ回路からなるセル６ａが縦横に配設されたセル領域６が配置されている。そして、チップ１の周縁部に、チップ１の辺に沿って延在する帯状のパッド形成領域１０が設けられ、その領域内に第１のパッド２が列状に配置されている。また、セル領域６の外側とパッド形成領域１０の内側の間に枠状のＩ／Ｏ領域（入出力領域）７が設けられている。Ｉ／Ｏ領域７には入出力回路が列状に形成されており、この入出力回路を介して第１のパッド２とセル領域６間の入出力信号の伝達及び電源の供給がなされる。また、電源配線８への電源供給もこの入出力回路を介してなされる。

セル領域６上には、セル領域の４辺に沿って枠状の電源配線８が設けられ、さらにその枠内を格子状に区切って延在する互いに直交する２組の平行な配線群からなる電源配線８が設けられている。この電源配線８は、図２を参照して、多層配線の最上層及び次層（図２では５層目及び４層目）に、互いに直交する平行な配線群として形成される。ほかに、最上層にのみ格子状をなす一層の電源配線８を形成してもよい。

電源配線８が形成された配線層より下層（図２では１〜３層目）には、セル６ａを構成するトランジスタ６ｂ間を接続する回路配線１７、及びセル６ａを接続して機能回路を構築するための回路配線１７の他、電源配線８から分岐して各トランジスタ６ｂへ電源を供給するサブ電源配線１６が設けられている。さらに、１〜３層目の配線層に、接地電位が印加される図外の接地配線が設けられている。通常、接地電位は第１のパッドのうちの電源パッド２ｂから供給される。

電源配線８上には絶縁膜１９ａ（例えば保護絶縁膜）が設けられ、その絶縁膜１９ａ上に多数の第２のパッド３が配設されている。第２のパッド３は、それぞれ電気的に分離しており、第２のパッド３直下の電源配線８へ絶縁膜１９ａを貫通するビア９を介して接続されている。この配置では、第２のパッド３の直下に硬い電源配線８が在るため、第２のパッド３へボンディングしても半導体装置の損傷のおそれが少ない。他に、第２のパッド３を電源配線８からずらして配置し、電源配線８から延在する配線とビア９とを介して第２のパッド３と電源配線８とを接続してもよい。図１では、第２のパッド３を、互いに最近接の交差点（図の上下左右方向に位置する交差点）には配置されないように、直交する電源配線８の交差点上に一つ飛びに配置している。このように、第２のパッド３を一つ飛びの交差点に配置することで、配置密度が低減されるので第２のパッド３を大きくしても容易に配置することができる。

上述した本第１実施形態に係る半導体装置２０は、例えばリードフレームに搭載され、ワイヤボンディングにより外部端子に接続されて使用される。

図１を参照して、半導体装置２０はリードフレームの不図示のダイパッド上に固定され、チップ１の周縁部に形成された第１のパッド２とリードフレームのインナーリード５は、ワイヤボンディングされたワイヤ４を介して接続される。なお、図１では、図面を見やすくするため、信号入出力パッド２ｃとインナーリード５を接続して信号を入出力するためのワイヤを省略している。信号はインナーリード５から不図示のワイヤを介して入出力パッド２ｃへ伝達される。電源電圧が供給されるインナーリード５と第１のパッドの電源パッド２ａ、２ｂとは、電源供給用のワイヤ４ｃがボンディングされており、インナーリード５からワイヤ４ｃを介して電源パッド２ａ、２ｂへ電源電圧が供給される。記述のように、電源パッド２ａ、２ｂへ供給された電源電圧は、電源配線８に供給され、電源配線８からサブ電源配線１６を介して各セルに分配される。

セル領域６上に配設された第２のパッド３の中から、電源配線８の電流容量不足を補うために必要なボンディング用パッド３ａが位置及び個数を考慮して予め選択されている。このボンディング用パッド３ａにはワイヤ４ａ又はワイヤ４ｂの一端がボンディングされる。ワイヤ４ａ及びワイヤ４ｂの他端はそれぞれ、電源が供給されるインナーリード５及びチップ１周縁部に形成された電源パッド２ａ（第１のパッド２）の一つにボンディングされている。従って、ボンディング用パッド３ａには、外部端子であるインナーリード５からワイヤ４ａを介して電源が供給されるものと、インナーリード５からワイヤ４ｃを介して電源パッド２ａに供給された後、この電源パッド２ａからワイヤ４ｂを介して電源が供給されるものとの２種類が混在している。勿論、必要ならば、何れか一方の種類のみを選択することもできる。

次に、第１実施形態に係る半導体装置の製造方法について説明する。

まず初めに、個々の機能回路に要求される機能を満たすに必要なセル６ａ数を見積もり、この見積もりに基づき半導体装置２０全体に必要とされるセル領域６の面積を決定する。同時に、要求される信号入出力パッド２ｃの個数を決定し、さらに機能回路へ電源を供給するに必要な電源用パッドの個数を見積もる。

次いで、半導体チップ１のレイアウト設計を行なう。まず、図３を参照して、半導体チップ１の中央部にセル６ａを縦横に敷きつめたセル領域６を配置する。ついで、セル領域６の周囲に入出力回路を一列に敷きつめたＩ／Ｏ領域を配置する。最後に、チップ１の辺に沿って一列に第１のパッドを配列したパッド形成領域７を配置する。なお、この第１のパッドには信号入出力パッド２ｃと接地電位に接続されるパッドを含む電源用パッド２ａ、２ｂが含まれる。

ここで、パッド形成領域１０内に第１のパッド２を全て配置できない場合、電源パッド２ａ、２ｂの一部を削除して第１のパッド２の残りをパッド形成領域１０内に配置する。このとき、電源パッド２ａ、２ｂの全部を削除することもできるが、その場合は後述するように枠状の電源配線８に十分に電源を供給することができるように一部の第２のパッドをセル領域６の外縁付近に配置することが好ましい。このように、電源パッド２ａ、２ｂの一部又は全部を削除することで、長いパッド形成領域７を配置する必要がなくなるので、チップ１の辺長を無用に長くすることから生ずるチップ１面積の増大を回避することができる。

ついで、図２を参照して、セル領域６に機能回路を構成する回路配線１７及びサブ電源配線１６を配置する。

ついで、図４を参照して、セル領域６上に、セル領域６のほぼ全域を覆う直交する２平行配線群からなる電源配線８を配置する。さらに、図１及び図２を参照して、電源配線８上に電源配線８と例えばビア９で接続された第２のパッド３を配置する。第２のパッド３は、例えば電源配線８の交差点上に、縦横に隣接する直近の交差点上に第２のパッド３が配置されないように一つ飛びに配置される。もちろん、他の任意の配列で配置することもできる。以上の工程により、半導体装置２０の仮のレイアウト設計が終了する。

ついで、仮のレイアウト設計に基づき、電源配線８のＩＲドロップを含めて機能回路をシミュレートする。図４中の等電位線イ〜ニはシミュレーションにより算出された電源配線８の電圧分布を表している。電源配線８の電圧は、電源配線８の外周をなす枠状の部分でほぼ外部電源電圧に維持され、ＩＲドロップによりチップ１内部に向けて等電位線イ、ロ、ハ、ニの順に電圧が低下している。

図４を参照して、チップ１中央近くの等電位線ニに囲まれた領域では、電源配線８の電圧が機能回路の電源規格より低くなっている。このように電源配線８の一部で機能回路に要求される電源電圧が満たされない場合、次ぎに述べるボンディング用パッド３ａの選択工程を実行する。なお、シミュレーションで電源配線８が機能回路の電源電圧の規格を満たしている場合は、仮のレイアウト設計をそのまま半導体装置２０のレイアウト設計として用いることで設計を終了する。

ボンディング用パッド３ａの選択工程では、セル領域６上に配置された第２のパッド３の中から幾つかのパッドを選択し、この選択された第２のパッド３をボンディング用パッドとして決定しレイアウトデータに追記する。

このボンディング用パッド３ａの選択は、等電位線ニに囲まれた領域内又はその近くに配置された第２のパッド３から一つ又は複数のボンディング用パッド３ａを仮に選定し、この仮に選定されたボンディング用パッド３ａに外部電源電圧を印加した状態をシミュレートする。そして、この仮に選定されたボンディング用パッド３ａの位置及び個数を変更して繰り返しシミュレートして、電源配線８の全ての部分で機能回路の電源電圧の規格が満たされるようにボンディング用パッド３ａの位置及び個数を選定し確定する。この選定されたボンディング用パッド３ａをレイアウトデータに追記して半導体装置２０のレイアウト設計を終了する。

このようにボンディング用パッド３ａの選択工程において、機能回路の設計を含めてセル領域６の変更はない。また、チップ１の周縁部に配置された第１のパッド２ないしパッド形成領域１０も変更されない。従って、仮のレイアウト設計後のシミュレーションで電源配線８の電流容量不足に起因する電圧低下（ＩＲドロップ）が発見されても、セル領域６及び第１のパッド２の設計をそのままにして電源配線８の容量不足を補修することができる。このため、セル領域６及び第１のパッド２の設計変更に伴う大幅なレイアウトの再設計が回避される。

ついで、終了したレイアウト設計に基づいてウエーハ工程を実行し、さらにチップ１に分割して、図１に示す半導体装置２０が製造される。

ついで、図１を参照して、半導体装置２０をリードフレームに搭載し、チップ１周縁部に配置された第１のパッド２とインナーリード５とをワイヤボンディングして、ワイヤ、４ａ、４ｂ、４ｃを用いて接続する。さらに、レイアウトデータの追記に基づきボンディング用パッド３ａを抽出し、ボンディング用パッド３ａとインナーリード５とをワイヤ４ａを用いてワイヤボンディングする。また、一部のボンディング用パッド３ａと、インナーリード５からワイヤ２ａを介して電源が供給される第１のパッド２ａとを、ワイヤボンディングし、ワイヤ４ｂを用いて接続する。勿論、必要ならばワイヤ４ａ又はワイヤ４ｂの一方のみを使用することもできる。

上述した本発明の第１実施形態の製造方法において、ボンディング用パッド３ａとして選択されなかった第２のパッドを、レイアウト設計から消去してもよい。この場合、ウエーハ工程では、ボンディング用パッド３ａとして選択された第２のパッド３のみが実際に形成され、レイアウト設計から消去された第２のパッド３は形成されない。これにより、パッド配設に起因する信頼性の低下が抑制されるとともに、パッド数を減少することでレイアウト及びウエーハ工程を容易にすることができる。

さらに、本発明の第１実施形態の製造方法において、シミュレーション又は半導体装置２０の動作試験の結果機能回路の設計変更が必要になった場合、あるいは顧客の要望から機能回路の設計変更が必要になった場合、設計変更が必要な機能回路（例えばマクロセル）を容易に置き換えることができる。即ち、変更後の機能回路（例えばマクロセル）は、通常は変更前の機能回路とセル面積はあまり変わらないので、セル領域の大幅な変更を伴うことなく変更前の機能回路と置き換えることができることが多い。加えて、本実施形態では機能回路の電源規格が変更されても電源配線８を変更することなく対処することができるので、セル領域の一部（例えばマクロセル）の置き換えのみで設計変更が完了し、セル領域の大半に波及する大幅な設計変更を回避することができる。

本発明の第２実施形態は、第１実施形態の半導体装置の第２のパッドを対角線上に配置した半導体装置に関する。図５は本発明の第２実施形態平面図であり、チップ上のパッドの配置を表している。

図５を参照して、本実施形態の半導体装置２０は、第１の実施形態と同様に、チップ１上面（主面）に、チップ１の周縁部にパッド形成領域１０が、チップ１の中央部にセル領域６が、パッド形成領域１０とセル領域６の間にＩ／Ｏ領域が配置されており、さらに、セル領域６上に格子状の電源配線８が配置されている。

本第２実施形態では、セル領域６上に配置される第２のパッド３を、チップ１の２本の対角線あるいは矩形のセル領域６の２本の対角線に沿って配置する。他の構造は第１の実施形態と同様である。

このように第２のパッド３をチップ１又はセル領域６の対角線に沿って配置すると、第２のパッド３にボンディングされたワイヤ４ａを、チップ１又はセル領域６の辺に平行に最短の辺に向けて引き出すことにより、ワイヤ４ａ相互の接触を防止することができる。また、この第２のパッド３の配置では、セル領域６の中央部分の第２のパッド密度が高いので、ＩＲドロップによるセル領域６の中央部分の電源電圧の低下を有効に補償することができる。なお、図５では第２のパッド３を対角線に沿って１列に配置したが、２列に配置することもできる。このとき、一つの列の第２のパッド３にボンディングされたワイヤ４ａを、他方の列の反対側に引き出すことで互いのワイヤ４ａの交差を避けることができる。

本発明の第３実施形態は、ボンディングワイヤの中継用パッドを配置した半導体装置に関する。図６は、本発明の第３実施形態平面図であり、チップ上のパッドの配置を表している。

図６を参照して、第３実施形態の半導体装置２０では、セル領域６上に第２のパッドの他、中継用パッド１５が配置されている。他の構造は第２実施形態と同様である。第２のパッド３は図６に示すように第２実施形態と同様にチップ１の対角線に沿って配置されている。

中継用パッド１５は、ボンディングワイヤ４ｂの中継点として用いられるボンディング用のパッドであり、他の全てのパッド及び電源配線８から絶縁されている。本実施形態では、図６を参照して、チップ中央近くの第２のパッド３にボンディングされたワイヤ４ｂは、ワイヤ４ｂの引き出し方向に位置する中継用パッド１５にボンディングされ、さらに延長されてパッド形成領域１０に配置された電源パッド２ａへボンディングされている。このように、中継用パッド１５を用いると、ワイヤ４ｂが空中に浮いている距離が短縮されるのでワイヤ４ｂの思わぬ短絡や他の導体との接触が抑制される。

本実施形態では、中継用パッド１５は、セル領域６の中心を中心とする矩形状（セル領域６の各辺に平行な辺を有する矩形である。）に配置され、その結果、各中継用パッド１５はセル領域６の辺からセル領域の辺長のほぼ１／４の距離だけ離れて配置される。なお、第２のパッド３と重なる位置には中継用パッド１５は配置しない。

このような中継用パッド１５は、第２のパッド３と電気的に絶縁される限りチップ１上の任意の位置に配置することができる。とくにチップ１中心近くの第２のパッド３にボンディングされるワイヤ４ｂは長いので、短絡や思わぬ接触を防止する観点から、チップ１の中心とワイヤ４ｂのチップ１外周側の終端との中間に近い位置、例えば、チップ中心とパッド形成領域１０の中央又はチップ中心と外部端子（例えばインナーリード５）の中央の近くに配置することが好ましい。また、ワイヤ４ｂは、複数の中継用パッド１５を中継点として複数地点で固定してもよい。

上記本明細書の詳細な説明には、下記の付記記載の発明が開示されている。
（付記１） チップの中央部に形成されたセル領域と、前記チップの周縁部に配置された第１のパッドに接続し前記セル領域へ電源を供給する電源配線とを備えた半導体装置において、
前記セル領域上に、前記電源配線に接続された複数の第２のパッドが互いに分離して配置されていることを特徴とする半導体装置。
（付記２） さらに、絶縁分離された中継用パッドがセル領域上に配置されていることを特徴とする付記１記載の半導体装置。
（付記３） 前記電源配線の電流容量が不足する配線部分又は前記配線部分の近傍に接続された前記第２のパッドへ前記電源を供給するワイヤがボンディングされていることを特徴とする請求項１記載の半導体装置。
（付記４） 前記第２のパッドへボンディングされた前記ワイヤの他端は、前記第１のパッド又は外部端子へ接続されていることを特徴とする付記２記載の半導体装置。
（付記５） 前記セル領域上に、前記ワイヤを前記第２のパッドと前記電源との間でボンディングするための絶縁分離された中継用パッドが設けられていることを特徴とする付記２記載の半導体装置。
（付記６） チップ中央部にセル領域を、前記チップ周縁部に第１のパッドを配置する工程と、
前記第１のパッドから前記セル領域へ電源を供給する電源配線を配置する工程と、
次いで、前記セル領域上に、前記電源配線に接続された複数の第２のパッドを互いに分離して配置する工程と、
前記電源配線に流れる電流をシミュレートして、前記電源配線の電流容量が不足する配線部分を抽出する工程と、
抽出された前記配線部分又は前記配線部分の近傍に接続されている前記第２のパッドを、前記電源を供給するワイヤがボンディングされるパッドとして選択する工程とを有することを特徴とする半導体装置の製造方法。
（付記７） 前記ボンディングするためのパッドとして選択されなかった残りの前記第２のパッドを配置しないことを特徴とする付記６記載の半導体装置の製造方法。
（付記８） ワイヤがボンディングされるパッドとして選択する前記工程の後、前記半導体装置の動作試験を行なって、前記電源配線の電流容量が不足する配線部分を抽出する工程と、 抽出された前記配線部分又は前記配線部分の近傍に接続されている前記第２のパッドを、前記電源を供給するワイヤがボンディングされるパッドとして選択する工程とを有することを特徴とする付記６又は７記載の半導体装置の製造方法。

本発明は、セルが敷きつめられたセル領域に機能回路をレイアウトすることで製造される半導体装置の設計に適用して、容易にレイアウト設計することができるので、半導体装置の製造コストの低減に貢献することができる。

本発明の第１実施形態斜視図 本発明の第１実施形態断面図 本発明の第１実施形態セル領域の配置を表す平面図 本発明の第１実施形態電源配線及び電圧分布を表す平面図 本発明の第２実施形態平面図 本発明の第３実施形態平面図 従来の半導体装置斜視図

符号の説明

１ チップ（半導体チップ）
２ 第１のパッド
２ａ、２ｂ 電源パッド
２ｃ 信号入出力パッド
３ 第２のパッド
３ａ、３ｂ ボンディング用パッド
４ａ、４ｂ、４ｃ ワイヤ
５ 外部端子（インナーリード）
６ セル領域
６ａ セル領域
６ｂ トランジスタ
７ Ｉ／Ｏ領域
８ 電源配線
９、１５ ビア
１０ パッド形成領域
１１ａ、１１ｂ 電源パッド
１２ 機能回路
１４ａ、１４ｂ ワイヤ
１５ 中継用パッド
１６ サブ電源配線
１７ 回路配線
１８ 基板
１９ 絶縁膜
２０ 半導体装置

Claims (5)

1. チップの中央部に形成されたセル領域と、前記チップの周縁部に配置された第１のパッドに接続し前記セル領域へ電源を供給する電源配線とを備えた半導体装置において、
   前記セル領域上に、前記電源配線に接続された複数の第２のパッドが互いに分離して配置されていることを特徴とする半導体装置。
2. 前記電源配線の電流容量が不足する配線部分又は前記配線部分の近傍に接続された前記第２のパッドへ前記電源を供給するワイヤがボンディングされていることを特徴とする請求項１記載の半導体装置。
3. 前記セル領域上に、前記ワイヤを前記第２のパッドと前記電源との間でボンディングするための絶縁分離された中継用パッドが設けられていることを特徴とする請求項２記載の半導体装置。
4. チップ中央部にセル領域を、前記チップ周縁部に第１のパッドを配置する工程と、
   前記第１のパッドから前記セル領域へ電源を供給する電源配線を配置する工程と、
   次いで、前記セル領域上に、前記電源配線に接続された複数の第２のパッドを互いに分離して配置する工程と、
   前記電源配線に流れる電流をシミュレートして、前記電源配線の電流容量が不足する配線部分を抽出する工程と、
   抽出された前記配線部分又は前記配線部分の近傍に接続されている前記第２のパッドを、前記電源を供給するワイヤがボンディングされるパッドとして選択する工程とを有することを特徴とする半導体装置の製造方法。
5. 前記ボンディングするためのパッドとして選択されなかった残りの前記第２のパッドを配置しないことを特徴とする請求項４記載の半導体装置の製造方法。

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