JP4801333B2 - 電源配線構造および該電源配線構造を備えた半導体集積回路 - Google Patents

Description

本発明は、電源配線構造および該電源配線構造を備えた半導体集積回路に関する。

半導体集積回路では、一般的な導線に比べて、クロック配線、信号配線、電源配線等の微細配線を多数有する。このような微細配線に電流が導通すると電子の移動が起こり、移動した電子は配線を構成する原子（例えば、銅原子や、アルミニューム原子等）を移動させて原子空乏（ボイド）が発生する。このようなボイドは配線膜の断面積減少、電流密度の増大、ジュール熱による温度上昇を招き、ボイド成長がますますの加速により最終的には配線の断線に至る。このような現象はエレクトロマイグレーション（以下、ＥＭと略す）と称されている。

以上に示すＥＭに対して、半導体集積回路では、許容電流密度の基準を設け、許容電流密度内になるような配線やビアを構成する。近年の半導体集積回路では、多層構造が用いられ、さらに、半導体集積回路では、比較的消費電力が小さいＡＮＤ回路やＯＲ回路などの論理セルや、ＦＦ回路やラッチ回路などの順序セル並びに、比較的消費電力が大きいＳＲＡＭなどのメモリセルなど多様なセルもしくは、ブロックを配置して構成される。そのため、半導体集積回路内の局所的な消費電流の傾きが存在し、電源からトランジスタまでの電流経路が複雑となる。そのため、配線並びにビアの許容電流密度を計算することが困難となり、また、半導体集積回路内のＥＭが問題となる箇所を特定するのが困難である。

さらに、半導体集積回路内のブロックにおいて、各ブロックでＥＭ問題を除去しても、そのブロック内の電源配線が、他の高消費電力のブロックへの電源配線の迂回経路であった場合、ブロックでＥＭ問題がなくても、半導体集積回路に反映した時点でＥＭ問題が出ることがある。そのため、ブロック設計においては、ＥＭ問題が出ない過剰な電源設計を行なうこととなる。さらに、ブロック設計では、ブロックの消費電流から、ブロックに必要な電源配線面積を決定し、ブロックに占める電源配線の面積が所定の値以上であれば、ＥＭ問題がないという設計方法が用いられている。以上のようなブロック設計方法では、過剰な電源面積が付与された構成となり、半導体集積回路の電源面積が増大し、ひいては半導体集積回路の面積が大きくなる。

さらに、近年における半導体集積回路技術では、該半導体集積回路の構成トランジスタのゲート長を短くして当該半導体集積回路の集積度を向上させることが行なわれている。このような集積度向上は半導体集積回路の面積を小さくすることを可能とする一方で、単位面積当たりの動作トランジスタ数が増大して単位面積当たりの消費電流が増える結果、当該トランジスタへの電源配線での電流密度が高くなって電源配線のＥＭ問題が顕著となる。

一方、半導体集積回路の配線においては、多層配線をビアによって電気的に接続して構成するが、特にビアと配線とを比べて同量の電流が流れてもビアの方がＥＭ問題が顕著である。これは流星不良減少のためである。近年の半導体集積回路製造工程において、多数のビアを集中させることにより、ビアを集中させていない領域よりも、ビアが盛り上がる。ここで、単位配線あたりのビア個数の密度をビア密度と呼ぶ。このような高ビア密度に起因する、ビアの盛り上がりにより、ビアよりも１層上の配線形成時に、配線が漏れて他配線と接続してしまうという現象がある。以上のような現象を流星不良現象と呼んでいる。特に電源配線においては信号配線よりも配線幅が広いため、信号配線よりも多数のビアを構成することが可能である。そのため、上記のような流星不良現象を避けるため、電源配線では、ビア密度を減少させて設計することが行われる。しかしながら、ビア密度を減少することにより、ビアの断面積が減少するため、ＥＭ問題がさらに顕著となる。

このような電源配線でのビアによるＥＭ問題に対処した従来技術が特許文献１に開示されている。参照。）である。以下、従来技術の電源配線構造について説明する。

図１２（ａ）（ｂ）は従来技術の電源配線構造の一例である。図１２（ａ）において、１２０１０は第１の電源配線、１２０２０は元の第１の電源配線の幅、１２０３０は提案する第１の電源配線の幅、１２０４０は第１の電源配線の方向、１２０５０は第２の電源配線、１２０６０は第２の電源配線の幅、１２０７０は第２の電源配線の方向、１２０８０は従来の第１の電源配線領域、１２０９０はビア、１２１００は注目する電源配線部である。ここで、図中の破線で描かれた第１の電源配線１２０１０は第２の電源配線１２０５０とビアを通じて、電気的に接続されており、ビア１２０９０は、第１の電源配線１２０１０はと第２の電源配線１２０５０が交差する領域に構成されている。また、提案する第１の電源配線の幅１２０３０は、第２の電源配線の幅１２０６０よりも広く構成されている。

以上のような半導体集積回路の構成を持つことによる、従来技術の効果に関して以下に説明する。半導体集積回路の製造工程において、多層で構成された半導体集積回路では、配線とビアとを構成するために、多数の異なるマスクを使用して製造され、半導体集積回路の製造工程においては、多数のマスクを幾重にも同じ位置に重ねて製造する必要がある。そのため、製造工程における、同じ位置に重ね合わせる操作で、マスクの位置がずれると、上層の配線と下層の配線のショートや、ビアのフローティングの問題等が発生する。そのため、従来技術では、元の第１の電源配線の幅１２０２０よりも幅が広い、提案する第１の電源配線の幅１２０３０で第１の電源配線を構成することにより、ビアの位置が半導体集積回路の製造工程でずれたとしても、半導体集積回路の歩留まり低下を防止できる。

次に、図１２（ｂ）は、図１２（ａ）の注目する電源配線部１２１００の断面図である。ここで、１２１１０は第１の電源配線、１２１２０は第１の電源配線の高さ、１２１３０は第２の電源配線、１２１４０は第２の電源配線の高さ、１２１５０はビア、１２１６０は元の第１の電源配線の幅、１２１７０は提案する電源配線の幅、１２１８０は電流の方向、１２１９０は第２の電源配線の幅である。

ここで、半導体集積回路の配線では、製造の容易性から配線の高さは一定にして構成される。従って、本発明で特に断りがない限り第１の電源配線の高さ１２１２０及び、第２の電源配線の高さ１２１４０は任意の高さで構成されているものとする。また、配線の高さが一定であることから、定常的に見た場合、電源配線の幅が決まれば、電源配線の抵抗並びに電源配線の電流密度は一意に決まる。

またここで、電流の方向１２１８０が第２の電源配線１２１３０から、ビア１２１５０を通じて、第１の電源配線１２１１０に電気的に接続されているものとする。従来技術では、元の第１の電源配線１２１６０の幅を提案する電源配線の幅１２１７０に広げる。このように幅を広げることにより、第１の電源配線１２１１０の抵抗は削減される。そのため、抵抗が削減されることにより多くの電流が流れることとなる。しかしながら、従来技術ではビアの個数を増やしていないため、第１の電源配線１２１１０の抵抗を削減しても、第２の電源配線１２１４０からの第１の電源配線１２１１０への電流は変化しない。従って、以上の構成では、ＥＭが問題となるビア１２１５０に対して対処することができない。

以上のように、従来技術では、半導体集積回路の取れ数を多く取れる構成にすることを目的としてなされたものであり、配線に対するビア個数を増やすのは、製造工程におけるビアのずれを回避するためになされたものである。

次に、図１３において、配線のビアの個数を増やす方法に関して、図面を参照しながら説明する。図１３（ａ）において、１３０１０は配線の規則性と歩留まりとの関係、１３０２０は配線の交差部分のビア密度に起因する歩留まり、１３０３０はトータルの歩留まりである。半導体集積回路において、配線を構成する場合、例えば、矩形の配線を等間隔で並べる等の配線の規則性を持たせることにより、半導体集積回路の製造工程において、製造が容易となり、半導体集積回路の取れ数が増えると考えられている。そこで、歩留まりの関係としては、配線の規則性と歩留まりとの関係１３０１０で示すように、配線の規則性が上がれば、歩留まりが上がる。しかしながら、一方で半導体集積回路では、配線の交差部分のビア密度に起因する歩留まり１３０２０も関係すると考えられる。そのような領域では、配線の規則性は保てないが、ビア密度を向上させてＥＭ問題を改善する新たな方法があると考えられる。そこで、歩留まりに対して、配線の規則性と歩留まりとの関係１３０１０と、配線の交差部分のビア密度に起因する歩留まり１３０２０の両方を満足するトータルの歩留まり１３０３０が存在する。

さらに、図１３（ｂ）ないし、（ｃ）において、配線のビアの個数に関して説明する。先の従来技術に代表されるように、ビアの個数を増やすと、マスクのずれを防ぐことが可能である。しかしながら、半導体集積回路では、全ての配線のビアの個数を増やすと、信号配線の容量増加や配線面積増加の課題があるため、ビアの個数は、以下の関係式に従うものと考えられている。

図１３（ｂ）において、面積・配線容量増加が問題とならない領域に対しては、
ビアの個数 ＝ 製造工程で、問題がでない個数＋α ・・・・・（１）
の関係式が成り立つ。

次に、図１３（ｃ）において、面積・配線容量増加が問題となる領域に対しては、
ビアの個数 ＜ 製造工程で、問題がでない個数＋α ・・・・・（２）
の関係式が成り立つ。

従って、このような中で、従来技術では、上記（１）式の領域を多く持つことにより、半導体集積回路内のビアがずれる可能性が軽減すると考えられている。

さらに、半導体集積回路設計方法では、製造の容易性から、配線形状として矩形状の配線を重ね合わせて所望の半導体集積回路を構成する設計方法が多い。
特開平５−２２６３３１（第１図）

半導体集積回路では、配線並びにビアでのＥＭが問題である。特に、電源配線においては、半導体集積回路内の各トランジスタへの供給を行ない、信号配線に比べて多量の電流が流れるため、ＥＭが問題となる。また、近年の半導体集積回路設計では、流星不良現象の対応のために、ビア密度を減少させることが行われている。また、電流の向きに対する断面積が、配線とビアとでは、ビアの方が小さいため、ビア部でのＥＭ問題が顕著となる。また、近年の半導体集積回路で用いられる多層構造では、トランジスタまでの電流経路が複雑化し、局所的に集中する各配線層並びに各階層のビアの電流密度を計算してＥＭに対応することが困難であった。

また、図１２（ａ）及び図１２（ｂ）記載の従来の半導体集積回路用の電源配線構造では、ＥＭを回避するために、ＥＭが問題となる電源配線の配線幅を広く構成するため、電源配線面積が増大するという課題がある。また、ＥＭが問題となる箇所を検出してから、電源配線幅を広げるため、電源配線と信号配線の修正を行なう必要があり、半導体集積回路の修正工数がかかる。さらに、図１２（ｂ）記載の従来の半導体集積回路では、第２の電源配線の幅１２１９よりも広い提案する電源配線の幅１２１７に広げるのみであるため、ＥＭが問題となるビアに対して、対処することができない。

さらに、従来の電源配線構造におけるビアの数は、半導体集積回路の製造工程におけるビアのずれに対応したものであり、配線のビア数の決定に際して、式（１）（２）に準じて設計されている。そのため、ビアのＥＭ問題が発生した場合に対して、対処することができず、半導体集積回路の取れ数を減少されている。

本発明による電源配線構造は、互いに異なる配線層である少なくとも２つの電源配線を備え、かつ、前記両電源配線が互いの交差領域でビアを介して電気的に接続されている電源配線構造であって、前記交差領域から前記両電源配線のうちの少なくとも一方の電源配線の配線方向に他方の電源配線が延長されて配線され、前記一方の電源配線が前記延長された配線にビアを介して電気的に接続されていることを特徴とするものである。

本発明の電源配線構造によると、前記両電源配線が交差する領域において、一方の電源配線方向に、他方の電源配線が延長して配線され、当該一方の電源配線が他方の電源配線とその延長配線部分とにより１個以上のビアによって電気的接続が可能となってＥＭ耐性のある電源配線を構成することが可能である。

したがって、半導体集積回路においては、ＥＭが問題となるビアに特定して、上記電源配線構造を適用することにより、ＥＭが問題となる該当箇所が減り、ＥＭの修正工数の短縮化が可能である。また、上記電源配線構造を備えた半導体集積回路においては、両電源配線の交差領域の電源配線とビアの領域のみの修正でＥＭに対応できる。そのため、従来技術のように、電源配線幅を変更した領域よりも少ない、電源配線領域でＥＭに対応ができる。従って、半導体集積回路に占めるＥＭ問題を回避するために、設けられた電源面積を削減することが可能となり、半導体集積回路の面積増加を防ぐことが可能となる。さらにまた、本発明の電源配線構造では、従来のビアのずれによる半導体集積回路の取れ数の減少と、ビアのＥＭ問題が発生した場合に対して、半導体集積回路の取れ数に減少とに起因する、半導体集積回路の取れ数の相関関係を見つけた。また、以上のような相関関係で、ＥＭに対して、ビア密度を向上させることにより、半導体集積回路の取れ数を増やすことが可能となる。

本発明の電源配線構造によると、ＥＭが問題となるビアの電流の向きに対して、ビアの断面積を大きくでき、ＥＭ耐性のある電源配線構造を提供できるから、この電源配線構造を備えた半導体集積回路においては、半導体集積回路の取れ数を増やすことが可能となる。

以下、本発明の一実施形態について、図面を参照しながら説明する。また、本発明では、特に断りがない限り説明を簡単にするために、半導体集積回路の電源配線構造は、第１の電源配線と第２の電源配線とで構成され、第１の電源配線と第２の電源配線とをビアで電気的に接続された２層構造の半導体集積回路に関して記述する。

図１を参照して本発明の参考例を説明する。

図１において、１０１０は第１の電源配線、１０２０は第１の電源配線１０１０の配線方向、１０３０は第２の電源配線、１０４０は第２の電源配線１０３０の配線方向、１０５０は第１の電源配線と第２の電源配線との交差領域、１０６０はビア、１０７０は第３の電源配線である。

第１の電源配線１０１０と第２の電源配線１０３０は互いに異なる配線層で構成されている。

第２の電源配線１０３０と第３の電源配線１０７０は互いに同じ配線層で構成されている。

第３の電源配線１０７０は、第１の電源配線方向１０２０の両側または片側、参考例では片側に向けて第２の電源配線１０３０を延長し、この延長配線部分により構成される。

ビア１０６０は、第１の電源配線１０１０と第２の電源配線１０３０とを電気的に接続している。

ビア１０６０は、第１の電源配線１０１０と第３の電源配線１０７０とを電気的に接続している。

以上のような構成を備えた電源配線構造に関してその効果を以下に説明する。

説明を簡単にするために、参考例の電源配線構造が適用された半導体集積回路におけるビアのＥＭの許容値を、第１の電源配線１０１０と第２の電源配線１０３０とを接続するビア数を４個以上と仮定する。

第１の電源配線１０１０と第２の電源配線１０３０との交差領域１０５０に対して、ビア１０６０が構成されており、第１の電源配線１０１０と第２の電源配線１０７０とを接続するビアが２個のみ存在している場合を仮定する。この仮定に従うと、第１の電源配線１０１０と第２の電源配線１０７０とを接続するビアの個数は、ＥＭの許容値（ビア数４個以上）を超えている。

そこで、第１の電源配線方向１０２０の両側あるいは片側（参考例では片側）に、第２の電源配線１０３０を延長する。第２の電源配線１０３０の延長配線部分は、第３の電源配線１０７０を構成する。

以上の構成を有する電源配線構造によると、第１の電源配線１０１０と第３の電源配線１０７０とを接続するビアを２個追加することが可能となる。そのため、第１の電源配線１０１０と第２の電源配線とを接続するビア数は合計４個となり、ＥＭ問題を回避できる電源配線構造を備えた半導体集積回路を得ることができる。

ＥＭが問題とならないビア個数は、以下の式により算出可能である。ＥＭの許容電流密度をＩｍａｘとし、ビアの最大許容値をＩｖｉａとし、設計余裕度をαとした場合、ビアの個数は以下の式に従う。

ビア個数 ≧ Ｉｍａｘ／Ｉｖｉａ ＋α ・・・・・（３）
半導体集積回路においては、ビア個数を（３）式に従って、電源配線を構成することにより、ＥＭ耐性のある半導体集積回路を提供することができる。

本発明者らは、ＥＭ問題を解決するために、配線の規則性を一部無くしたとしても、半導体集積回路全体の取れ数に影響を与えない領域があることを発見した。

図２を参照して、図１の電源配線構造により半導体集積回路を設計する方法の説明を行う。

図２（ａ）は、半導体集積回路において、ＥＭが問題となる配線及びビアの一例を示す。

図２（ａ）において、２０１０は第１の電源配線、２０２０は第１の電源配線２０１０の配線方向、２０３０は第２の電源配線、２０４０は第２の電源配線２０３０の配線方向、２０５０は第１の電源配線と第２の電源配線との交差領域、２０６１は４個のビアからなるビア群、２０７０は２個のビアからなるビア群である。

説明を簡単にするために、半導体集積回路におけるＥＭの許容値を、第１の電源配線２０１０と第２の電源配線２０３０とを接続するビア数４個と仮定する。

以上の場合、ビア群２０６１では、ビア個数が４個であるためＥＭは問題とならない。ビア群２０７０では、ビア個数が２個であるためＥＭが問題となる。

図２（ｂ）は、図２（ａ）でＥＭが問題となる電源配線に対してＥＭが問題とならないようにした電源配線構造を示す。

図２（ｂ）において、２０８０は第１の電源配線、２０９０は第１の電源配線２０８０の配線方向、２１００は第２の電源配線、２１１０は第２の電源配線２１００の配線方向、２１２０は第１の電源配線と第２の電源配線との交差領域、２１３０はビア群、２１４０は第３の電源配線、２１５０は第１の電源配線と第２の電源配線とを接続するビア群である。

図２（ｂ）において、第１の電源配線２１２０と第２の電源配線２１００とを接続する２個のビアと第１の電源配線２１２０と第３の電源配線２１４０とを接続する２個のビアとの合計４個のビアが示されている。

図２（ｃ）は、図２（ａ）の電源配線構造に対して図２（ｂ）の電源配線構造とする、半導体集積回路の設計方法の説明に用いる図である。この電源配線構造は、互いに異なる配線層である第１、第２の電源配線を備え、かつ、前記両電源配線が互いの交差領域でビアにより電気的に接続されている電源配線構造である。そして、工程２１６０は、半導体集積回路における電源配線構造のＥＭを検出する第１の工程であり、前記交差領域でのビア数が４個未満か否かによりＥＭを検出する。工程２１７０は、第１の工程２１６０で検出されたＥＭ問題がある電源配線の箇所に対して、ビア数を増やすために、第１の電源配線の配線方向に対して、第２の電源配線を延長させて第３の電源配線を配線する第２の工程である。工程２１８０は、第３の電源配線と第１の電源配線とをビアで電気的に接続する第３の工程である。この第３の工程では、第１の工程でのビア数が例えば２個であれば、第１の電源配線と第３の電源配線とを２個以上のビアで接続する。これによって、ＥＭ問題が無い電源配線構造を得ることができ、これを備えた半導体集積回路は、ＥＭ耐性に優れたものとなる。

図３を参照して他の参考例を説明する。

図３において、３０１０は第１の電源配線、３０２０は第１の電源配線３０１０の配線方向、３０３０は第２の電源配線、３０４０は第２の電源配線３０３０の配線方向、３０５０は第１の電源配線と第２の電源配線との交差領域、３０６０はビア、３０７０は第４の電源配線である。

第１の電源配線３０１０と第２の電源配線３０３０とは互いに異なる配線層で構成されている。

第１の電源配線３０１０と第４の電源配線３０７０とは互いに同じ配線層で構成されている。

第４の電源配線３０７０は、第２の電源配線３０３０の配線方向３０４０の両側あるいは片側（参考例では片側）に向けて第１の電源配線３０１０を延長し、この延長配線部分により構成される。

第１の電源配線３０１０と第４の電源配線３０７０とは同一配線層であり、両電源配線３０１０，３０７０による電源配線形状は、Ｌの字型に構成される。第４の電源配線３０７０が、第２の電源配線３０３０の配線方向３０４０の両側に向けて第１の電源配線３０１０を延長し、この両側の延長配線部分により構成される場合は、Ｔの字型となる。

第１の電源配線３０１０は、第２の電源配線３０３０と第４の電源配線３０７０とによりビア３０６０の個数は４個で電気的に接続され、ＥＭの問題は無い。

図４を参照して他の実施の形態を説明する。

図４において、４０１０は第１の電源配線、４０２０は第１の電源配線４０１０の配線方向、４０３０は第２の電源配線、４０４０は第２の電源配線４０３０の配線方向、４０５０は第１の電源配線と第２の電源配線との交差領域、４０６０はビア、４０７０は第３の電源配線、４０８０は第４の電源配線である。

第１の電源配線４０１０と第２の電源配線４０３０とは互いに異なる配線層で構成されている。

第１の電源配線４０１０と第４の電源配線４０８０とは互いに同じ配線層で構成されている。

第２の電源配線４０３０と第３の電源配線４０７０とは互いに同じ配線層で構成されている。

第３の電源配線４０７０は、第１の電源配線方向４０２０の両側に対して、第２の電源配線４０３０を延長させて配線して構成される。

第４の電源配線４０８０は、第２の電源配線方向４０４０の両側に対して、第１の電源配線３０１０を延長させて配線して構成される。

第１の電源配線４０１０と第２の電源配線４０３０とは、第３の電源配線４０７０と第４の電源配線４０８０とにより、ＥＭが問題とならない個数のビア４０６０で電気的に接続されている。

図５を参照して、図４の電源配線構造を備えた半導体集積回路の設計方法を説明する。

工程５０１０は半導体集積回路のＥＭを検出する第１の工程である。第１の工程５０１０は、電源配線構造は、互いに異なる配線層である第１、第２の電源配線を備え、かつ、前記両電源配線が互いの交差領域でビアにより電気的に接続されている電源配線構造である場合において、その交差領域においてビア数を検出してＥＭを検出するものであり、交差領域でのビア数が４個未満であればＥＭあり、４個以上であればＥＭ無しと検出する。

工程５０２０は、第１の工程５０１０でＥＭ有りの場合、第１の電源配線４０１０の配線方向４０２０に向けて第２の電源配線４０３０を延長させて第３の電源配線４０７０を配線する第２の工程である。

工程５０３０は、第３の電源配線４０７０と第１の電源配線４０１０とをビア４０６０で電気的に接続する第３の工程である。

工程５０４０は第２の電源配線４０３０の配線方向４０４０に向けて第１の電源配線４０１０を延長させて第４の電源配線４０８０を配線する第４の工程である。

工程５０５０は第４の電源配線４０８０と第２の電源配線４０３０とをビア４０６０で電気的に接続する第５の工程である。

以上の各工程により、ＥＭ問題が無い電源配線構造を得ることができ、これを備えた半導体集積回路においては、ＥＭ問題は無い。

図６を参照して他の実施の形態を説明する。

図６において、６０１０は第１の電源配線、６０２０は第１の電源配線６０１０の配線方向、６０３０は第２の電源配線、６０４０は第５の電源配線、６０５０は第２の電源配線６０３０と第５の電源配線６０４０の配線方向、６０６０は第１の電源配線と第２の電源配線との交差領域、６０７０は第１の電源配線と第５の電源配線との交差領域、６０８０はビア、６０９０は第３の電源配線、６１００は第６の電源配線、６１１０は第２の電源配線に流れる電流Ｉ、６１２０は第２の電源配線に流れる分岐された電流Ｉ１、６１３０は第３の電源配線に流れる電流Ｉ２、６１４０は第６の電源配線に流れる電流Ｉ３である。

第１の電源配線６０１０と第２の電源配線６０３０とは互いに異なる配線層で構成されている。

第２の電源配線６０３０と第５の電源配線６０４０とは互いに同じ配線層で構成されている。

第２の電源配線６０３０と第５の電源配線６０４０とは平行に配置されている。

第３の電源配線６０９０は、第１の電源配線方向６０２０の少なくとも片側に第２の電源配線６０３０を延長して配線されている。

第６の電源配線６１００は、第１の電源配線方向６０２０の少なくとも片側に第５の電源配線６０４０を延長して配線されている。

第３の電源配線６０９０と第６の電源配線６１００とは互いに電気的に接続されている。

これら配線はビア６０８０で接続されている。

以上の電源配線構造において、第２の電源配線６０３０を流れる電流６１１０の電流値をＩ、第２の電源配線６０３０に流れる分岐電流６１２０の電流値をＩ１、第３の電源配線６０９０に流れる電流６１３０の電流値をＩ２とすると、次式（４）が成立する。

Ｉ ＝ Ｉ１ ＋ Ｉ２ ・・・・・（４）
これに対して、第３の電源配線６０９０と第６の電源配線６１００とを電気的に接続した場合に、第２の電源配線６０３０を流れる電流６１１０は、第６の電源配線６１００を流れる電流６１４０の電流値をＩ３とすると、以下の式で表される。

Ｉ ＝ Ｉ１ ＋ Ｉ２ ＋ Ｉ３ ・・・・・（５）
従って、第３の電源配線６０９０に流れる電流 Ｉ２は、（５）式より、第６の電源配線６１００に流れる電流値Ｉ３だけ減少する。つまり、第３の電源配線６０９０と第６の電源配線６１００とを接続することにより、第３の電源配線６０９０に流れる電流 Ｉ２が減少することにより、第３の電源配線６０９０の電流密度が減少し、ＥＭ耐性のある半導体集積回路を構成できる。

なお、第５の電源配線６０４０がＥＭ問題となる場合においても、第３の電源配線６０９０と第６の電源配線６１００とを電気的に接続を行うことにより、同様の効果が得られる。

図７を参照して、図６の電源配線構造により半導体集積回路を設計する方法を説明する。

図７において、工程７０１０は半導体集積回路のＥＭを検出する第１の工程である。第１の工程７０１０は、上記した第１の工程と同様である。

工程７０２０は第２の電源配線に対して、第１の電源配線方向に対して、第２の電源配線を延長させて第３の電源配線を配線する第２の工程であり、工程７０３０は第３の電源配線と第１の電源配線とをビアで電気的に接続する第３の工程である。

工程７０４０は第５の電源配線に対して、第１の電源配線方向に対して、第５の電源配線を延長させて第６の電源配線を配線する第４の工程であり、工程７０５０は第３の電源配線と第１の電源配線とをビアで電気的に接続する第５の工程である。

工程７０６０は第３の電源配線と第６の電源配線とを電気的に接続する第６の工程である。

図８を参照して他の実施の形態を説明する。

図８において、８０１０は最小配線間隔、８０２０は第２の電源配線、８０２１は第１の電源配線８０１０の配線方向、８０３０は第３の電源配線、８０４０は角度、８０５０は直角三角形の底辺である。

図８（ａ）において、第２の電源配線８０２０と第３の電源配線８０３０とは、同一の配線層で構成されている。第１の電源配線８０５２の配線方向８０２１に向けて第２の電源配線８０２０を延長して配線した第３の電源配線８０３０が構成されている。第２の電源配線８０２０と第３の電源配線８０３０それぞれの配線方向が交差する角度は、鋭角な角度８０４０となっている。

図８（ｂ）において、８０５１は直角三角形の斜辺、８０５２は第１の電源配線、８０６０は第１のビア、８０７０は第２のビア、８０８０は第２の電源配線８０２０の電流経路、８０８１は第１の電流経路、８０８２は第２の電流経路、８０８３は第３の電流経路、８０９０は電流集中部分である。

第２の電源配線８０２０と第３の電源配線８０３０とは同じ配線層である。

第２の電源配線８０２０と第３の電源配線８０３０とは、第１のビア８０６０、第２のビア８０７０および第１の電源配線８０５２に対して電気的に接続されている。

図８（ｃ）において、８１００は第７の電源配線（ハッチング部分）である。

通常、配線を構成する場合、配線間のショートを避けるために、配線間隔は、最小配線間隔８０１０以上の間隔で、配線される。

第１の電流経路８０８１の電流をＩ１とし、第２の電流経路８０８２の電流をＩ２とし、第３の電流経路８０８３の電流をＩ３とした場合、第２の電源配線８０２０の電流経路８０８０の電流Ｉは、以下の式で表される。

Ｉ ＝ Ｉ１ ＋ Ｉ２ ＋ Ｉ３・・・・・ （６）
ここで、第２のビア８０７０と第２の電源配線８０２０の電流経路８０８０が分岐する点８０８０ａとの間に関して、第２の電流経路８０８２の距離と第３の電流経路８０８３の距離とを比較すると、第２の電流経路８０８２の方が直線距離であるため第３の電流経路８０８３の距離よりも短くなる。従って、第２の電流経路８０８２の電流Ｉ２の方が、第３の電流経路８０８３の電流Ｉ３よりも大きくなる。同様に、第１のビア ８０６０と第２の電源配線８０２０の電流経路８０８０が分岐する点８０８０ａとの間に関して、第１の電流経路８０８１の距離と第３の電流経路８０８３の距離とを比較すると、第１の電流経路８０８１の距離の方が直線距離であるため３の電流経路８０８３の距離よりも短くなる。従って、第１の電流経路８０８１の電流Ｉ１の方が、第３の電流経路８０８３の電流Ｉ３よりも大きくなる。従って、（６）式より、第２の電流経路８０８２の電流Ｉ２及び第３の電流経路８０８３の電流Ｉ３は、第１の電流経路８０８１の電流Ｉ１よりも大きくなる。従って、第２の電源配線８０２０と第３の電源配線８０３０が、鋭角８０４０で接続される場合、電流Ｉ２と電流Ｉ３が重なる領域に電流集中部分８０９０が構成される。

以上の観点から、図８（ｃ）に示すように、第２の電源配線８０２０を底辺とし、第３の電源配線８０３０を斜辺として構成される直角三角形状の領域のうち、最小配線間隔８０１０を下回る領域を埋めるように構成された第７の電源配線８１００を構成する。

以上の電源配線構造においては、第２の電源配線８０２０を底辺とし、第３の電源配線８０３０を斜辺として構成される直角三角形状の領域のうち、最小配線間隔８０１０を下回る領域を埋めるように構成された第７の電源配線８１００を配線するため、配線形成に必要な最小配線間隔８０１０を確保することが可能となり、製造工程において、配線を形成することが可能となる。

さらに、第７の電源配線８１００を、第２の電源配線８０２０を底辺とし、第３の電源配線８０３０を斜辺として構成される直角三角形状の領域のうち、最小配線間隔８０１０を下回る領域を埋めるように配線するため、電流が集中する部分８０９０の、第１の電流経路８０８１及び、第２の電流経路８０８２に対して、電源配線面積が第７の電源配線８１００で構成される領域分増大し、電流の集中を避けることができる。つまり、電流密度を削減することができるため、ＥＭ耐性のある半導体集積回路を構成できる。

図９を参照して図８で示す電源配線構造による半導体集積回路を設計する方法を説明する。

図９において、工程９０１０は半導体集積回路のＥＭを検出する第１の工程、工程９０２０は第２の電源配線８０２０に対して、第１の電源配線８０５２方向に対して、第２の電源配線８０２０を延長させて第３の電源配線８０３０を配線する第２の工程、工程９０３０は第３の電源配線８０３０と第１の電源配線８０５２とをビア８０６０，８０７０で電気的に接続する第３の工程、工程９０４０は第１の電源配線８０５２に対して、第２の電源配線８０２０方向に対して、第１の電源配線８０５２を延長させて第４の電源配線８０３０´を配線する第４の工程、工程９０５０は第４の電源配線８０３０´と第２の電源配線８０２０とをビア８０６０´，８０７０´で電気的に接続する第５の工程、工程９０６０は直角三角形の高さが最小配線間隔８０１０を下回る領域を埋めるように第７の電源配線８１００を配線する第７の工程である。

以上の半導体集積回路設計方法においては、ＥＭ耐性のある半導体集積回路を構成できる。

図１０を参照して他の参考例を説明する。

図１０において、１００２０は第２の電源配線、１００３０は第３の電源配線、１００１０は第２の電源配線１００２０と第３の電源配線１００３０との配線間隔を示す線である。第２の電源配線１００２０と第３の電源配線１００３０と配線間隔１００１０を示す線とで囲まれる領域は直角三角形の形状をなしており、この配線間隔を示す線１００１０は、この直角三角形の高さに対応する。

１００４０は上記直角三角形の内角であり、第２の電源配線１００２０と第３の電源配線１００３０それぞれの配線方向の交差角度である。１００５０は第２の電源配線１００２０により形成される直角三角形の底辺、１００５１は第３の電源配線１００３０により形成される直角三角形の斜辺、１００６０は直角三角形状の領域である。１００７０は第２の電源配線１００２０側を底辺としかつ配線間隔１００１０を高さとする矩形形状をなす第８の電源配線である。

図１１を参照して図１０の第８の電源配線１００６０を形成する工程を説明すると、工程１１０１０は半導体集積回路のＥＭを検出する第１の工程、工程１１０２０は第２の電源配線１００２０に対して、第１の電源配線方向に対して、第２の電源配線１００２０を延長させて第３の電源配線１００３０を配線する第２の工程、工程１１０３０は第３の電源配線１００３０と第１の電源配線とをビアで電気的に接続する第３の工程、工程１１０４０は第１の電源配線に対して、第２の電源配線１００２０方向に対して、第１の電源配線を延長させて第４の電源配線を配線する第４の工程、工程１１０５０は第４の電源配線と第２の電源配線１００２０とをビアで電気的に接続する第５の工程、工程１１０６０は直角三角形状の領域１００６０の高さ及び、底辺を矩形の２辺として構成された矩形状の第８の電源配線１００７０を配線する第８の工程である。

以上に示す半導体集積回路設計方法においては、ＥＭ耐性のある半導体集積回路を設計することができる。

本発明の参考例における半導体集積回路の構成図 本発明の他の参考例における半導体集積回路設計方法の構成図 本発明のさらに他の参考例における半導体集積回路の構成図 本発明のさらに他の実施の形態における半導体集積回路設計方法の構成図 本発明のさらに他の実施の形態における半導体集積回路の構成図 本発明のさらに他の実施の形態における半導体集積回路の構成図 本発明のさらに他の実施の形態における半導体集積回路設計方法の構成図 本発明のさらに他の実施の形態における半導体集積回路の構成図 本発明のさらに他の実施の形態における半導体集積回路設計方法の構成図 本発明のさらに他の参考例における半導体集積回路の構成図 本発明のさらに他の参考例における半導体集積回路設計方法の構成図 従来の半導体集積回路の構成図 従来の半導体集積回路のビアに関する考察図

符号の説明

１０１０ 第１の電源配線
１０２０ 第１の電源配線方向
１０３０ 第２の電源配線
１０４０ 第２の電源配線方向
１０５０ 第１の電源配線と第２の電源配線との交差領域
１０６０ ビア
１０７０ 第３の電源配線

Claims (4)

1. 互いに異なる配線層である第１、第２の電源配線を備え、かつ、前記両電源配線が互いの交差領域でビアにより電気的に接続されている電源配線構造であって、
   前記交差領域から前記第１の電源配線の配線方向に前記第２の電源配線が延長されて第３の電源配線が構成され、かつ、前記第１および第３の電源配線がビアにより電気的に接続され、
   前記交差領域から前記第２の電源配線の配線方向に前記第１の電源配線が延長されて第４の電源配線が構成され、かつ、前記第２および第４の電源配線がビアにより電気的に接続されている、ことを特徴とする電源配線構造。
2. 互いに異なる配線層である第１、第２の電源配線を備え、前記第１、第２の電源配線が互いの第１の交差領域でビアにより電気的に接続され、かつ、前記第２の電源配線と平行に配置されかつ該第２の電源配線と同じ配線層である第５の電源配線を備え、前記第１、第５の電源配線が互いの第２の交差領域でビアにより電気的に接続された電源配線構造であって、
   前記第１の交差領域から前記第１の電源配線の配線方向に前記第２の電源配線が延長されて第３の電源配線が構成され、
   前記第２の交差領域から前記第１の電源配線の配線方向に前記第５の電源配線が延長されて第６の電源配線が構成され、
   前記第３の電源配線と前記第６の電源配線とが直接に接続されており、
   前記第３の電源配線と前記第１の電源配線とがビアにより互いに電気的に接続されており、前記第６の電源配線と前記第１の電源配線とがビアにより互いに電気的に接続されていることを特徴とする電源配線構造。
3. 互いに異なる配線層である第１、第２の電源配線を備え、かつ、前記両電源配線が鋭角に交差して配置されている電源配線構造であって、
   前記交差領域から前記第１の電源配線の配線方向に前記第２の電源配線が延長されて第３の電源配線が構成され、
   前記第２の電源配線を底辺とし、前記第３の電源配線を斜辺として構成される直角三角形状の領域のうち、前記直角三角形の高さが最小配線間隔を下回る領域を埋めるように構成された第７の電源配線を備えたことを特徴とする電源配線構造。
4. 請求項１から３までのいずれか１項に記載の電源配線構造を備えた半導体集積回路。

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