JP2010219332A - 多層配線層の電源配線構造およびその製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 238000000034 method Methods 0.000 title description 27
- 238000006243 chemical reaction Methods 0.000 claims description 58
- 230000015572 biosynthetic process Effects 0.000 claims description 20
- 239000004020 conductor Substances 0.000 claims description 15
- 239000010410 layer Substances 0.000 description 216
- 239000011229 interlayer Substances 0.000 description 37
- 239000004065 semiconductor Substances 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 230000000149 penetrating effect Effects 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
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- H01L23/528—Layout of the interconnection structure
- H01L23/5286—Arrangements of power or ground buses
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Design And Manufacture Of Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
【課題】互いに交差する上下の電源配線同士を中間配線層に形成される接続用配線を介して接続する際に、中間配線層での接続用配線によって占有される信号配線の配線トラック数を少なくする多層配線層の電源配線構造を提供する。
【解決手段】中間配線層のうち第1の方向を優先配線方向とする1つの中間配線層は、同種の上層電源配線と下層電源配線との交差位置に形成される交差位置形成部と、交差位置形成部から第1の方向の異なる種類の上層電源配線側に張り出した張出部と、を有するビア位置変換接続用配線24A,24Bを有し、配線接続部は、上層配線と交差位置形成部との間と、張出部と下層配線との間と、をビア21A,23A,25A,21B,23Bを介して接続する。
【選択図】図1
【解決手段】中間配線層のうち第1の方向を優先配線方向とする1つの中間配線層は、同種の上層電源配線と下層電源配線との交差位置に形成される交差位置形成部と、交差位置形成部から第1の方向の異なる種類の上層電源配線側に張り出した張出部と、を有するビア位置変換接続用配線24A,24Bを有し、配線接続部は、上層配線と交差位置形成部との間と、張出部と下層配線との間と、をビア21A,23A,25A,21B,23Bを介して接続する。
【選択図】図1
Description
本発明は、多層配線層の電源配線構造およびその製造方法に関する。
一般に、半導体集積回路において、中間配線層を挟んで上下方向に離れた配線層に互いに交差して配置される2つの電源配線同士を接続する際には、2つの電源配線の交差領域内に、中間配線層に形成される接続用配線を挟んで重ねられたスタックドビアを配置することによって接続部を形成し、これによって2つの電源配線同士を互いに接続する手法が広く用いられている。しかし、このような電源配線同士の接続方法では、それら2つの電源配線の間にある中間配線層において、接続用配線が信号配線の配線トラックを占有してしまうので、信号配線の配線性が悪化するという問題点があった。
また、従来では、接続部の中間配線層の1つにおいて、2つの電源配線の交差部から2つの電源配線のそれぞれの配線方向に延長した十字形状の配線を持ち、十字形状の配線とその上下配線層とを接続するビアを、それぞれ接続先の配線層の優先配線方向に沿って並べるようにしている(たとえば、特許文献1参照)。これによって、同一のビアの数であっても、その上下配線層において接続用配線が占有する配線トラック数を少なくしている。
しかし、特許文献1に記載の手法では、十字形状の配線が、配線の非優先配線方向にも延長部をもつために、この中間配線層においては十字形状の配線が占有する配線トラック数が増加してしまうという問題点があった。
本発明は、互いに交差する上下の電源配線同士を、中間配線層に形成される接続用配線と各配線層間の絶縁膜に形成されるビアを介して接続する際に、中間配線層での接続用配線によって占有される信号配線の配線トラック数を少なくすることができる多層配線層の電源配線構造およびその製造方法を提供することを目的とする。
本願発明の一態様によれば、第1の方向に延在する種類の異なる2本の下層電源配線を一組として複数有する下層電源配線層と、前記下層電源配線層よりも上層に形成され、第2の方向に延在する種類の異なる2本の上層電源配線を一組として複数有する上層電源配線層と、前記下層電源配線層と前記上層電源配線層との間に形成される、前記第1の方向を優先配線方向とする1層以上の中間配線層、および前記第2の方向を優先配線方向とする1層以上の中間配線層と、前記各配線層間に形成される絶縁膜と、前記各中間配線層に形成される接続用配線と、前記各絶縁膜を貫通して形成されるビアと、を介して同種の前記下層電源配線と前記上層電源配線との間を接続する配線接続部と、を備える多層配線層における配線構造において、前記中間配線層のうち前記第1の方向を優先配線方向とする1つの中間配線層は、同種の前記上層電源配線と前記下層電源配線との交差位置に形成される交差位置形成部と、前記交差位置形成部から前記第1の方向の異なる種類の前記上層電源配線側に張り出した張出部と、を有するビア位置変換接続用配線を有し、前記配線接続部は、前記上層配線と前記ビア位置変換接続用配線の前記交差位置形成部との間と、前記ビア位置変換接続用配線の前記張出部と前記下層配線との間と、をビアを介して接続することを特徴とする多層配線層の電源配線構造が提供される。
また、本願発明の一態様によれば、第1の方向に延在する種類の異なる2本の下層電源配線を一組として複数有する下層電源配線層と、前記下層電源配線層よりも上層に形成され、第2の方向に延在する種類の異なる2本の上層電源配線を一組として複数有する上層電源配線層と、前記下層電源配線層と前記上層電源配線層との間に形成される、前記第1の方向を優先配線方向とする1層以上の中間配線層、および前記第2の方向を優先配線方向とする1層以上の中間配線層と、前記各配線層間に形成される絶縁膜と、前記各中間配線層に形成される接続用配線と、前記各絶縁膜を貫通して形成されるビアと、を介して同種の前記下層電源配線と前記上層電源配線との間を接続する配線接続部と、を備える多層配線層における配線構造において、前記中間配線層のうち前記第1の方向を優先配線方向とする1つの中間配線層は、同種の前記上層電源配線と前記下層電源配線との交差位置に形成される交差位置形成部と、前記交差位置形成部から異なる種類の前記上層電源配線の下部まで張り出した張出部と、を有するビア位置変換接続用配線を、2種類の前記配線接続部のうち一方の種類の配線接続部に有し、前記一方の種類の配線接続部は、前記上層配線と前記ビア位置変換接続用配線の前記交差位置形成部との間と、前記ビア位置変換接続用配線の前記張出部と前記下層配線との間と、をビアを介して接続し、他方の種類の前記配線接続部は、前記上層配線と前記化層配線との間とをビアを介して接続することを特徴とする多層配線層の電源配線構造が提供される。
さらに、本願発明の一態様によれば、第1の方向に延在する種類の異なる2本の下層電源配線を一組として複数有する下層電源配線層と、前記下層電源配線層よりも上層に形成され、第2の方向に延在する種類の異なる2本の上層電源配線を一組として複数有する上層電源配線層と、前記下層電源配線層と前記上層電源配線層との間に形成される、前記第1の方向を優先配線方向とする1層以上の中間配線層、および前記第2の方向を優先配線方向とする1層以上の中間配線層と、前記各配線層間に形成される絶縁膜と、前記各中間配線層に形成される接続用配線と、前記各絶縁膜を貫通して形成されるビアと、を介して同種の前記下層電源配線と前記上層電源配線との間を接続する配線接続部と、を備える多層配線層の配線構造の製造方法において、前記絶縁膜上に導電性材料膜を形成し、前記導電性材料膜をエッチングして、同種の前記下層電源配線と後に形成する前記上層電源配線との交差位置と、前記交差位置から前記種類の異なる前記上層電源配線の形成位置までの間の前記種類の異なる前記上層電源配線側の所定の位置と、を結ぶ前記第1の方向に延在するビア位置変換接続用配線を、1つの前記第1の方向を優先配線方向とする前記中間配線層に形成し、前記ビア位置変換接続用配線を含む前記中間配線層よりも下側の中間配線層では、前記下層電源配線と前記ビア位置変換接続用配線との交差位置に接続用配線を形成し、前記ビア位置変換接続用配線を含む前記中間配線層よりも下側の絶縁膜では、前記下層電源配線と前記ビア位置変換接続用配線との交差位置にビアを形成し、前記ビア位置変換接続用配線を含む前記中間配線層よりも上側の中間配線層では、前記上層電源配線と前記ビア位置変換接続用配線との交差位置に接続用配線を形成し、前記ビア位置変換接続用配線を含む前記中間配線層よりも上側の絶縁膜では、前記上層電源配線と前記ビア位置変換接続用配線との交差位置にビアを形成することを特徴とする多層配線層の配線構造の製造方法が提供される。
本発明によれば、互いに交差する上下の電源配線同士を、中間配線層に形成される接続用配線と各配線層間の絶縁膜に形成されるビアを介して接続する際に、中間配線層での接続用配線によって占有される信号配線の配線トラック数を少なくすることができるという効果を奏する。
以下に添付図面を参照して、本発明の実施の形態にかかる多層配線層の電源配線構造およびその製造方法を詳細に説明する。なお、以下の実施の形態では、半導体集積回路の多層配線構造における電源配線構造を例に挙げて説明するが、この実施の形態により本発明が限定されるものではない。また、以下の実施の形態で用いられる半導体集積回路の多層配線層の斜視図と断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。
図1は、本発明の実施の形態にかかる半導体集積回路における多層配線層の電源配線構造の一例を模式的に示す斜視図であり、図2は、図1の下層電源配線層の平面図であり、図3は、図1の第1の中間配線層の平面図であり、図4は、図1の第2の中間配線層の平面図であり、図5は、図1の上層電源配線層の平面図である。また、図6は、図5のA−A断面図であり、図7は、図5のB−B断面図である。
この半導体集積回路における電源配線構造は、下層電源配線(第1の電源配線11A、第2の電源配線11B)が形成される下層電源配線層11と、第1の層間絶縁膜31と、信号配線などが形成される第1の中間配線層22と、第2の層間絶縁膜32と、信号配線などが形成される第2の中間配線層24と、第3の層間絶縁膜33と、上層電源配線(第1の電源配線12A、第2の電源配線12B)が形成される上層電源配線層12と、が順に積層された構造を有する。ここで、下層電源配線(第1の電源配線11A、第2の電源配線11B)の形成方向(延在方向)をX方向とし、(第1の電源配線12A、第2の電源配線12B)の形成方向(延在方向)をX方向に垂直なY方向とする。
下層電源配線層11は、図1、図2、図6および図7に示されるようにX方向に延在した第1の電源配線11Aと第2の電源配線11Bが、Y方向に交互に所定の間隔で形成されている。この下層電源配線層11上に第1の層間絶縁膜31が形成される。
第1の中間配線層22は、図1、図3、図6および図7に示されるように、第1の層間絶縁膜31上に形成され、信号配線などの図示しない中間配線が、優先配線方向としてY方向に延在して形成される。図3中のY軸方向に延びる矢印は、信号配線を配置可能な配線トラック220を示している。なお、この第1の中間配線層22には、後述する配線接続部20A,20Bを構成する接続用配線22A,22Bも形成される。この第1の中間配線層22上には、第2の層間絶縁膜32が形成される。
第2の中間配線層24は、図1、図4、図6および図7に示されるように、第2の層間絶縁膜32上に形成され、信号配線などの図示しない中間配線が、優先配線方向としてX方向に延在して形成される。図4中のX軸方向に延びる矢印は、信号配線を配置可能な配線トラック240を示している。なお、この第2の中間配線層24には、後述する配線接続部20A,20Bを構成する接続用配線24A,24Bも形成される。この第2の中間配線層24上には、第3の層間絶縁膜33が形成される。
上層電源配線層12は、図1、図5〜図7に示されるように、第3の層間絶縁膜33上に形成され、Y方向に延在した第1の電源配線12Aと第2の電源配線12Bが、X方向に交互に所定の間隔で形成されている。この配線構造において、第1の電源配線11A,12Aは、同種の電源配線、たとえば電源電位(VDD)を供給するために使用されるVDD配線であり、第2の電源配線11B,12Bは、同種の電源配線、たとえば接地電位(VSS)を供給するために使用されるVSS配線である。
下層電源配線層11と上層電源配線層12の第1の電源配線11A,12A間が、第1と第2の中間配線層22,24に形成された接続用配線22A,24Aと、第1〜第3の層間絶縁膜31〜33に形成された第1のビア21A,23A,25Aと、を含む配線接続部20Aを介して電気的に接続される。同様に、下層電源配線層11と上層電源配線層12の第2の電源配線11B,12B間は、第1と第2の中間配線層22,24に形成された接続用配線22B,24Bと、第1〜第3の層間絶縁膜31〜33に形成された第2のビア21B,23B,25Bと、を含む配線接続部20Bを介して電気的に接続される。
この実施の形態では、上層電源配線層12と同じ優先配線方向(Y方向)に配線される第1の中間配線層22において、接続用配線22Aに接続される第1のビア21A,23Aの形成位置と、接続用配線22Bに接続される第2のビア21B,23Bの形成位置とが、上層電源配線層12の第1の電源配線12Aと第2の電源配線12Bとの間の領域に、ほぼ直線状に配置されるようにしている。これによって、接続用配線22A,22Bも、第1の電源配線12Aと第2の電源配線12Bとの間でほぼ直線状に配置される。
具体的には、上下の第1の電源配線11A,12A間を結ぶ第1のビアは、第1〜第3の層間絶縁膜31〜33に厚さ方向に貫通して形成されるビア21A,23A,25Aと、第1と第2の中間配線層22,24で上下のビア21A,23A,25A間を接続する接続用配線22A,24Aとによって構成されている。このうち、上層電源配線層12の優先配線方向とは異なる優先配線方向を有する第2の中間配線層24に形成される接続用配線24Aは、上層電源配線層12の第1の電源配線12Aと下層電源配線層11の第1の電源配線11Aとの交差領域に形成される交差位置形成部241と、この交差位置形成部241から上層電源配線層12の第2の電源配線12Bの方向に張り出して形成される張出部242と、を有するX方向に伸長した配線によって構成される。この交差位置形成部241と張出部242とを有する接続用配線24Aを、以下では、ビア位置変換接続用配線24Aという。つまり、ビア位置変換接続用配線24Aは、ビア25Aとビア23AのX方向の位置を変えるために、第1の中間配線層22に形成される接続用配線22AのX方向の長さよりも長く形成される。そして、ビア位置変換接続用配線24Aの張出部242と下層電源配線層11の第1の電源配線11Aとの間がビア21A,23Aと接続用配線22Aを介してほぼ垂直に接続される。これによって、ビア位置変換接続用配線24Aよりも下層に存在するビア21A,23Aと接続用配線22Aは、少なくともその一部が、上下の第1の電源配線11A,12Aの交差領域からはみ出して形成される。
同様に、上下の第2の電源配線11B,12B間を結ぶ第2のビアは、第1〜第3の層間絶縁膜31〜33に厚さ方向に貫通して形成されるビア21B,23B,25Bと、第1と第2の中間配線層22,24で上下のビア21B,23B,25B間を接続する接続用配線22B,24Bとによって構成されている。このうち、第2の中間配線層24に形成される接続用配線24Bは、上下の第2の電源配線11B,12B間の交差領域に形成される交差位置形成部241と、この交差位置形成部241から上層電源配線層12の第1の電源配線12Aの方向に張り出して形成される張出部242と、を有するX方向に伸長した配線によって構成される。この交差位置形成部241と張出部242とを有する接続用配線24Bを、以下では、ビア位置変換接続用配線24Bという。つまり、ビア位置変換接続用配線24Bは、ビア25Bとビア23BのX方向の位置を変えるために、第1の中間配線層22に形成される接続用配線22BのX方向の長さよりも長く形成される。そして、ビア位置変換接続用配線24Bの張出部242と下層電源配線層11の第2の電源配線11Bとの間がビア21B,23Bを介してほぼ垂直に接続される。これによって、ビア位置変換接続用配線24Bよりも下層に存在するビア21B,23Bと接続用配線22Bは、少なくともその一部が、上下の第2の電源配線11B,12Bの交差領域からはみ出して形成される。
このように配線接続部20A,20Bを形成することで、第1の中間配線層22のビア21A,23Aと接続用配線22Aの形成位置と、第2のビア21B,23Bと接続用配線22Bの形成位置は、上層電源配線層12における第1の電源配線12Aと第2の電源配線12Bとの間の領域に、ほぼ直線上に形成されることになる。
なお、ここでは、第1の電源配線11A,12A間を接続する配線接続部20A中の接続用配線22AのX方向の位置と、第2の電源配線11B,12B間を接続する配線接続部20B中の接続用配線22BのX方向の位置と、がほぼ重なって、両者が直線上に形成される場合を例に示した。しかし、本発明がこれに限られる趣旨ではなく、接続用配線22Aの少なくとも一部が、上下の第1の電源配線11A,12Aとの交差領域から第2の電源配線12B側に張り出すように形成され、接続用配線22Bの一部が、上下の第2の電源配線11B,12Bとの交差領域から第1の電源配線12A側に張り出すように形成されていればよい。つまり、接続用配線22Aと接続用配線22BのX方向の位置が一部重なるように形成されていればよい。
つぎに、このような多層配線層の電源配線構造の製造方法について説明する。図8−1〜図9−2は、この実施の形態による多層配線層の電源配線構造の製造方法の手順の一例を模式的に示す断面図であり、図8−1〜図8−2は、図5のA−A断面に対応する部分の断面図であり、図9−1〜図9−2は、図5のB−B断面に対応する部分の断面図である。
まず、電界効果型トランジスタなどの素子が形成された半導体基板などの基板(図示せず)上に、層間絶縁膜となる図示しない絶縁膜が形成される。そして、この絶縁膜上に、第1の電源配線11Aと第2の電源配線11Bを含む下層電源配線層11が形成される。この第1の電源配線11Aと第2の電源配線11Bは、図2に示されるように、X方向に延在し、Y方向に所定の間隔で交互に繰り返し配置されるように形成される(図8−1(a)、図9−1(a))。
ついで、第1と第2の電源配線11A,11Bが形成された絶縁膜上に、シリコン酸化膜などの第1の層間絶縁膜31を形成する。また、第1の層間絶縁膜31上にレジストを塗布し、描画技術によって、ビアの形成位置で第1の層間絶縁膜31の表面が露出するレジストパターンを形成する。そして、このレジストパターンをマスクとして、RIE(Reactive Ion Etching)法などの異方性エッチングによって第1の層間絶縁膜31を貫通するビアホール311A,311Bを形成する(図8−1(b)、図9−1(b))。このビアホール311A,311Bは、第1の電源配線11Aと第2の電源配線11Bの形成位置上に形成される。また、ビアホール311A,311BのX方向の形成位置は、後に形成される上層電源配線層12の第1の電源配線12Aの形成位置と第2の電源配線12Bの形成位置との間にあるが、ここでは、第1の電源配線11A上に形成されるビアホール311Aと、第2の電源配線11B上に形成されるビアホール311BのX方向の位置は略一致しているものとする。
その後、スパッタ法やプラズマCVD(Chemical Vapor Deposition)法などの段差被覆性の良好な成膜法によって、ビアホール311A,311B内と第1の層間絶縁膜31上にWやAlなどの導電性材料膜を形成し、CMP(Chemical Mechanical Polishing)法によって、第1の層間絶縁膜31の表面が露出するまで導電性材料膜を除去し、ビアホール311A,311B内にビア21A,21Bを形成する。なお、このとき、ビアホール311A,311Bの側面と底面を被覆するようにバリアメタル膜を形成した後、バリアメタル膜で被覆されたビアホール311A,311B内をWやAlなどの導電性材料膜で埋め込むようにしてもよい。これによって、第1の電源配線11A上のビアホール311A内にビア21Aが形成され、第2の電源配線11B上のビアホール311B内にビア21Bが形成される(図8−1(c)、図9−1(c))。
ついで、ビア21A,21Bが形成された第1の層間絶縁膜31上の全面にWやAlなどの材料からなる導電性材料膜をスパッタ法やCVD法などの方法によって形成し、さらにその上面にレジストを塗布する。その後、描画技術によって、Y方向に延在する電源配線以外の配線パターンと、上下の第1の電源配線11A,11B間と上下の第2の電源配線12A,12B間を接続する配線接続部20A,20Bの接続用配線を形成する位置以外の領域が露出するようにレジストパターンを形成する。そして、このレジストパターンを用いて、導電性材料膜をエッチングして、第1の中間配線層22を形成する(図8−1(d)、図9−1(d))。なお、ここでは、第1の中間配線層22として、接続用配線22A,22Bのみを図示している。また、第1の電源配線11Aに接続される接続用配線22AのX方向の形成位置と、第2の電源配線11Bに接続される接続用配線22BのX方向の形成位置も、図3に示されるように、ビア21A,21Bと同様に略一致している。さらに、この接続用配線22A,22Bは、上下のビア間を接続するものであるので、その配線の幅(非優先配線方向の長さ)は、図示しない信号配線などの他の配線の幅と同等程度のものとなる。
ついで、第1の中間配線層22が形成された第1の層間絶縁膜31上に、シリコン酸化膜などからなる第2の層間絶縁膜32を形成する。また、第2の層間絶縁膜32上にレジストを塗布し、描画技術によって、ビアの形成位置で第2の層間絶縁膜32の表面が露出するレジストパターンを形成する。そして、このレジストパターンをマスクとして、RIE法などの異方性エッチングによって第2の層間絶縁膜32を貫通するビアホール321A,321Bを形成する(図8−1(e)、図9−1(e))。このビアホール321A,321Bは、第1の中間配線層22に形成された接続用配線22A,22B上に形成され、第1の層間絶縁膜31に形成されたビアホール311A,311Bと略同じ位置に形成される。
その後、ビア21A,21Bと同様の手順によって、ビアホール311A,311Bに導電性材料膜を埋め込むようにして、接続用配線22A上のビアホール321A内にビア23Aが形成され、接続用配線22B上のビアホール321B内にビア23Bが形成される(図8−1(f)、図9−1(f))。
ついで、ビア23A,23Bが形成された第2の層間絶縁膜32上の全面にWやAlなどの材料からなる導電性材料膜240をスパッタ法やCVD法などの方法によって形成し、さらにその上面にレジストを塗布する。その後、描画技術によって、X方向に延在する電源配線以外の配線パターンと、上下の第1の電源配線11A,11B間と上下の第2の電源配線12A,12B間を接続する配線接続部20A,20Bの接続用配線を形成する位置以外の領域が露出するようにレジストパターン71を形成する(図8−1(g)、図9−1(g))。このレジストパターン71は、ビア23A,23Bの形成位置と、上下の同種の電源配線の交差位置と、を結ぶX方向に延在したパターンである。
そして、このレジストパターン71をマスクとして、導電性材料膜240をエッチングして、ビア位置変換接続用配線24A,24Bを有する第2の中間配線層24を形成する(図8−2(a)、図9−2(a))。ビア位置変換接続用配線24Aは、上下の第1の電源配線11A,12Aの交差位置に形成される交差位置形成部241と、この交差位置形成部241からビア23Aの形成位置の上部までX方向に延在した張出部242と、を有し、X方向に延在したパターンとなる。同様に、ビア位置変換接続用配線24Bは、上下の第2の電源配線11B,12Bの交差位置に形成される交差位置形成部241と、この交差位置形成部241からビア23Bの形成位置の上部までX方向に延在した張出部242と、を有するX方向に延在するパターンとなる。そして、図4に示されるように、2種類のビア位置変換接続用配線24A,24Bの張出部242のX方向の形成位置は、互いに重なりあっている。
その後、第2の中間配線層24が形成された第2の層間絶縁膜32上に、シリコン酸化膜などからなる第3の層間絶縁膜33を形成する。また、第3の層間絶縁膜33上にレジストを塗布し、描画技術によって、ビアの形成位置で第3の層間絶縁膜33の表面が露出するレジストパターンを形成する。このビアの形成位置は、第2の中間配線層24のビア位置変換接続用配線24A,24Bの交差位置形成部241、すなわち同種の下層電源配線と後に形成する上層電源配線との交差位置である。そして、このレジストパターンをマスクとして、RIE法などの異方性エッチングによって第3の層間絶縁膜33を貫通するビアホール331A,331Bを形成する(図8−2(b)、図9−2(b))。このビアホール331A,331Bは、上記したように、ビア位置変換接続用配線24A,24Bの交差位置形成部241上に形成される。
ついで、ビア21A,21Bと同様の手順によって、ビアホール331A,331Bに導電性材料膜を埋め込むようにして、ビア位置変換接続用配線24A上のビアホール331A内にビア25Aが形成され、ビア位置変換接続用配線24B上のビアホール331B内にビア25Bが形成される(図8−2(c)、図9−2(c))。
その後、ビア25A,25Bが形成された第3の層間絶縁膜33上の全面にWやAlなどの材料からなる導電性材料膜120をスパッタ法やCVD法などの方法によって形成し、さらにその上面にレジストを塗布する。その後、描画技術によって、Y方向に延在する電源配線以外の配線パターンを形成する位置以外の領域が露出するようにレジストパターン72を形成する(図8−2(d)、図9−2(d))。そして、このレジストパターン72をマスクとして、導電性材料膜120をエッチングして、第1と第2の電源配線12A,12Bを含む上層電源配線層12を形成する。第1の電源配線12Aと第2の電源配線12Bは、図5に示されるように、Y方向に延在し、X方向に所定の間隔で交互に繰り返し配置されるように形成される。以上によって、図1に示される構造の多層配線層の電源配線構造が得られる。
なお、上述した説明では、第1の電源配線11A,12A間を接続する配線接続部20Aと、第2の電源配線11B,12B間を接続する配線接続部20Bとは、ビア位置変換接続用配線24A,24Bをそれぞれ有し、上層電源配線層12における第1の電源配線12Aと第2の電源配線12Bとの間で、ビア位置変換接続用配線24A,24Bよりも下のビア21A,23Aおよび接続用配線22Aと、ビア21B,23Bおよび接続用配線22Bとの形成位置の少なくとも一部が重なるようにしていた。しかし、一方の上下の電源配線間を接続する配線接続部にビア位置変換接続用配線を設けず、他方の上下の電源配線間を接続する配線接続部のみにビア位置変換接続用配線を設けるようにしてもよい。たとえば、第1の電源配線11A,12A間を接続する配線接続部20Aは、上下の第1の電源配線11A,12Aの交差位置に略垂直に設けられ、第2の電源配線11B,12B間を接続する配線接続部20Bのビア位置変換接続用配線24Bは、張出部242が上層電源配線層12の第1の電源配線12Aの形成位置まで延長されるように形成され、張出部242の第1の電源配線12Aの形成位置付近で、下層電源配線層11の第1の電源配線11Aと接続される。また、このような構造において、第1と第2の電源配線を入れ替えてもよい。
図10は、従来の電源配線構造の一例を示す斜視図であり、図11は、図10の上層電源配線層の平面図であり、図12は、第1の中間配線層の平面図である。従来では、これらの図に示されるように、上層の電源配線と下層の電源配線との交差位置にスタックドビアを形成して、両者を接続するようにしていた。つまり、上下の第1の電源配線111A,112A間を接続する第1のビア121Aと接続用配線122Aは、下層電源配線層の第1の電源配線111Aと上層電源配線層の第1の電源配線112Aとの交差位置に対応する位置にほぼ垂直に積層して形成され、上下の第2の電源配線111B,112B間を接続する第2のビア121Bと接続用配線122Bは、下層電源配線層の第2の電源配線111Bと上層電源配線層の第2の電源配線112Bの交差位置に対応する位置にほぼ垂直に積層して形成される。
これによって、図11や図12に示されるように、第1のビア121A(接続用配線22A)と第2のビア121B(接続用配線22B)の位置は、千鳥状に配置される。つまり、従来の電源配線構造では、上層電源配線層に形成される第1と第2の電源配線112A,112Bの数と同じ数のビア列123A,123Bが形成される。その結果、図12に示されるように、上層電源配線層と同じ優先配線方向(Y方向)を有する第1の中間配線層では、Y方向に配線トラック220が配置されるが、第1のビア121Aと第2のビア121Bによって形成されるビア列123A,123Bとが形成された領域には、配線トラック220を配置することができない。
一方、上記したこの実施の形態のように上下の第1の電源配線11A,12A間を接続する第1のビア21A,23Aの位置と、上下の第2の電源配線11B,12B間を接続する第2のビア21B,23Bの位置と、を第1の中間配線層22で第1の電源配線12Aと第2の電源配線12Bとの間の領域に配置するようにしたので、上層電源配線層12と同じ優先配線方向を有する第1の中間配線層22では、第1のビア列と第2のビア列が形成される領域のX方向の幅は、従来例の第1のビア列123Aと第2のビア列123Bが形成される領域のX方向の幅よりも小さくなる。その結果、従来例の場合よりもY方向に配置することができる配線トラック数を増加させることが可能になる。特に、第1のビア列と第2のビア列とが一直線上に形成された場合には、上層電源配線層12に形成される第1と第2の電源配線12A,12Bの数の1/2のビア列が形成されることになるので、第1の中間配線層22について、配線接続部20A,20Bの占有トラック数を最大で半分にまで減らすことができ、信号配線に使用可能な配線トラック数を図10と図11に示される従来例に比して増加させることができるという効果を有する。
なお、上述した例では、下層電源配線層11と上層電源配線層12との間に2層の中間配線層22,24が存在する場合を示したが、3層以上の中間配線層が存在する場合にも同様に本発明を適用することができる。この場合には、上層電源配線層12の優先配線方向とは異なる優先配線方向を有する中間配線層で、上層電源配線と下層電源配線層との交差位置に交差位置形成部241を有するとともに、交差位置形成部241から上層電源配線層12の第1と第2の電源配線12A,12B間に張り出した張出部242を形成したビア位置変換接続用配線24A,24Bを形成し、ビア位置変換接続用配線24A,24Bの張出部242と下層電源配線との間を垂直のビアで接続すればよい。なお、上層電源配線層12の優先配線方向とは異なる優先配線方向を有する中間配線層のうち、最も上層電源配線層12に近い中間配線層で、ビア位置変換接続用配線を形成することが望ましい。これは、それよりも下層の上層電源配線層12と同じ優先配線方向を有する中間配線層における形成可能な配線トラック数が増加するからである。
また、下層電源配線層11の第1の電源配線11Aと第2の電源配線11Bは、半導体集積回路を構成するのに使用されるスタンダードセルの電源配線とすることもできる。図13は、スタンダードセルの構成の一例を示す図である。この図において、紙面の左右方向をX方向とし、X方向に垂直な方向をY方向としている。このスタンダードセル130は、所定の導電型のウェル領域131の中心部付近に電界効果型トランジスタ132が形成されている。そして、ウェル領域131のY方向の一方の端部には、高電位(VDD)用の電源配線である第1の電源配線11AがX方向に延在して形成され、もう一方の端部には、接地電位(Gnd)用の電源配線である第2の電源配線11BがX方向に延在して形成されている。これらの第1と第2の電源配線11A,11Bは、ウェル領域131とコンタクト133,134を介して接続されている。
このようなスタンダードセル130が、たとえば図2の下層電源配線層の下層に配置される。具体的には、両図のX方向とY方向とを一致させて、コンタクト133,134のY方向の位置が、隣接するスタンダードセル130のコンタクト133,134のY方向の位置と一致するように、スタンダードセル130は配置される。そして、このスタンダードセル130のX方向に所定の間隔で形成されるコンタクト133,134間を接続するように、第1の電源配線11Aと第2の電源配線11Bとが形成される。このようなスタンダードセル130のコンタクト133,134間を接続する第1および第2の電源配線11A,11Bを下層電源配線層とし、この下層電源配線層の第1と第2の電源配線11A,11Bを、複数の中間配線層を介して、それぞれ上層電源配線層の第1と第2の電源配線12A,12Bと接続する場合にも、上述した構造の配線接続部20A,20Bで接続することができる。
このように、この実施の形態によれば、上層電源配線層12の優先配線方向とは異なる優先配線方向を有する中間配線層において、上層電源配線層12における第1の電源配線12Aと第2の電源配線12Bとの間になるようにビアと接続用配線の形成位置を変えるようにしたので、その中間配線層より下の中間配線層において、第1の電源配線11A,12A間を結ぶビア21A,23Aと接続用配線22AのX方向における形成位置と、第2の電源配線11B,12B間を結ぶビア21B,23Bと接続用配線22BのX方向における形成位置とが、重なって配列することになる。その結果、上層電源配線層12と同じ優先配線方向を有する中間配線層において、形成可能な配線トラック数を従来に比して増加させることができるという効果を有する。
また、ビア位置変換接続用配線24A,24Bは、上層電源配線層12と異なる優先配線方向を有する中間配線層に、その優先配線方向に沿って延長して形成される配線であり、特許文献1のように、その中間配線層の非優先配線方向に延長部を有さない。その結果、ビア位置変換接続用配線24A,24Bが形成される中間配線層で、優先配線方向に配線可能なトラック数が特許文献1の場合に比して増加するという効果も有する。
11…下層電源配線層、11A,12A…第1の電源配線、11B,12B…第2の電源配線、12…上層電源配線層、20A,20B…配線接続部、21A,23A,25A,21B,23B,25B…ビア、22…第1の中間配線層、22A,22B…接続用配線、24…第2の中間配線層、24A,24B…ビア位置変換接続用配線、31…第1の層間絶縁膜、32…第2の層間絶縁膜、33…第3の層間絶縁膜、241…交差位置形成部、242…張出部。
Claims (5)
- 第1の方向に延在する種類の異なる2本の下層電源配線を一組として複数有する下層電源配線層と、
前記下層電源配線層よりも上層に形成され、第2の方向に延在する種類の異なる2本の上層電源配線を一組として複数有する上層電源配線層と、
前記下層電源配線層と前記上層電源配線層との間に形成される、前記第1の方向を優先配線方向とする1層以上の中間配線層、および前記第2の方向を優先配線方向とする1層以上の中間配線層と、
前記各配線層間に形成される絶縁膜と、
前記各中間配線層に形成される接続用配線と、前記各絶縁膜を貫通して形成されるビアと、を介して同種の前記下層電源配線と前記上層電源配線との間を接続する配線接続部と、
を備える多層配線層における配線構造において、
前記中間配線層のうち前記第1の方向を優先配線方向とする1つの中間配線層は、同種の前記上層電源配線と前記下層電源配線との交差位置に形成される交差位置形成部と、前記交差位置形成部から前記第1の方向の異なる種類の前記上層電源配線側に張り出した張出部と、を有するビア位置変換接続用配線を有し、
前記配線接続部は、前記上層配線と前記ビア位置変換接続用配線の前記交差位置形成部との間と、前記ビア位置変換接続用配線の前記張出部と前記下層配線との間と、をビアを介して接続することを特徴とする多層配線層の電源配線構造。 - 第1の方向に延在する種類の異なる2本の下層電源配線を一組として複数有する下層電源配線層と、
前記下層電源配線層よりも上層に形成され、第2の方向に延在する種類の異なる2本の上層電源配線を一組として複数有する上層電源配線層と、
前記下層電源配線層と前記上層電源配線層との間に形成される、前記第1の方向を優先配線方向とする1層以上の中間配線層、および前記第2の方向を優先配線方向とする1層以上の中間配線層と、
前記各配線層間に形成される絶縁膜と、
前記各中間配線層に形成される接続用配線と、前記各絶縁膜を貫通して形成されるビアと、を介して同種の前記下層電源配線と前記上層電源配線との間を接続する配線接続部と、
を備える多層配線層における配線構造において、
前記中間配線層のうち前記第1の方向を優先配線方向とする1つの中間配線層は、同種の前記上層電源配線と前記下層電源配線との交差位置に形成される交差位置形成部と、前記交差位置形成部から異なる種類の前記上層電源配線の下部まで張り出した張出部と、を有するビア位置変換接続用配線を、2種類の前記配線接続部のうち一方の種類の配線接続部に有し、
前記一方の種類の配線接続部は、前記上層配線と前記ビア位置変換接続用配線の前記交差位置形成部との間と、前記ビア位置変換接続用配線の前記張出部と前記下層配線との間と、をビアを介して接続し、
他方の種類の前記配線接続部は、前記上層配線と前記化層配線との間とをビアを介して接続することを特徴とする多層配線層の電源配線構造。 - 前記2本の下層電源配線および上層電源配線は、第1の電位を供給する第1の電源配線と第2の電位を供給する第2の電源配線であることを特徴とする請求項1または2に記載の多層配線層の電源配線構造。
- 異なる種類の前記ビア位置変換接続用配線の前記張出部に接続されるビアの位置は、前記第2の方向に直線状に配置されることを特徴とする請求項1〜3のいずれか1つに記載の多層配線層の電源配線構造。
- 第1の方向に延在する種類の異なる2本の下層電源配線を一組として複数有する下層電源配線層と、
前記下層電源配線層よりも上層に形成され、第2の方向に延在する種類の異なる2本の上層電源配線を一組として複数有する上層電源配線層と、
前記下層電源配線層と前記上層電源配線層との間に形成される、前記第1の方向を優先配線方向とする1層以上の中間配線層、および前記第2の方向を優先配線方向とする1層以上の中間配線層と、
前記各配線層間に形成される絶縁膜と、
前記各中間配線層に形成される接続用配線と、前記各絶縁膜を貫通して形成されるビアと、を介して同種の前記下層電源配線と前記上層電源配線との間を接続する配線接続部と、
を備える多層配線層の配線構造の製造方法において、
前記絶縁膜上に導電性材料膜を形成し、前記導電性材料膜をエッチングして、同種の前記下層電源配線と後に形成する前記上層電源配線との交差位置と、前記交差位置から前記種類の異なる前記上層電源配線の形成位置までの間の前記種類の異なる前記上層電源配線側の所定の位置と、を結ぶ前記第1の方向に延在するビア位置変換接続用配線を、1つの前記第1の方向を優先配線方向とする前記中間配線層に形成し、
前記ビア位置変換接続用配線を含む前記中間配線層よりも下側の中間配線層では、前記下層電源配線と前記ビア位置変換接続用配線との交差位置に接続用配線を形成し、
前記ビア位置変換接続用配線を含む前記中間配線層よりも下側の絶縁膜では、前記下層電源配線と前記ビア位置変換接続用配線との交差位置にビアを形成し、
前記ビア位置変換接続用配線を含む前記中間配線層よりも上側の中間配線層では、前記上層電源配線と前記ビア位置変換接続用配線との交差位置に接続用配線を形成し、
前記ビア位置変換接続用配線を含む前記中間配線層よりも上側の絶縁膜では、前記上層電源配線と前記ビア位置変換接続用配線との交差位置にビアを形成することを特徴とする多層配線層の配線構造の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009064839A JP2010219332A (ja) | 2009-03-17 | 2009-03-17 | 多層配線層の電源配線構造およびその製造方法 |
US12/721,734 US20100237508A1 (en) | 2009-03-17 | 2010-03-11 | Power-supply wiring structure for multilayer wiring and method of manufacturing multilayer wiring |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009064839A JP2010219332A (ja) | 2009-03-17 | 2009-03-17 | 多層配線層の電源配線構造およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010219332A true JP2010219332A (ja) | 2010-09-30 |
Family
ID=42736815
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009064839A Pending JP2010219332A (ja) | 2009-03-17 | 2009-03-17 | 多層配線層の電源配線構造およびその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20100237508A1 (ja) |
JP (1) | JP2010219332A (ja) |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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