JP2007165487A - 半導体装置及びその設計方法 - Google Patents

Abstract

【課題】エロージョンによる配線抵抗の変動を抑制すること。
【解決手段】本発明に係る半導体装置の設計方法は、（Ａ）同一の信号を伝達する複数の配線１０を並列に配線層に配置するステップと、（Ｂ）他の配線２０の配置を禁止する配線禁止領域ＲＰを、同じ配線層中の上記複数の配線１０間の隙間をカバーするように形成するステップとを有する。
【選択図】図２

Description

本発明は、半導体装置に関する。特に、本発明は、半導体装置の配線をレイアウトする設計方法に関する。

半導体装置において、マクロセルとマクロセルを接続する配線の抵抗値に、制限（上限）が設けられる場合がある。例えば、アナログ回路マクロセル間を接続する電源配線には、アナログ特性上の理由により、抵抗値の上限が設定される場合がある。従来、配線材料としてＡｌが用いられることが多く、その場合、抵抗値を低減させるために、配線幅は比較的大きく設計されていた。

近年、より低抵抗な配線材料として、従来のＡｌに代わり、Ｃｕの導入が本格化している。配線材料としてＣｕが用いられる場合、配線幅が大きく設計されると、製造プロセス時に、「ディッシング（Dishing）」と呼ばれる現象が発生する。具体的には、デバイス製造時のＣＭＰ（Chemical Mechanical Polishing）工程において、幅広のＣｕ配線の表面が皿状にくぼむ。これは、形成されるＣｕ配線の平坦性の低下および膜厚の減少を意味し、配線抵抗のバラツキおよび増加を引き起こす。

ディッシングを抑制するためには、設計段階において、配線幅を所定の上限値以下に制限する必要がある。配線幅の制限を満たし、且つ、抵抗値の上限を満たすために、１本の配線を複数の細配線に分割することが考えられる。例えば図１において、第１マクロセル１０１と第２マクロセル１０２との間を接続する電源配線は、複数の配線１１０（以下、「スプリット配線１１０」と参照される）に分割されている。複数のスプリット配線１１０は、マクロセル間で同じ信号を伝達するための配線であり、それらの電位は全て同じである。すなわち、複数のスプリット配線１１０をまとめて、ある１つの信号を伝達するための束配線１１１と呼ぶことができる。各スプリット配線１１０の配線幅Ｗは制限されているので、ディッシングが抑制される。且つ、束配線１１１により、抵抗値が減少し、抵抗値の制限も満たされる。

スプリット配線１１０の配線幅Ｗが制限されると同時に、スプリット配線１１０同士の配線間隔Ｇにもある制限が課される。それは、隣接する配線同士が近づきすぎると、製造プロセス時に、「エロージョン（erosion）」という現象が発生するからである。エロージョンとは、ＣＭＰ工程において、配線が密集する領域の絶縁膜がＣｕと共に剥がれてしまう現象である。これにより、形成されるＣｕ配線の側面が侵食され、その配線幅Ｗが設計値よりも小さくなってしまう。すなわち、ディッシングと同様に、エロージョンも配線抵抗の増加を引き起こす。従って、設計段階において、配線間隔Ｇを所定の制限（下限）以上に保つ必要がある。

配線設計に関連する技術として、特許文献１には、配線占有率が所定の基準を満たすような設計の実現を目的としたレイアウト設計方法が開示されている。そのレイアウト設計方法によれば、まず、スリット配線の配置が行われる。次に、そのスリット配線を含むある領域における配線占有率が算出される。次に、その配線占有率に基づいて、以降の配線工程で配線占有率エラーが起こることのないような配線禁止面積が算出される。次に、算出された配線禁止面積を有する配線禁止領域が、上記ある領域中に設けられる。ここで、配線禁止領域の位置や形状は、任意に設定される。

特開２００３−１４１２００

本願発明者は、次の点に着目した。上述の通り、電源配線等の比較的太い配線のレイアウト設計においては、製造プロセス時のディッシングを抑制するために、束配線１１１がレイアウトされる。更に、エロージョンを防止するために、束配線１１１を構成するスプリット配線１１０間の間隔に制限が課される。配線間隔Ｇの下限は、配線幅Ｗに応じて決定される。例えば、配線幅Ｗの上限は１μｍに設定され、配線間隔Ｇの下限は１μｍに設定される。

半導体装置のレイアウト設計においては、抵抗値が制限された束配線１１１の配置後、通常の信号配線１２０の自動レイアウトが行われる（図１参照）。この通常の信号配線１２０（以下、通常配線１２０と参照される）としてはマクロセル間をつなぐロジック配線が例示され、その抵抗値は特に制限されない。通常配線１２０は、スプリット配線１１０よりも更に細く、例えば０．１μｍ程度の配線幅が望まれている。よって、通常配線１２０に関しては、スプリット配線１１０と異なる固有の設計基準が設けられており、その配線間隔の下限は、スプリット配線１１０の配線間隔Ｇよりもはるかに小さく設定されている。

従って、束配線１１１の配置後、通常配線１２０の自動レイアウトが行われると、図１に示されるように、その通常配線１２０が、隣接するスプリット配線１１０間の領域に自動的にレイアウトされる可能性がある。つまり、ある配線層に配置された束配線１１１の領域に、同層の通常配線１２０が自動的に入り込んでくる可能性がある。このことは、結局、エロージョンを引き起こす。すなわち、ディッシング／エロージョン対策のために束配線１１１がせっかく設けられたにもかかわらず、自動レイアウトのせいで結局エロージョンが発生してしまう結果となる。上述の通り、エロージョンは、配線抵抗の増加の原因となる。

以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明に係る半導体装置の設計方法は、（Ａ）同一の信号を伝達する複数の配線（１０）を並列に配線層に配置するステップと、（Ｂ）他の配線（２０）の配置を禁止する配線禁止領域（ＲＰ）を、同じ配線層中の上記複数の配線（１０）間の隙間をカバーするように形成するステップとを有する。

このように、本発明によれば、レイアウト設計段階で、束配線（１１）を構成する上記複数の配線（１０）間に「配線禁止領域（ＲＰ）」が設定される。その後、束配線（１１）と異なる通常配線（２０）は、同じ配線層においては上記配線禁止領域（ＲＰ）以外の領域に配置される。その結果、製造プロセス時、束配線（１１）が形成される領域でのエロージョンの発生が防止される。従って、配線抵抗値の増加及び設計値からのずれが防止される。

本発明に係る半導体装置は、第１マクロセル（１）と、第２マクロセル（２）と、束配線（１１）とを備える。束配線（１１）は、第１マクロセル（１）と第２マクロセル（２）との間を接続し同一の信号を伝達する複数の配線（１０）から構成される。その束配線（１１）が形成された配線層において、他の配線（２０）は、上記複数の配線（１０）の間に形成されていない。

本発明の特徴を、次のように述べることもできる。半導体装置中の配線は、大きく分けて２つに分類され得る。１つは、電源配線やアナログ信号配線のように、低配線抵抗値を維持する必要がある配線である。そのような配線の配線幅及び配線間隔は、ディッシング及びエロージョン対策のため制限され、好適には束配線（１１）が適用される。もう１つは、２値のロジックレベルが伝達されるならば、配線抵抗値の多少の増大が許容される通常配線（２０）である。そのような通常配線（２０）に関しては、ディッシング及びエロージョン対策は必要ではなく、比較的自由にレイアウトされる。本発明によれば、束配線（１１）のパタンと通常配線（２０）のパタンが混在する半導体装置において、前者の配線領域に、後者が配線されない配線禁止領域が設定される。これにより、ディッシング／エロージョン対策のために束配線（１１）が設けられた領域に、通常配線（２０）が入り込んでくることが防止され、自動レイアウトに起因するエロージョンの発生が防止される。

本発明によれば、自動レイアウトにおいて、束配線中の隙間に通常配線が入り込むことが防止される。従って、製造プロセス時におけるエロージョンの発生が抑制され、エロージョンによる配線抵抗の変動が抑制される。配線抵抗値の変化が抑制され、所望の配線抵抗値が得られるので、製造される半導体装置の信頼性が向上する。

添付図面を参照して、本発明に係る半導体装置及びその設計方法を説明する。

１．第１の実施の形態
図２を参照して、第１の実施の形態に係る半導体装置の設計方法を説明する。まず、第１マクロセル１及び第２マクロセル２が所望の位置に配置される。これらマクロセル１、２は、例えばアナログ回路マクロセルである。次に、マクロセル１、２間を接続する配線（例えば電源配線）のレイアウトが行われる。マクロセル１、２間を接続する配線には、アナログ特性上の理由により、抵抗値の上限が設定されているとする。また、マクロセル１、２間を接続する配線の材料としては、Ｃｕが用いられるとする。

本実施の形態によれば、マクロセル１、２間を接続する配線は、並列な複数のスプリット配線１０に分割される。スプリット配線１０の本数は、例えば５０〜１００本である。ここで、その複数のスプリット配線１０は、ネットリスト（マクロセル内及びマクロセル間の接続情報）中の同一ネット（マクロセル１、２間の接続）に関する配線であり、第１マクロセル１から第２マクロセル２へ同じ信号を供給するための配線であることに留意されるべきである。つまり、複数のスプリット配線１０をまとめて、ある１つの信号を伝達するための「束配線１１」と呼ぶことができる。このような複数のスプリット配線１０からなる束配線１１が、ある配線層に配置（レイアウト）される。

各スプリット配線１０の配線幅Ｗは、製造プロセス時のディッシングが防止されるように設定されている。また、スプリット配線１０同士の配線間隔Ｇは、製造プロセス時のエロージョンが防止されるように設定されている。配線間隔Ｇの下限は、配線幅Ｗに応じて決定される。例えば、配線幅Ｗの上限は１μｍに設定され、配線間隔Ｇの下限は１μｍに設定される。

本実施の形態によれば、束配線１１の配置と並行して、あるいは、束配線１１の配置直後に、「配線禁止領域ＲＰ」の設定が行われる。この配線禁止領域ＲＰは、束配線１１が配置された配線層において、束配線１１と異なる配線の配置が禁止される領域として定義される。更に本実施の形態によれば、図２に示されるように、配線禁止領域ＲＰは、上述の複数のスプリット配線１０の間の隙間（gap）をカバーするように形成（設定）される。尚、配線禁止領域ＲＰは、束配線１１が配置された配線層と同じ配線層だけに対して設定される。

次に、同じ配線層において、束配線１１と異なる通常の信号配線２０（以下、通常配線２０と参照される）の自動レイアウトが行われる。通常配線２０としてはマクロセル間をつなぐロジック配線が例示され、その抵抗値は特に制限されない。通常配線２０は、スプリット配線１０よりも更に細く、その配線幅は例えば０．１μｍ程度である。また、通常配線２０に関しては、スプリット配線１０と異なる固有の設計基準が設けられており、その配線間隔の下限は、スプリット配線１０の配線間隔Ｇよりもはるかに小さく設定されている。つまり、従来であれば、スプリット配線１０間の隙間に通常配線２０が入り込む余地があった。しかしながら、本実施の形態によれば、その隙間に配線禁止領域ＲＰが設けられているため、通常配線２０はスプリット配線１０間にレイアウトされない。束配線１１が配置された配線層において、通常配線２０は、配線禁止領域ＲＰ以外の領域に配置される。

以上に説明されたように、本実施の形態によれば、レイアウト設計段階で、複数のスプリット配線１０間に配線禁止領域ＲＰが設定される。従って、自動レイアウトにおいて、束配線１１中の隙間に通常配線２０が入り込むことが防止される。その結果、製造プロセス時におけるエロージョンの発生が抑制され、エロージョンによる配線抵抗の変動が抑制される。配線抵抗値の変化が抑制され、所望の配線抵抗値が得られるので、製造される半導体装置の信頼性が向上する。

図３には、本実施の形態に係る配線禁止領域ＲＰの位置決定方法の一例が示されている。束配線１１のレイアウトに際して、複数のスプリット配線１０のそれぞれに対応するセグメント（線分）が順番に配置される。図３には、そのうち２本のセグメント（スプリット配線）１０−１及び１０−２が示されている。各セグメントの位置及び形状は、始点と終点の座標、及び配線幅Ｗによって規定されている。具体的には、セグメント１０−１の始点は座標（ｘ１，ｙ１）で与えられ、その終点は座標（ｘ１，ｙ２）で与えられている。また、セグメント１０−２の始点は座標（ｘ２，ｙ１）で与えられ、その終点は座標（ｘ２，ｙ３）で与えられている。

２本のセグメント１０−１、１０−２が配置されると、それらの隙間の位置情報を知ることができる。よって、その隙間をカバーする１つの配線禁止領域ＲＰを決定することができる。つまり、２本のセグメント１０−１、１０−２の位置情報に基づいて、１つの配線禁止領域ＲＰの位置・形状を決定することが可能となる。図３において、セグメント１０−１の右下角ｐａの座標、及びセグメント１０−２の左上角ｐｂの座標は、次のように与えられる：
点ｐａ＝（ｘ１＋Ｗ／２，ｙ２）
点ｐｂ＝（ｘ２−Ｗ／２，ｙ１）

従って、これら２点ｐａ、ｐｂで規定される矩形が、配線禁止領域ＲＰとして形成（設定）されればよい。設定された配線禁止領域ＲＰは、２本のセグメント１０−１、１０−２の間の隙間を明らかにカバーしている。尚、上記例において、セグメント１０−１、１０−２のうち長いほうのセグメント１０−１に一致するように配線禁止領域ＲＰが設定されている。このように、最も大きい座標及び最も小さい座標に一致するように配線禁止領域ＲＰが設定されると好適である。その場合、セグメント間の隙間が完全にカバーされる。

このように、本実施の形態によれば、束配線１１（スプリット配線１０）の位置情報及び配線幅Ｗに基づいて、配線禁止領域ＲＰの位置（ｐａ，ｐｂ）が決定される。それは、スプリット配線１０間の隙間に配線禁止領域ＲＰを設定する必要があるからである。言い換えれば、束配線１１に関連付けて配線禁止領域ＲＰを設定する必要があるからこそ、配線禁止領域ＲＰの位置決定には束配線１１の「位置情報」が必須である。本発明によれば、束配線１１の位置情報を少なくとも用いることによって、その束配線１１の位置と関連する位置に配線禁止領域ＲＰが設定される。配線禁止領域ＲＰの位置・形状が、任意に設定されないことに留意されるべきである。

２．第２の実施の形態
図４を参照して、第２の実施の形態に係る半導体装置の設計方法を説明する。図４において、図２と同様の構成には同一の符号が付され、重複する説明は適宜省略される。本実施の形態によれば、第１の実施の形態と同様に、配線禁止領域ＲＰは、複数のスプリット配線１０の間の隙間をカバーするように設定される。更に、本実施の形態によれば、最も外側に位置するスプリット配線１０−ａ、１０−ｂの更に外側にも配線禁止領域ＲＰが設定される。最も外側の配線禁止領域ＲＰは、スプリット配線１０−ａあるいは１０−ｂに隣接（接触）するように設けられる。

図５には、本実施の形態に係る配線禁止領域ＲＰの位置決定方法の一例が示されている。図５において、あるセグメント（スプリット配線）１０が配置されている。その始点は座標（ｘ１，ｙ１）で与えられ、その終点は座標（ｘ１，ｙ２）で与えられている。また、スプリット配線１０の配線幅Ｗ及び配線間隔Ｇが予め設定されているとする。１つのセグメント１０が配置されると、その１つのセグメント１０の両側に接触する配線禁止領域ＲＰ１，ＲＰ２を形成（設定）することができる。本実施の形態において、配線禁止領域ＲＰ１，ＲＰ２の幅は、スプリット配線１０の配線間隔Ｇと同じになるように設定される。

具体的には、左側の配線禁止領域ＲＰ１を規定する点ｐａ、ｐｂの座標は、次のように与えられる：
点ｐａ＝（ｘ１−Ｗ／２−Ｇ，ｙ２）
点ｐｂ＝（ｘ１−Ｗ／２，ｙ１）
また、右側の配線禁止領域ＲＰ２を規定する点ｐｃ、ｐｄの座標は、次のように与えられる：
点ｐｃ＝（ｘ１＋Ｗ／２，ｙ２）
点ｐｄ＝（ｘ１＋Ｗ／２＋Ｇ，ｙ１）

配線禁止領域ＲＰ１，ＲＰ２の幅が配線間隔Ｇと一致しているので、それら配線禁止領域ＲＰ１，ＲＰ２が隣接するスプリット配線１０間の隙間をカバーすることは明らかである。各々のスプリット配線１０に対して同様の処理を繰り返すことにより、図４に示された配線禁止領域ＲＰが得られる。スプリット配線１０−ａに対する配線禁止領域ＲＰ１、及びスプリット配線１０−ｂに対する配線禁止領域ＲＰ２は、スプリット配線１０に挟まれない最も外側の配線禁止領域となる。

本実施の形態によれば、第１の実施の形態と同様の効果が得られる。更に、最も外側のスプリット配線１０−ａ、１０−ｂの近傍に通常配線２０が配置されることも防止される。それは、スプリット配線１０−ａ、１０−ｂの更に外側にも配線禁止領域ＲＰが設定されるからである。そのためには、配線禁止領域ＲＰの位置決定にあたって、束配線１１（スプリット配線１０）の位置情報及び配線幅Ｗに加えて、配線間隔Ｇも参照されればよい。このように、スプリット配線１０−ａ、１０−ｂの近傍に通常配線２０が配置されることが防止されるため、製造プロセス時におけるエロージョンの発生が更に抑制される。従って、配線抵抗値の変動が更に抑制されるという追加的な効果が得られる。

３．第３の実施の形態
図６を参照して、第３の実施の形態に係る半導体装置の設計方法を説明する。図６において、図２と同様の構成には同一の符号が付され、重複する説明は適宜省略される。配線禁止領域ＲＰは、複数のスプリット配線１０の間の隙間だけをカバーするのではなく、スプリット配線１０そのものにオーバラップしていてもよい。つまり、配線禁止領域ＲＰは、複数のスプリット配線１０の隙間に加えて、複数のスプリット配線１０の一部をカバーするように形成（設定）されてもよい。例えば図６において、１つの束配線１１に対して、１つの大きな配線禁止領域ＲＰが形成されている。

図７には、本実施の形態に係る配線禁止領域ＲＰの位置決定方法の一例が示されている。図７において、ある束配線に関する全てのセグメント１０−１〜１０−ｎ（ｎは２以上の整数）が配置されている。セグメント１０−１の始点は座標（ｘ１，ｙ１）で与えられ、その終点は座標（ｘ１，ｙ２）で与えられている。セグメント１０−２の始点は座標（ｘ２，ｙ１）で与えられ、その終点は座標（ｘ２，ｙ３）で与えられている。セグメント１０−ｎの始点は座標（ｘｎ，ｙ１）で与えられ、その終点は座標（ｘｎ，ｙｎ）で与えられている。

この時、図７に示されるように、全てのセグメント間の隙間を全面的にカバーする“１つの矩形”を定義することが可能である。その矩形は、次の２点ｐａ、ｐｂで規定される：
点ｐａ＝（ｘ１，ｙ３）
点ｐｂ＝（ｘｎ，ｙ１）
ここで、点ｐａ、ｐｂは、セグメントの位置情報だけで表されており、配線幅Ｗや配線間隔Ｇに依存していないことに注意するべきである。

これら２点ｐａ、ｐｂで規定される矩形が、１つの配線禁止領域ＲＰとして設定される。設定された配線禁止領域ＲＰは、全てのセグメント間の隙間を明らかにカバーしている。尚、上記例で示されたように、最も大きい座標及び最も小さい座標に一致するように配線禁止領域ＲＰが設定されると好適である。言い換えれば、全てのスプリット配線１０の始点・終点を含む１つの矩形が、配線禁止領域ＲＰとして設定されると好適である。その場合、セグメント間の隙間が完全にカバーされる。

本実施の形態によれば、第１の実施の形態と同様の効果が得られる。更に、本実施の形態によれば、配線禁止領域ＲＰの位置（ｐａ，ｐｂ）を、束配線１１の位置情報（始点・終点）だけで表すことが可能である。配線禁止領域ＲＰの位置決定において、配線幅Ｗや配線間隔Ｇを参照する必要はない。従って、既出の実施の形態と比較して、配線禁止領域ＲＰをより簡単に設定することが可能となる。更に、本実施の形態によれば、１つの束配線１１に対して配線禁止領域ＲＰは１つだけ設定される。従って、配線禁止領域ＲＰの位置を規定するためのデータ量が削減される。

４．第４の実施の形態
図８を参照して、第４の実施の形態に係る半導体装置の設計方法を説明する。図８において、図２と同様の構成には同一の符号が付され、重複する説明は適宜省略される。本実施の形態によれば、配線禁止領域ＲＰは、複数のスプリット配線１０間の隙間及び複数のスプリット配線１０の全てをカバーするように形成（設定）される。つまり、束配線１１が形成される領域の全てをカバーするように配線禁止領域ＲＰが設定される。例えば図８において、１つの束配線１１に対して、１つの大きな配線禁止領域ＲＰが形成されている。

図９には、本実施の形態に係る配線禁止領域ＲＰの位置決定方法の一例が示されている。図９において、ある束配線に関する全てのセグメント１０−１〜１０−ｎ（ｎは２以上の整数）が配置されている。セグメント１０−１の始点は座標（ｘ１，ｙ１）で与えられ、その終点は座標（ｘ１，ｙ２）で与えられている。セグメント１０−２の始点は座標（ｘ２，ｙ１）で与えられ、その終点は座標（ｘ２，ｙ３）で与えられている。セグメント１０−ｎの始点は座標（ｘｎ，ｙ１）で与えられ、その終点は座標（ｘｎ，ｙｎ）で与えられている。また、スプリット配線１０の配線幅Ｗ及び配線間隔Ｇが予め設定されているとする。

この時、図９に示されるように、全てのセグメント間の隙間を全面的にカバーする“１つの矩形”を定義することが可能である。その矩形は、次の２点ｐａ、ｐｂで規定される：
点ｐａ＝（ｘ１−Ｗ／２−Ｇ，ｙ３）
点ｐｂ＝（ｘｎ＋Ｗ／２＋Ｇ，ｙ１）

これら２点ｐａ、ｐｂで規定される矩形が、１つの配線禁止領域ＲＰとして設定される。設定された配線禁止領域ＲＰは、全てのセグメント間の隙間を明らかにカバーしている。更に、最も外側に位置するスプリット配線１０−１、１０−ｎの更に外側にまで、配線禁止領域ＲＰは及んでいる。尚、上記例で示されたように、最も大きい座標及び最も小さい座標に一致するように配線禁止領域ＲＰが設定されると好適である。言い換えれば、全てのスプリット配線１０の始点・終点を含む１つの矩形が、配線禁止領域ＲＰとして設定されると好適である。その場合、セグメント間の隙間が完全にカバーされる。

本実施の形態によれば、第１の実施の形態と同様の効果が得られる。更に、最も外側のスプリット配線１０−１、１０−ｎの近傍に通常配線２０が配置されることも防止される。それは、スプリット配線１０−１、１０−ｎの更に外側にも配線禁止領域ＲＰが設定されるからである。その結果、製造プロセス時におけるエロージョンの発生が更に抑制される。従って、配線抵抗値の変動が更に抑制されるという追加的な効果が得られる。更に、本実施の形態によれば、１つの束配線１１に対して配線禁止領域ＲＰは１つだけ設定される。従って、配線禁止領域ＲＰの位置を規定するためのデータ量が削減される。

以上に説明されたように、本発明によれば、レイアウト設計段階で、少なくとも束配線１１中の隙間をカバーするように配線禁止領域ＲＰが設定される。その後、束配線１１と異なる通常配線２０は、同じ配線層においては配線禁止領域ＲＰ以外の領域に配置される。従って、製造プロセス時におけるエロージョンの発生が抑制され、エロージョンによる配線抵抗の変動が抑制される。配線抵抗値の変化が抑制され、所望の配線抵抗値が得られるので、製造される半導体装置の信頼性が向上する。

尚、束配線１１が複数の配線層にまたがる場合は、配線層毎に配線禁止領域ＲＰが設定される。例えば、図１０において、第１マクロセル１と第２マクロセル２との間を接続する束配線は、第１配線層に配置される第１束配線１１−１と、第２配線層に配置される第２束配線１１−２を含んでいる。それら第１束配線１１−１と第２束配線１１−２は、ビアを通して互いに接続されている。この場合、第１配線層においては、第１束配線１１−１の位置と関連する位置に第１配線禁止領域ＲＰ１が設定される。また、第２配線層においては、第２束配線１１−２の位置と関連する位置に第２配線禁止領域ＲＰ２が設定される。第１配線禁止領域ＲＰ１と第２配線禁止領域ＲＰ２とは互いに独立であり、それぞれ対応する配線層においてのみ有効である。

５．半導体装置設計システム
上述の設計方法を実現するためのシステムの一例が、図１１に示されている。図１１に示された半導体装置設計システム３０は、記憶装置３１、演算処理装置３２、入力装置３３、表示装置３４を備えるコンピュータシステムである。

記憶装置３１としてＨＤＤやＲＡＭが例示される。記憶装置３１には各種データが格納される。配線幅データ４１は、予め設定される配線幅Ｗを示す。配線間隔データ４２は、予め設定される配線間隔Ｇを示す。配線禁止領域位置データ４３は、算出される配線禁止領域ＲＰの位置を示す。ネットリスト４４は、所望の半導体装置の接続関係を示す。レイアウトデータ４５は、レイアウト設計後に得られる半導体装置のレイアウトを示す。

演算処理装置３２は、記憶装置３１にアクセス可能である。入力装置３３としては、キーボードやマウスが例示される。設計者は、入力装置３３を用いることによって、配線幅Ｗや配線間隔Ｇを設定したり、各種コマンドを入力したりできる。また、設計者は、表示装置３４に表示される情報を参照しながら、レイアウト設計を行うことができる。

更に、半導体装置設計システム３０は、設計プログラム（レイアウトプログラム）３５を有している。この設計プログラム３５は、演算処理装置３２によって実行されるコンピュータソフトウェアである。また、設計プログラム３５は、コンピュータが読み取り可能な記録媒体に記録されていてもよい。設計プログラム３５と演算処理装置３２によって、次のような回路設計処理を実行するシステムが構築される。

図１２は、本発明に係る配線のレイアウト方法を要約的に示すフローチャートである。まず、束配線１１のレイアウトが行われる。具体的には、レイアウト対象として１つ配線層が指定される（ステップＳ１）。その指定は、例えば、設計者が入力装置３３を用いることによって行う。次に、配線幅Ｗが設定され（ステップＳ２）、また、配線間隔Ｇが設定される（ステップＳ３）。その設定は、例えば、設計者が入力装置３３を用いることによって行う。これにより、配線幅データ４１と配線間隔データ４２が生成され、システムによって記憶装置３１に格納される。

次に、ステップＳ１で指定された配線層に、束配線１１を構成するセグメント１０が配置される（ステップＳ４）。セグメントの配置においては、既出の図３、図５、図７、図９に示されたように、そのセグメントの始点と終点（位置情報）が与えられる。例えば、設計者は、入力装置３３を用いることによって、セグメントの位置情報を与えることができる。また、システムは、記憶装置３１から配線幅データ４１及び配線間隔データ４２をそれぞれ読み出す。それら位置情報、配線幅データ４１、及び配線間隔データ４２に基づいて、束配線１１の各セグメントのレイアウトが行われる。

次に、同じ配線層に対して、配線禁止領域ＲＰが設定される（ステップＳ５）。配線禁止領域ＲＰの位置は、既出の第１〜第４の実施の形態で示されたように決定される。すなわち、少なくともセグメント（束配線１１）の位置情報に基づいて、配線禁止領域ＲＰの位置が決定される。それは、束配線１１中の隙間に配線禁止領域ＲＰを設定する必要があるからである。言い換えれば、束配線１１に関連付けて配線禁止領域ＲＰを設定する必要があるからこそ、束配線１１の「位置情報」は必須である。配線幅Ｗや配線間隔Ｇに関する情報は、必要に応じて用いられればよい。配線禁止領域ＲＰの位置・形状が、任意に設定されないことに留意されるべきである。このようにして決定された配線禁止領域ＲＰの位置は、配線禁止領域位置データ４３として記憶装置３１に格納される。

その後同様に、他のセグメントや他の束配線のレイアウトが行われる（ステップＳ６；Ｎｏ）。ステップＳ１で指定された配線層における束配線１１のレイアウトが全て完了すると（ステップＳ６；Ｙｅｓ）、次に、その配線層における通常配線２０のレイアウトが行われる（ステップＳ７）。この通常配線２０のレイアウトは、システムによって自動的に実行される。ここで、ネットリスト４４と共に、先に生成された配線禁止領域位置データ４３が参照される。配線禁止領域位置データ４３に示される配線禁止領域ＲＰには、通常配線２０は配置されない。

このようにして、半導体装置のレイアウト設計が行われる。設計されたレイアウトを示すレイアウトデータ４５は、記憶装置３１に格納される。その後、そのレイアウトデータ４５に基づいてレチクルが製造され、設計された半導体装置が製造される。

６．半導体装置
図１３は、本発明に係る半導体装置の構造を概略的に示している。本発明に係る半導体装置は、第１端子１ａを有する第１マクロセル１、第２端子２ａを有する第２マクロセル２、及び複数のスプリット配線１０からなる束配線１１を備えている。第１マクロセル１及び第２マクロセル２としては、アナログ回路が例示される。

複数のスプリット配線１０は、第１端子１ａと第２端子２ａとの間を並列に接続しており、マクロセル１、２間で同じ信号を伝達する。つまり、複数のスプリット配線１０は、全て同じ電位を有している。例えば、複数のスプリット配線１０は、同じ電源電位をアナログ回路間で供給する電源配線を構成している。スプリット配線１０の本数としては５０〜１００本が例示される。配線抵抗値を低減するため、束配線１１の材料としてＣｕが用いられている。各スプリット配線１０の配線幅は、例えば１μｍである。

更に、半導体装置は、束配線１１以外の通常配線２０を備えている。通常配線２０としてはマクロセル間をつなぐロジック配線が例示され、その抵抗値は特に制限されない。その通常配線２０はスプリット配線１０よりも細く、その配線幅は例えば０．１μｍである。また、通常配線２０の配線間隔の下限は、スプリット配線１０の配線間隔よりもはるかに小さく設定されている。本実施の形態によれば、束配線１１が形成された配線層において、通常配線２０は、複数のスプリット配線１０の間に形成されていない。言い換えれば、通常配線２０は、複数のスプリット配線１０の間の隙間以外の領域に形成されている。このことは、エロージョンによる配線抵抗値の変動が防止されていることを意味する。よって、本発明に係る半導体装置は、優れた信頼性を有する。

図１は、従来の半導体装置の設計方法を説明するための図である。 図２は、本発明の第１の実施の形態に係る半導体装置の設計方法を説明するための概略図である。 図３は、第１の実施の形態に係る配線禁止領域の位置決定方法を説明するための概略図である。 図４は、本発明の第２の実施の形態に係る半導体装置の設計方法を説明するための概略図である。 図５は、第２の実施の形態に係る配線禁止領域の位置決定方法を説明するための概略図である。 図６は、本発明の第３の実施の形態に係る半導体装置の設計方法を説明するための概略図である。 図７は、第３の実施の形態に係る配線禁止領域の位置決定方法を説明するための概略図である。 図８は、本発明の第４の実施の形態に係る半導体装置の設計方法を説明するための概略図である。 図９は、第４の実施の形態に係る配線禁止領域の位置決定方法を説明するための概略図である。 図１０は、本発明の実施の形態に係る半導体装置の設計方法を説明するための概略図である。 図１１は、本発明の実施の形態に係る半導体装置設計システムの構成を示すブロック図である。 図１２は、本発明の実施の形態に係る半導体装置の設計方法を示すフローチャートである。 図１３は、本発明の実施の形態に係る半導体装置の構造を示す平面図である。

符号の説明

１ 第１マクロセル
２ 第２マクロセル
１０ スプリット配線
１１ 束配線
２０ 通常配線
ＲＰ 配線禁止領域
３０ 半導体装置設計システム
３１ 記憶装置
３２ 演算処理装置
３３ 入力装置
３４ 表示装置
３５ 設計プログラム
４１ 配線幅データ
４２ 配線間隔データ
４３ 配線禁止領域位置データ
４４ ネットリスト
４５ レイアウトデータ

Claims (13)

1. コンピュータを利用した半導体装置の設計方法であって、
   （Ａ）同一の信号を伝達する複数の配線を並列に配線層に配置するステップと、
   （Ｂ）他の配線の配置を禁止する配線禁止領域を、前記配線層中の前記複数の配線間の隙間をカバーするように形成するステップと
   を有する
   半導体装置の設計方法。
2. 請求項１に記載の半導体装置の設計方法であって、
   更に、（Ｃ）前記他の配線を前記配線層に配置するステップを有する
   半導体装置の設計方法。
3. 請求項１又は２に記載の半導体装置の設計方法であって、
   前記複数の配線に関する配線幅及び配線間隔は、前記他の配線に関する配線幅及び配線間隔よりもそれぞれ大きい
   半導体装置の設計方法。
4. 請求項１乃至３のいずれかに記載の半導体装置の設計方法であって、
   前記（Ｂ）ステップにおいて、前記配線禁止領域は、前記隙間に加えて前記複数の配線のうち最も外側に位置する配線に隣接する領域もカバーするように形成される
   半導体装置の設計方法。
5. 請求項１乃至３のいずれかに記載の半導体装置の設計方法であって、
   前記（Ｂ）ステップにおいて、前記複数の配線の配線間隔と同じ幅を有する前記配線禁止領域が、前記複数の配線の各々の両側に接触するように形成される
   半導体装置の設計方法。
6. 請求項１乃至３のいずれかに記載の半導体装置の設計方法であって、
   前記（Ｂ）ステップにおいて、前記配線禁止領域は、前記隙間に加えて前記複数の配線の少なくとも一部をカバーするように形成される
   半導体装置の設計方法。
7. 請求項６に記載の半導体装置の設計方法であって、
   前記（Ｂ）ステップにおいて、前記複数の配線の全てをカバーする長方形状の１つの領域が、前記配線禁止領域として形成される
   半導体装置の設計方法。
8. コンピュータを利用した半導体装置の設計方法であって、
   （Ａ）同一の信号を伝達する複数の配線を並列に配線層に配置するステップと、
   （Ｂ）前記複数の配線の位置情報を用いることによって、前記複数の配線の位置と関連する前記配線層中の位置に、他の配線の配置を禁止する配線禁止領域を形成するステップと
   を有する
   半導体装置の設計方法。
9. 請求項８に記載の半導体装置の設計方法であって、
   前記（Ｂ）ステップにおいて、前記配線禁止領域は、前記配線層中の前記複数の配線間の隙間をカバーするように形成される
   半導体装置の設計方法。
10. 請求項８又は９に記載の半導体装置の設計方法であって、
    更に、（Ｃ）前記他の配線を前記配線層に配置するステップを有する
    半導体装置の設計方法。
11. 第１マクロセルと、
    第２マクロセルと、
    前記第１マクロセルと前記第２マクロセルとの間を接続し、同一の信号を伝達する複数の配線と
    を具備し、
    前記複数の配線が形成された配線層において、他の配線は、前記複数の配線の間に形成されていない
    半導体装置。
12. 請求項１１に記載の半導体装置であって、
    前記複数の配線に関する配線幅及び配線間隔は、前記他の配線に関する配線幅及び配線間隔よりもそれぞれ大きい
    半導体装置。
13. 請求項１１又は１２に記載の半導体装置であって、
    前記複数の配線は、同じ電源電位を供給する電源配線である
    半導体装置。

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