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JP4008629B2 - 半導体装置、その設計方法、及びその設計プログラムを格納したコンピュータ読み取り可能な記録媒体 - Google Patents

半導体装置、その設計方法、及びその設計プログラムを格納したコンピュータ読み取り可能な記録媒体 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置、その設計方法、及びその設計プログラムを格納したコンピュータ読み取り可能な記録媒体に係わり、特に、多層配線構造を有する半導体装置に関わる。さらに特に、配線層間を接続するヴィアコンタクトにカバレッジ配線を含ませることにより、金属配線の微細化及び集積度の向上を図った半導体装置の設計方法に関する。
【０００２】
【従来の技術】
近年、半導体集積回路において、微細加工技術は急速に進歩しており、半導体集積回路のパターン寸法が縮小されている。しかし、このパターン寸法の縮小により、パターン形状に現れる弊害要素が顕在化するようになってきている。
【０００３】
例えば、金属配線の微細化においては、マスクの精度を上げたとしても、リソグラフィ工程において、光近接効果により金属配線の終端で丸めが生じる。この丸めが生じた金属配線の終端において異なる配線層とヴィアコンタクトを介して接続する場合、ヴィアコンタクトとの接続面積が減ってしまうか、無くなってしまうために、金属配線とヴィアコンタクトとの接触抵抗が増大するか、信号線となる金属配線のオープン不良の可能性が出てくる。
【０００４】
図１１は、従来技術に係わる金属配線の設計パターンを示す平面図である。上層の金属配線（５３、５４）の終端でヴィアコンタクト（５１、５２）を介して下層の金属配線（５５、５６）と接続されている。図１２は、図１の設計図に従って製造された金属配線を示す平面図である。図１３は、図１２の設計グリッドＶ２に沿った断面図である。設計グリッドは、各層の金属配線同士が隣り合うことのできる最小の間隔を示す。図１２に示すように、金属配線（５３、５４）の製造工程（リソグラフィ工程）において、金属配線（５３、５４）の終端で丸めが生じてしまう。そして図１３に示すように、矢印に示す方向に金属配線（５３、５４）の終端が移動していき、ヴィアコンタクト（５１、５２）との接続面積が減少していく。図１３中における点線は設計図面上での配線の終端を示している。
【０００５】
そこで一般に、金属配線とヴィアコンタクトとの接続面積を増やすために、ＯＰＣ（Optical Proximity Correction）と呼ばれる、マスク描画データの作成段階でデータ補正を金属配線の終端に入れる方法が用いられる。その一つの方法としてヴィアコンタクトに対して全方向に金属配線のカバレッジを増やす補助パターンを付与する方法がある。図１４は、ヴィアコンタクトに対して金属配線のカバレッジを全方向に入れた補正パターン（５８、５９）を付与した設計パターンを示す。図３に示す設計パターンに従って金属配線を形成することで、金属配線の終端の丸めが解消され、ヴィアコンタクトとの接続面積を増やすことができる。
【０００６】
【課題が解決しようとする課題】
しかし、図１４に示す補正パターン（５８、５９）を付与する方法では、ヴィアコンタクト（５１、５２）があるところの上下の配線層の両方の金属配線の終端部が、全方向に対して広くなる。したがって、図１４に示すように、ヴィアコンタクト（５１、５２）を設計グリッドＨ２を空けて配置する必要が生じる。また、ヴィアコンタクト（５１、５２）に隣接する設計グリッド上に他の金属配線及び他のヴィアコンタクトを配置することもできなくなる。もしくは、設計グリッドの間隔を補正パターン（５８、５９）の分だけ広げることで上記問題点は解決する。しかし、いづれにしても補正パターン（５８、５９）により金属配線の集積度は落ちてしまう。
【０００７】
また、補正パターンを付与することで、設計パターンのデータ量が増加するため、マスク描画データの作製で時間がかかり、半導体集積回路の開発期間の短縮に大きな障害となっている。
【０００８】
本発明は上記問題点を解決するために成されたものであり、本発明の目的は、金属配線とヴィアコンタクトの接触不良が少なく、且つ、集積度の高い半導体装置及びその設計方法を提供することである。
【０００９】
本発明の他の目的は、開発期間を短くした半導体装置及びその設計方法を提供することである。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、本発明の態様によれば、ヴィアコンタクトと、終端においてヴィアコンタクトを介して接続されたＮ配線層及びＮ＋１配線層の主配線とを有する半導体装置において、主配線のそれぞれの配線方向に対して垂直な方向にのみ主配線の終端に続けてヴィアコンタクトから張り出して配置された、線幅が主配線と同じあるいは主配線より狭いカバレッジ配線をさらに有する半導体装置が提供される。
【００１１】
ここで、「ヴィアコンタクト」は、半導体装置の多層配線構造において、上下に隣接する金属配線層間を電気的に接続するために層間膜中に形成された導体プラグである。ヴィアコンタクトの平面形状は問わない。方形状、円形状あるいはその他の平面形状であっても構わない。また、「主配線」は、半導体装置においてチップ上の機能ブロックあるいは素子間を電気的に接続し、信号の伝達のために機能する金属配線である。さらに、「カバレッジ配線」は、「主配線」の終端に続けて配置されているので主配線に電気的に接続されているが、信号伝達の機能は有していない金属配線である。カバレッジ配線は、構成材料、製造方法、及び製造工程が主配線と同じであることが望ましい。カバレッジ配線は、ヴィアコンタクトの周辺のうち、主配線の配線方向に平行な方向にのみ配置されており、従来のようにヴィアコンタクト周辺全体にわたってカバレッジされた補正パターンとは異なるものである。また、カバレッジ配線の平面形状は問わない。方形状、円形状あるいはその他の形状であっても構わない。
【００１４】
本発明の態様によれば、主配線の配線方向に対して垂直な方向にのみ配線の終端に続けて配置された、線幅が主配線と同じあるいは狭いカバレッジ配線を設けることで、金属配線の終端において丸めが発生しても、その丸めはカバレッジ配線で発生し、主配線の終端においては発生を抑えることができるため、ヴィアコンタクトと主配線との接触不良あるいはオープン不良を防ぐことができる。
【００１５】
本発明の他の態様によれば、Ｎ＋１配線層とＮ配線層の主配線と、Ｎ＋１配線層とＮ配線層間を電気的に接続するＮ層ヴィアコンタクトのパターン情報を作成するステップと、自動配置ツールを用いて、機能ブロックあるいは素子をチップ上に配置するステップと、自動配線ツール及びパターン情報を用いて、Ｎ＋１配線層とＮ配線層の主配線と、Ｎ層ヴィアコンタクトを配置して、機能ブロックあるいは素子間を接続する金属配線を形成するステップとを有するＸ層配線構造からなる半導体装置の設計方法において、Ｎ層ヴィアコンタクトのパターン情報が、Ｎ層ヴィアコンタクトの上及びＮ＋１配線層の配線方向に対して０度方向及び１８０度方向にのみＮ層ヴィアコンタクトから張り出して配置された、線幅が主配線と同じあるいは主配線よりも狭いＮ＋１層カバレッジ領域と、Ｎ層ヴィアコンタクト下及びＮ配線層の配線方向に対して０度方向及び１８０度方向にのみＮ層ヴィアコンタクトから張り出して配置された、線幅が主配線と同じあるいは主配線よりも狭いＮ層カバレッジ領域とを含む半導体装置の設計方法が提供される。
【００１６】
ここで、「Ｎ」は、Ｘ層多層配線構造を有する半導体装置において、０≦Ｎ≦Ｘ−１の条件を満たす任意の自然数である。ただし、Ｎ＝０の場合、Ｎ配線層は基板を示し、Ｎ＋１配線層は第１の配線層を示す。
【００１７】
本発明の他の態様によれば、主配線の配線方向に対して０度及び１８０度方向にのみ配線の終端に続けて配置された、線幅が主配線と同じあるいは狭いカバレッジ領域をヴィアコンタクトに含ませることで、自動配線ツールにより形成された金属配線において、主配線が終端においてヴィアコンタクトと接続する場合に、金属配線の終端において丸めが発生しても、その丸めはカバレッジ配線で発生し、主配線の終端においては発生を抑えることができる。したがって、ヴィアコンタクトと主配線との接触不良あるいはオープン不良を防ぐことができる。また、ヴィアコンタクト周辺において主配線の線幅の広がりを抑えることができるため、ヴィアコンタクトに隣接する設計グリッドあるいはグリッド点上に、他の主配線あるいは他のヴィアコンタクトをデザインルールに違反することなく、配置することができる。したがって、金属配線及びヴィアコンタクトを高密度に配置することができ、集積度の高い金属配線のレイアウトを行うことができる。また、金属配線のレイアウト作業において、自動配線ツールにかけるヴィアコンタクトの情報に、カバレッジ領域を予め含ませることにより、マスク描画データの作成時にカバレッジ領域を補正パターンとして主配線に付与することがないので、設計パターンのデータ量が増加することなく、マスク描画データの作製で時間を短縮し、半導体装置の開発期間を短縮することができる。
【００１８】
本発明の他の態様によれば、Ｎ＋１配線層とＮ配線層の主配線と、Ｎ＋１配線層とＮ配線層間を電気的に接続するＮ層ヴィアコンタクトのパターン情報を作成するステップと、自動配置ツールを用いて、機能ブロックあるいは素子をチップ上に配置するステップと、自動配線ツール及びパターン情報を用いて、Ｎ＋１配線層とＮ配線層の主配線と、Ｎ層ヴィアコンタクトを配置して、機能ブロックあるいは素子間を接続する金属配線を形成するステップとを有するＸ層配線構造からなる半導体装置の設計方法において、Ｎ層ヴィアコンタクトのパターン情報が、Ｎ層ヴィアコンタクトの上及びＮ＋１配線層の配線方向に対して９０度方向及び２７０度方向にのみＮ層ヴィアコンタクトから張り出して配置された、線幅が主配線と同じあるいは主配線よりも狭いＮ＋１層カバレッジ領域と、Ｎ層ヴィアコンタクト下及びＮ配線層の配線方向に対して９０度方向及び２７０度方向にのみＮ層ヴィアコンタクトから張り出して配置された、線幅が主配線と同じあるいは主配線よりも狭いＮ層カバレッジ領域とを含む半導体装置の設計方法が提供される。
【００１９】
本発明の他の態様によれば、主配線の配線方向に対して９０度及び２７０度方向にのみ配線の終端に続けて配置された、線幅が主配線と同じあるいは狭いカバレッジ領域をヴィアコンタクトに含ませることで、自動配線ツールにより形成された金属配線において、主配線が終端においてヴィアコンタクトと接続する場合に、金属配線の終端において丸めが発生しても、その丸めはカバレッジ配線で発生し、主配線の終端においては発生を抑えることができる。したがって、ヴィアコンタクトと主配線との接触不良あるいはオープン不良を防ぐことができる。また、金属配線のレイアウト作業において、自動配線ツールにかけるヴィアコンタクトの情報に、カバレッジ領域を予め含ませることにより、マスク描画データの作成時にカバレッジ領域を補正パターンとして主配線に付与することがないので、設計パターンのデータ量が増加することなく、マスク描画データの作製で時間を短縮し、半導体装置の開発期間を短縮することができる。
【００２０】
本発明の他の態様によれば、Ｎ＋１配線層とＮ配線層の主配線と、Ｎ＋１配線層とＮ配線層間を電気的に接続するＮ層ヴィアコンタクトのパターン情報を作成するステップと、自動配置ツールを用いて、機能ブロックあるいは素子をチップ上に配置するステップと、自動配線ツール及びパターン情報を用いて、Ｎ＋１配線層とＮ配線層の主配線と、Ｎ層ヴィアコンタクトを配置して、機能ブロックあるいは素子間を接続する金属配線を形成するステップとを有するＸ層配線構造からなる半導体装置の設計プログラムにおいて、Ｎ層ヴィアコンタクトのパターン情報が、Ｎ層ヴィアコンタクトの上及びＮ＋１配線層の配線方向に対して０度方向及び１８０度方向にのみＮ層ヴィアコンタクトから張り出して配置された、線幅が主配線と同じあるいは主配線よりも狭いＮ＋１層カバレッジ領域と、Ｎ層ヴィアコンタクト下及びＮ配線層の配線方向に対して０度方向及び１８０度方向にのみＮ層ヴィアコンタクトから張り出して配置された、線幅が主配線と同じあるいは主配線よりも狭いＮ層カバレッジ領域とを含む半導体装置の設計プログラムを格納したコンピュータ読み取り可能な記録媒体が提供される。
【００２１】
本発明の他の態様によれば、Ｎ＋１配線層とＮ配線層の主配線と、Ｎ＋１配線層とＮ配線層間を電気的に接続するＮ層ヴィアコンタクトのパターン情報を作成するステップと、自動配置ツールを用いて、機能ブロックあるいは素子をチップ上に配置するステップと、自動配線ツールを用いて、Ｎ＋１配線層とＮ配線層の主配線と、Ｎ層ヴィアコンタクトを配置して、機能ブロックあるいは素子間を接続する金属配線を形成するステップとを有するＸ層配線構造からなる半導体装置の設計プログラムにおいて、Ｎ層ヴィアコンタクトのパターン情報が、Ｎ層ヴィアコンタクトの上及びＮ＋１配線層の配線方向に対して９０度方向及び２７０度方向にのみＮ層ヴィアコンタクトから張り出して配置された、線幅が主配線と同じあるいは主配線よりも狭いＮ＋１層カバレッジ領域と、Ｎ層ヴィアコンタクト下及びＮ配線層の配線方向に対して９０度方向及び２７０度方向にのみＮ層ヴィアコンタクトから張り出して配置された、線幅が主配線と同じあるいは主配線よりも狭いＮ層カバレッジ領域とを含む半導体装置の設計プログラムを格納したコンピュータ読み取り可能な記録媒体が提供される。
【００２２】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。図面の記載において従来技術と類似な部分には類似な符号を付している。図１は、本発明の第１の実施の形態に係わる半導体装置の金属配線を示す。
【００２３】
（第１の実施の形態）
図１に示すように、本発明の第１の実施の形態に係わる半導体装置は、ヴィアコンタクト（１、２）と、終端においてヴィアコンタクト（１、２）に接続する主配線（３〜６）とを有する半導体装置において、主配線（３〜６）の配線方向に対して平行な方向にのみ主配線（３〜６）の終端に続けてヴィアコンタクト（１、２）から張り出して配置された、線幅が主配線（３〜６）と同じあるいは主配線（３〜６）より狭いカバレッジ配線（７〜１０）を有している。
【００２４】
ヴィアコンタクト（１、２）は、半導体装置の多層配線構造において、上下に隣接する金属配線層間を電気的に接続するために層間膜中に形成された導体プラグである。図１に示すように、第１の実施の形態においてヴィアコンタクトは、第１のヴィアコンタクト１と、第２のヴィアコンタクト２からなる。第１及び第２のヴィアコンタクト（１、２）は、設計グリッド上に配置されている。設計グリッドは、各層の金属配線同士が隣り合うことのできる最小の間隔を示し、図１では、垂直方向の設計グリッド（Ｖ１〜Ｖ４）及び水平方向の設計グリッド（Ｈ１〜Ｈ４）が格子状に配列されている。垂直方向の設計グリッドと水平方向の設計グリッドの交差する点をグリッド点と定義すると、第１のヴィアコンタクト１は、グリッド点（Ｖ２−Ｈ３）の上に配置され、第２のヴィアコンタクト２は、グリッド点（Ｖ２−Ｈ１）の上に配置されている。また、第１の実施の形態においては、第１及び第２のヴィアコンタクトの口径が主配線（３〜６）の線幅と同じである場合について述べるが、本発明はヴィアコンタクトの口径が、主配線の線幅よりも狭い場合についても適用可能である。さらに図面中では、簡略的に方形状の平面形状で記載されているが、円形あるいはその他の平面形状であっても構わない。
【００２５】
主配線（３〜６）は、半導体装置においてチップ上の機能ブロックあるいは素子間を電気的に接続し、信号の伝達のために機能する金属配線である。図１に示すように、第１の実施の形態において主配線（３〜６）は、第１のＮ層ヴィアコンタクト１にＮ＋１配線層において接続する第１のＮ＋１層主配線３と、Ｎ配線層において接続する第１のＮ層主配線５と、第２のＮ層ヴィアコンタクト２にＮ＋１配線層において接続する第２のＮ＋１層主配線４と、Ｎ配線層において接続する第２のＮ層主配線６とからなる。総ての主配線（３〜６）は終端においてＮ層ヴィアコンタクト（１、２）に接続されている。また、総ての主配線（３〜６）は設計グリッド上に配置されている。なお、第１の実施の形態において、Ｎは、Ｘ層多層配線構造を有する半導体装置において、０≦Ｎ≦Ｘ−１の条件を満たす任意の自然数である。ただし、Ｎ＝０の場合、Ｎ配線層は基板を示し、Ｎ＋１配線層は第１の配線層を示す。また、Ｎ配線層とＮ＋１配線層を接続するヴィアコンタクトをＮ層ヴィアコンタクト（１、２）と定義する。
【００２６】
カバレッジ配線（７〜１０）は、金属配線の終端に丸めが生じても、その丸めがカバレッジ配線内のみで生じさせるための金属配線である。主配線（３〜６）の終端に続けて配置されているため、主配線（３〜６）に電気的に接続されているが、信号伝達の機能は有していない。また、カバレッジ配線（７〜１０）は、構成材料、製造方法、及び製造工程が主配線（３〜６）と同じであることが望ましい。カバレッジ配線（７〜１０）は、ヴィアコンタクト（１、２）の周辺のうち、主配線（３〜６）の配線方向に平行な方向にのみ配置されており、従来のようにヴィアコンタクト周辺全体にわたってカバレッジする補正パターンとは異なるものである。また、図１においてカバレッジ配線（７〜１０）の平面形状を方形状に記載しているが、この形状に限られるわけではない。円形あるいはその他の形状であっても構わない。
【００２７】
また、カバレッジ配線（７〜１０）は、図１に示すように、第１の実施の形態において、第１のＮ＋１層主配線３の終端に続けて配置された第１のＮ＋１層カバレッジ配線８と、第２のＮ＋１層主配線４の終端に続けて配置された第２のＮ＋１層カバレッジ配線１０と、第１のＮ層主配線５の終端に続けて配置された第１のＮ層カバレッジ配線７と、第２のＮ層主配線６の終端に続けて接続された第２のＮ層カバレッジ配線９とからなる。図１においては、Ｎ層ヴィアコンタクト（１、２）に接続する主配線（３〜６）の終端を総てＮ層ヴィアコンタクト（１、２）上に配置したが、本発明は、総ての主配線の終端がＮ層ヴィアコンタクト（１、２）上に配置される場合に限定されるわけではない。図１中の４つの主配線（３〜６）には、主配線の途中にヴィアコンタクトが形成されているものも含まれていても構わない。途中にヴィアコンタクトが形成されている主配線にはカバレッジ配線は配置されない。
【００２８】
図２は、図１の設計グリッドＶ２に沿った断面図である。図２に示すように、第１のＮ層ヴィアコンタクト１の上に、第１のＮ＋１層主配線３の終端が配置され、第１のＮ層ヴィアコンタクト１の下に、第１のＮ層主配線５が配置されている。同様に、第２のＮ層ヴィアコンタクト２の上に、第２のＮ＋１層主配線４の終端が配置され、第２のＮ層ヴィアコンタクト２の下に、第２のＮ層主配線６が配置されている。図２は、Ｎ＋１配線層の配線方向に沿った切断面であるため、第１のＮ＋１層主配線３の終端に続けて第１のＮ＋１層カバレッジ配線８が第１のＮ層ヴィアコンタクト１から張り出して配置されている。同様に、第２のＮ＋１層主配線４の終端に続けて第２のＮ＋１層カバレッジ配線１０が第２のＮ層ヴィアコンタクト２から張り出して配置されている。
【００２９】
図３（ａ）は、図１の設計グリッドＨ３に沿った断面図である。また、図３（ｂ）は、図２のＨ１グリッドに沿った断面図である。図３（ａ）及び図３（ｂ）はＮ配線層の配線方向に沿った断面であるため、第１のＮ層ヴィアコンタクト１の下に配置された第１のＮ層主配線５の終端に続けて第１のＮ層カバレッジ配線７が第１のＮ層ヴィアコンタクト１から張り出して配置されている。また、第２のＮ層ヴィアコンタクト２の下に配置された第２のＮ層主配線６の終端に続けて第２のＮ層カバレッジ配線９が第２のＮ層ヴィアコンタクト２から張り出して配置されている。
【００３０】
次に、上記の半導体装置の設計方法について説明する。
【００３１】
（１）まず、ステップＳ１において、通常のＬＳＩの自動配置ツールを用いて、ＬＳＩを構成する機能ブロックあるいは素子をデザインルールに違反することなく、チップ上にコンパクトに配置する。この時、各機能ブロックなどを電気的に接続する金属配線を配置するための所定の配線スペースが各機能ブロックなどの間に確保されている。
【００３２】
（２）次に、ステップＳ２において、通常の自動配線ツールを用いて、所定の配線スペース上に、Ｎ＋１配線層及びＮ配線層の主配線及びＮ＋１配線層とＮ配線層間を電気的に接続するＮ層ヴィアコンタクトを配置して、各機能ブロックなどを接続する金属配線、また入力信号及び出力信号を入出力パッドに送るための配線パターンを形成する。
【００３３】
ここで、通常のＬＳＩの金属配線は、予め配線方向が各配線層ごとに垂直方向あるいは水平方向のいずれかに決まって配線される。つまり、配線層が決まればその配線層に形成される金属配線の配線方向は自動的に決まることになる。したがって、自動配線ツールを用いて配置するＮ層ヴィアコンタクトは、Ｎ＋１配線層とＮ配線層間を接続するヴィアコンタクトであるため、接続される主配線の配線方向も自動的に決まる。そこで、ステップＳ２において、Ｎ層ヴィアコンタクトに、接続されるＮ配線層及びＮ＋１配線層の主配線の配線方向に平行な方向にカバレッジ領域を予め含ませておくことにより、図１に示したようなカバレッジ配線を含んだ金属配線を自動配線ツールにより作成することができる。
【００３４】
図４は、本発明に係わる半導体装置の設計方法により作成された金属配線の平面パターンを示す。図４に示すように、Ｎ＋１配線層とＮ配線層間を接続するＮ層ヴィアコンタクト（１、２）は、Ｎ層ヴィアコンタクト（１、２）上及びＮ＋１配線層の配線方向に対して０度方向及び１８０度方向にのみＮ層ヴィアコンタクト（１、２）から張り出して配置された、線幅が主配線（３、４）と同じあるいは主配線（３、４）よりも狭いＮ＋１層カバレッジ領域（１２、１４）と、Ｎ層ヴィアコンタクト（１、２）下及びＮ配線層の配線方向に対して０度方向及び１８０度方向にのみＮ層ヴィアコンタクト（１、２）から張り出して配置された、線幅が主配線（５、６）と同じあるいは主配線（３、４）よりも狭いＮ層カバレッジ領域（１１、１３）を含んでいる。
【００３５】
第１の実施の形態においては、Ｎ層ヴィアコンタクトは、第１のＮ層ヴィアコンタクト１と、第２のＮ層ヴィアコンタクト２とからなる。第１のＮ層ヴィアコンタクト１の上には、第１のＮ＋１層カバレッジ領域１２がＮ＋１配線層の配線方向に張り出して配置され、第１のＮ層ヴィアコンタクト１の下には、第１のＮ層カバレッジ領域１１がＮ配線層の配線方向に張り出して配置されている。同様に、第２のＮ層ヴィアコンタクト２の上には、第２のＮ＋１層カバレッジ領域１４がＮ＋１配線層の配線方向に張り出して配置され、第２のＮ層ヴィアコンタクト２の下には、第２のＮ層カバレッジ領域１３がＮ配線層の配線方向に張り出して配置されている。また、第１のＮ＋１層主配線３及び第１のＮ層主配線５がその終端において第１のＮ層ヴィアコンタクト１にそれぞれ接続しており、第２のＮ＋１層主配線４及び第２のＮ層主配線６がその終端において第２のＮ層ヴィアコンタクト２にそれぞれ接続している。
【００３６】
図５は図４の設計グリッドＶ２に沿った断面図である。図５に示すように、第１のＮ層ヴィアコンタクト１の上に第１のＮ＋１層カバレッジ領域１２が配置され、第１のＮ層ヴィアコンタクト１の下に第１のＮ層カバレッジ領域１１が配置されている。同様に、第２のＮ層ヴィアコンタクト２の上に第２のＮ＋１層カバレッジ領域１４が配置され、第２のＮ層ヴィアコンタクト２の下に第２のＮ層カバレッジ領域１３が配置されている。Ｎ＋１配線層の配線方向の沿った断面図である図５においては、第１及び第２のＮ＋１層カバレッジ領域（１２、１４）が第１及び第２のＮ層ヴィアコンタクト（１、２）の両側に張り出して形成されているが、第１及び第２のＮ層カバレッジ領域（１１、１３）は張り出して形成れていない。また、第１のＮ＋１層カバレッジ領域１２の右側の張り出した部分は第１のＮ＋１層主配線３と重なり、第２のＮ＋１層カバレッジ領域１４の左側の張り出した部分は第２のＮ＋１層主配線４と重なっている。したがって、Ｎ＋１配線層の配線構造は、結果的に図２に示したものと同じになる。
【００３７】
図６（ａ）は、図４の設計グリッドＨ３に沿った断面図である。また、図６（ｂ）は、図４のＨ１グリッドに沿った断面図である。図６（ａ）に示すように、第１のＮ層ヴィアコンタクト１の下に第１のＮ層カバレッジ領域１１が配置され、第１のＮ層ヴィアコンタクト１の上に第１のＮ＋１層カバレッジ領域１２が配置されている。また、図６（ｂ）に示すように、第２のＮ層ヴィアコンタクト２の下に第２のＮ層カバレッジ領域１３が配置され、第２のＮ層ヴィアコンタクト２の上に第２のＮ＋１層カバレッジ領域１４が配置されている。図６（ａ）及び図６（ｂ）は、Ｎ配線層の配線方向に沿った断面図であるため、第１及び第２のＮ層カバレッジ領域（１１、１３）は第１及び第２のＮ層ヴィアコンタクトの両側に張り出して形成されているが、第１の及び第２のＮ＋１層カバレッジ領域（１２、１４）は張り出して形成されていない。また、第１のＮ層カバレッジ領域１１の左側の張り出した部分は第１のＮ層主配線と重なり、第２のＮ層カバレッジ領域１３の右側の張り出した部分は第２のＮ層主配線６と重なっている。したがって、Ｎ配線層の配線構造は、結果的に図３（ａ）及び図３（ｂ）に示したものと同じになる。
【００３８】
この半導体装置の設計方法を実行するためのプログラムは、コンピュータ読み取り可能な記録媒体に保存しておいてもよい。この記録媒体をコンピュータシステムによって読み込ませ、このプログラムを実行して、第１の実施の形態に係わる半導体装置の設計方法を実現することもできる。ここで、記録媒体とは、例えば半導体メモリ、磁気ディスク、光ディスク、光磁気ディスク、磁気テープなどのプログラムを記録することが可能な種々の媒体である。
【００３９】
図７は、これらの記録媒体に記録されたプログラムを読み取り、そこに記述された手順に従って、一連の設計方法を実現するコンピュータシステム８０の概観を示す鳥瞰図である。コンピュータシステム８０の本体前面には、フロッピーディスクドライブ８１、およびＣＤ−ＲＯＭドライブ８２が設けられており、磁気ディスクとしてのフロッピーディスク８３、または光ディスクとしてのＣＤ−ＲＯＭ８４を各ドライブ入り口から挿入し、所定の読み出し操作を行うことにより、これらの記録媒体に格納されたプログラムをシステム内にインストールすることができる。また、所定のドライブ装置８７を接続することにより、例えばゲームパックなどに使用されている半導体メモリとしてのＲＯＭ８５や、磁気テープとしてのカセットテープ８６を用いることもできる。
【００４０】
第１の実施の形態によれば、Ｎ＋１層及びＮ層カバレッジ配線（７〜１０）あるいはＮ＋１層及びＮ層カバレッジ領域（１１〜１４）がそれぞれＮ＋１層主配線（３、４）及びＮ層主配線（５、６）の終端に続いて配置され、Ｎ層ヴィアコンタクト（１、２）よりも張り出して形成されているため、金属配線の終端に丸めが生じてもＮ＋１層及びＮ層カバレッジ領域（１１〜１４）で丸めが生じるため、Ｎ＋１層主配線（３、４）及びＮ層主配線（５、６）の終端で発生する丸めを抑えることができる。
【００４１】
また、Ｎ＋１層カバレッジ配線（８、１０）あるいはＮ＋１層カバレッジ領域（１２、１４）は、設計グリッドＨ２側に向かってＮ層ヴィアコンタクト（１、２）より張り出して形成されているため、第１のＮ層主配線５と第２のＮ層主配線６は、設計グリッドＨ２を空けて、設計グリッドＨ１及び設計グリッドＨ３の上にそれぞれ配置する必要がある。しかし、第１及び第２のＮ層主配線（５、６）の線幅は第１及び第２のＮ層ヴィアコンタクト（１、２）上においても広がりがないため、このグリッドＨ２には他のＮ層主配線を通すことができる。同様に設計グリッドＨ４にも、他の第Ｎ層主配線を通すことができる。
【００４２】
さらに、第１及び第２のＮ＋１層主配線（３、４）の線幅は第１及び第２のＮ層ヴィアコンタクト（１、２）上においても広がりがないため、第１及び第２のＮ＋１層主配線（３、４）が配置された設計グリッドＶ２に隣接する設計グリッド（Ｖ１、Ｖ３）に、他のＮ＋１層主配線を通すことができる。
【００４３】
さらに、カバレッジ配線（７〜１０）あるいはカバレッジ領域（１１、１４）がＮ層ヴィアコンタクトから張り出して配置されているので、３つのグリッド点（Ｖ１−Ｈ１、Ｖ２−Ｈ２、Ｖ３−Ｈ３）に他のＮ層ヴィアコンタクトを配置することができない。しかし、ヴィアコンタクトのカバレッジは配線方向のみであるため、Ｎ層ヴィアコンタクト（１、２）が配置されたグリッド点（Ｖ２−Ｈ１、Ｖ２−Ｈ３）の斜め隣りのグリッド点（Ｖ１−Ｈ２、Ｖ３−Ｈ２、Ｖ１−Ｈ４、Ｖ３−Ｈ４）に他のヴィアコンタクトを配置することができる。
【００４４】
このように、主配線の配線方向に対して平行な方向にのみ配線の終端に続けて配置された、線幅が主配線と同じあるいは狭いカバレッジ配線を設けることで、金属配線の終端において丸めが発生しても、その丸めはカバレッジ配線で発生し、主配線の終端においては発生を抑えることができるため、ヴィアコンタクトと主配線との接触不良あるいはオープン不良を防ぐことができる。また、ヴィアコンタクト周辺において主配線の線幅の広がりを抑えることができるため、ヴィアコンタクトに隣接する設計グリッドあるいはグリッド点上に、他の主配線あるいは他のヴィアコンタクトをデザインルールに違反することなく、配置することができる。したがって、金属配線及びヴィアコンタクトを高密度に配置することができ、集積度の高い金属配線のレイアウトを行うことができる。また、金属配線のレイアウト作業において、自動配線ツールにかけるヴィアコンタクトの情報に、カバレッジ領域を予め含ませることにより、マスク描画データ作成時にカバレッジ領域を補正パターンとして主配線に付与することがないので、設計パターンのデータ量が増加することなく、マスク描画データの作製で時間を短縮し、半導体装置の開発期間を短縮することができる。
【００４５】
（第２の実施の形態）
本発明の第１の実施に形態においては、カバレッジ配線あるいはカバレッジ領域は主配線の配線方向に対して平行な方向にのみ配置した場合について述べたが、主配線の配線方向に対して垂直な方向にのみカバレッジを配置しても構わない。図８は本発明の第２の実施の形態に係わる半導体装置の金属配線を示す平面図である。
【００４６】
図８に示すように、本発明の第２の実施の形態に係わる半導体装置は、ヴィアコンタクト（１、２）と、終端においてヴィアコンタクト（１、２）に接続する主配線（３〜６）とを有する半導体装置において、主配線（３〜６）の配線方向に対して垂直な方向にのみ主配線（３〜６）の終端に続けてヴィアコンタクト（１、２）から張り出して配置された、線幅が主配線（３〜６）と同じあるいは主配線（３〜６）より狭いカバレッジ配線（１５〜１８）を有している。
【００４７】
第２の実施の形態において、ヴィアコンタクト（１、２）は、第１のＮ層ヴィアコンタクト１及び第２のＮ層ヴィアコンタクト２とからなり、主配線（３〜６）は、第１及び第２のＮ＋１層主配線（３、４）及び第１及び第２のＮ層主配線（５、６）とからなる。ヴィアコンタクト（１、２）及び主配線（３〜６）については第１の実施の形態と同じものを用いているため、説明を省略する。
【００４８】
また、カバレッジ配線（１５〜１８）は、第１のＮ＋１層主配線３の終端に続けて配置された第１のＮ＋１層カバレッジ配線１６と、第２のＮ＋１層主配線４の終端に続けて配置された第２のＮ＋１層カバレッジ配線１８と、第１のＮ層主配線５の終端に続けて配置された第１のＮ層カバレッジ配線１５と、第２のＮ層主配線６の終端に続けて接続された第２のＮ層カバレッジ配線１７とからなる。図８においては、Ｎ層ヴィアコンタクト（１、２）に接続する主配線（３〜６）の終端を総てＮ層ヴィアコンタクト（１、２）上に配置したが、本発明は、総ての主配線の終端がＮ層ヴィアコンタクト（１、２）上に配置される場合に限定されるわけではない。図８中の４つの主配線（３〜６）には、主配線の途中にヴィアコンタクトが形成されているものも含まれていても構わない。主配線（３〜６）の途中でヴィアコンタクト（１、２）が形成されている場合に、主配線（３〜６）の配線方向に垂直な方向にヴィアコンタクト（１、２）から張り出してカバレッジ配線（１５〜１８）を形成しても構わない。また、図８においてカバレッジ配線（１５〜１８）の平面形状を方形状に記載しているが、この形状に限られるわけではない。円形あるいはその他の形状であっても構わない。
【００４９】
図９は、図８の設計グリッドＶ２に沿った断面図である。図９に示すように、第１のＮ層ヴィアコンタクト１の上に、第１のＮ＋１層主配線３の終端が配置され、第１のＮ層ヴィアコンタクト１の下に、第１のＮ層主配線５が配置されている。同様に、第２のＮ層ヴィアコンタクト２の上に、第２のＮ＋１層主配線４の終端が配置され、第２のＮ層ヴィアコンタクト２の下に、第２のＮ層主配線６が配置されている。設計グリッドＶ２は、Ｎ配線層の配線方向に対して垂直な方向の設計グリッドであり、同時にＮ層主配線（５、６）の終端が配置されたヴィアコンタクト（１、２）上の設計グリッドである。したがって、第１のＮ層主配線５の終端に続けて第１のＮ層カバレッジ配線１５が第１のＮ層ヴィアコンタクト１から張り出して配置されている。同様に、第２のＮ層主配線６の終端に続けて第２のＮ層カバレッジ配線１７が第２のＮ層ヴィアコンタクト２から張り出して配置されている。
【００５０】
図１０（ａ）は、図８の設計グリッドＨ３に沿った断面図である。また、図１０（ｂ）は、図８の設計グリッドＨ１に沿った断面図である。設計グリッドＨ１は、Ｎ＋１配線層の配線方向に対して垂直な方向の設計グリッドであり、同時に第１のＮ＋１層主配線３の終端が配置された第１のＮ層ヴィアコンタクト１上の設計グリッドである。したがって、第１のＮ＋１層主配線３の終端に続けて第１のＮ＋１層カバレッジ配線１６が第１のＮ層ヴィアコンタクト１から張り出して配置されている。同様に、設計グリッドＨ１は、Ｎ＋１配線層の配線方向に対して垂直な方向の設計グリッドであり、同時に第２の第１のＮ＋１層主配線４の終端が配置された第２のＮ層ヴィアコンタクト２上の設計グリッドである。したがって、第２のＮ＋１層主配線４の終端に続けて第２のＮ＋１層カバレッジ配線１８が第２のＮ層ヴィアコンタクト２から張り出して配置されている。
【００５１】
また、第２の実施の形態においても、第１の実施の形態と同様に、Ｎ層ヴィアコンタクト（１、２）の情報に、接続される金属配線の配線方向に垂直な方向にカバレッジ領域を予め含ませておくことにより、図８に示したようなカバレッジ配線（１５〜１８）を含んだ金属配線を有する半導体装置を自動配線ツールにより設計することができる。つまり、図８に示すように、第２の実施の形態に係わる半導体装置の設計方法において、Ｎ＋１配線層とＮ配線層間を接続するＮ層ヴィアコンタクト（１、２）は、Ｎ層ヴィアコンタクト（１、２）上及びＮ＋１配線層の配線方向に対して９０度方向及び２７０度方向にのみＮ層ヴィアコンタクト（１、２）から張り出して配置された、線幅が主配線（３、４）と同じあるいは主配線（３、４）よりも狭いＮ＋１層カバレッジ領域（１６、１８）と、Ｎ層ヴィアコンタクト（１、２）下及びＮ配線層の配線方向に対して９０度方向及び２７０度方向にのみＮ層ヴィアコンタクト（１、２）から張り出して配置された、線幅が主配線（５、６）と同じあるいは主配線（３、４）よりも狭いＮ層カバレッジ領域（１５、１７）を含んでいる。ここで、第２の実施の形態においては、カバレッジ領域とはカバレッジ配線と同義である。
【００５２】
また、第２の実施の形態に係わる半導体装置の設計方法を実行するためのプログラムは、第１の実施の形態と同様に、コンピュータ読み取り可能な記録媒体に保存しておいてもよい。この記録媒体をコンピュータシステムによって読み込ませ、このプログラムを実行して、第２の実施の形態に係わる半導体装置の設計方法を実現することができる。また、これらの記録媒体に記録されたプログラムを読み取り、そこに記述された手順に従って、一連の設計方法を実現するコンピュータシステムについても、図７に示したものを使用することができる。
【００５３】
第２の実施の形態によれば、第１の実施の形態と同様に、Ｎ＋１層及びＮ層カバレッジ配線（１５〜１８）がそれぞれＮ＋１層主配線（３、４）及びＮ層主配線（５、６）の終端に続いて配置され、Ｎ層ヴィアコンタクト（１、２）よりも張り出して形成されているため、金属配線の終端に丸めが生じても、Ｎ＋１層及びＮ層カバレッジ領域（１５〜１８）で丸めが生じるため、Ｎ＋１層主配線（３、４）及びＮ層主配線（５、６）の終端で発生する丸めを抑えることができる。したがって、ヴィアコンタクトと主配線との接触不良あるいはオープン不良を抑えることができる。また、金属配線のレイアウト作業において、自動配線ツールにかけるヴィアコンタクトの情報に、カバレッジ領域を予め含ませることにより、マスク描画データ作成時にカバレッジ領域を補正パターンとして主配線に付与することがないので、設計パターンのデータ量が増加することなく、マスク描画データの作製で時間を短縮し、半導体装置の開発期間を短縮することができる。
【００５４】
【発明の効果】
以上説明したように本発明によれば、金属配線とヴィアコンタクトの接触不良が少なく、且つ、集積度の高い半導体装置、その設計方法、及びその設計プログラムを格納したコンピュータ読み取り可能な記録媒体を提供することができる。
【００５５】
また本発明によれば、開発期間を短くした半導体装置、その設計方法、及びその設計プログラムを格納したコンピュータ読み取り可能な記録媒体を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係わる半導体装置の金属配線を示す平面図である。
【図２】図１の設計グリッドＶ２に沿った断面図である。
【図３】図３（ａ）は、図１の設計グリッドＨ３に沿った断面図であり、図３（ｂ）は、図１の設計グリッドＨ１に沿った断面図である。
【図４】本発明の第１の実施の形態に係わる半導体装置の設計方法を示す平面図である。
【図５】図４の設計グリッドＶ２に沿った断面図である。
【図６】図６（ａ）は、図４の設計グリッドＨ３に沿った断面図であり、図６（ｂ）は、図４の設計グリッドＨ１に沿った断面図である。
【図７】本発明の第１の実施の形態に係わる半導体装置の設計方法を実現するコンピュータシステムの概観を示す鳥瞰図である。
【図８】本発明の第２の実施の形態に係わる半導体装置の金属配線を示す平面図である。
【図９】図８の設計グリッドＶ２に沿った断面図である。
【図１０】図１０（ａ）は、図８の設計グリッドＨ３に沿った断面図であり、図１０（ｂ）は、図８の設計グリッドＨ１に沿った断面図である。
【図１１】従来技術に係わる金属配線の設計パターンを示す平面図である。
【図１２】図１１に従って製造された金属配線パターンを示す平面図である。
【図１３】図１２の設計グリッドＶ２に沿った断面図である。
【図１４】ヴィアコンタクト周辺全体にカバレッジが形成された金属配線を示す平面図である。
【符号の説明】
１ 第１のＮ層ヴィアコンタクト
２ 第２のＮ層ヴィアコンタクト
３ 第１のＮ＋１層主配線
４ 第２のＮ＋１層主配線
５ 第１のＮ層主配線
６ 第２のＮ層主配線
７、１５ 第１のＮ層カバレッジ配線
８、１６ 第１のＮ＋１層カバレッジ配線
９、１７ 第２のＮ層カバレッジ配線
１０、１８ 第２のＮ＋１層カバレッジ配線
１１ 第１のＮ層カバレッジ領域
１２ 第１のＮ＋１層カバレッジ領域
１３ 第２のＮ層カバレッジ領域
１４ 第２のＮ＋１層カバレッジ領域

Claims (5)

  1. ヴィアコンタクトと、終端において前記ヴィアコンタクトを介して接続されたＮ配線層及びＮ＋１配線層の主配線とを有する半導体装置において、
    前記主配線のそれぞれの配線方向に対して垂直な方向にのみ該主配線の終端に続けて前記ヴィアコンタクトから張り出して配置された、線幅が該主配線と同じあるいは該主配線より狭いカバレッジ配線をさらに有することを特徴とする半導体装置。
  2. Ｎ＋１配線層とＮ配線層の主配線と、該Ｎ＋１配線層と該Ｎ配線層間を電気的に接続するＮ層ヴィアコンタクトのパターン情報を作成するステップと、
    自動配置ツールを用いて、機能ブロックあるいは素子をチップ上に配置するステップと、
    自動配線ツール及び前記パターン情報を用いて、前記Ｎ＋１配線層とＮ配線層の主配線と、前記Ｎ層ヴィアコンタクトを配置して、前記機能ブロックあるいは素子間を接続する金属配線を形成するステップと
    を有するＸ層配線構造からなる半導体装置の設計方法において、
    前記Ｎ層ヴィアコンタクトのパターン情報が、
    前記Ｎ層ヴィアコンタクトの上及び前記Ｎ＋１配線層の配線方向に対して０度方向及び１８０度方向にのみ該Ｎ層ヴィアコンタクトから張り出して配置された、線幅が前記主配線と同じあるいは該主配線よりも狭いＮ＋１層カバレッジ領域と、
    前記Ｎ層ヴィアコンタクト下及び前記Ｎ配線層の配線方向に対して０度方向及び１８０度方向にのみ該Ｎ層ヴィアコンタクトから張り出して配置された、線幅が前記主配線と同じあるいは該主配線よりも狭いＮ層カバレッジ領域と
    を含むことを特徴とする半導体装置の設計方法。
  3. Ｎ＋１配線層とＮ配線層の主配線と、該Ｎ＋１配線層と該Ｎ配線層間を電気的に接続するＮ層ヴィアコンタクトのパターン情報を作成するステップと、
    自動配置ツールを用いて、機能ブロックあるいは素子をチップ上に配置するステップと、
    自動配線ツール及び前記パターン情報を用いて、前記Ｎ＋１配線層とＮ配線層の主配線と、前記Ｎ層ヴィアコンタクトを配置して、前記機能ブロックあるいは素子間を接続する金属配線を形成するステップと
    を有するＸ層配線構造からなる半導体装置の設計方法において、
    前記Ｎ層ヴィアコンタクトのパターン情報が、
    前記Ｎ層ヴィアコンタクトの上及び前記Ｎ＋１配線層の配線方向に対して９０度方向及び２７０度方向にのみ該Ｎ層ヴィアコンタクトから張り出して配置された、線幅が前記主配線と同じあるいは該主配線よりも狭いＮ＋１層カバレッジ領域と、
    前記Ｎ層ヴィアコンタクト下及び前記Ｎ配線層の配線方向に対して９０度方向及び２７０度方向にのみ該Ｎ層ヴィアコンタクトから張り出して配置された、線幅が前記主配線と同じあるいは該主配線よりも狭いＮ層カバレッジ領域と
    を含むことを特徴とする半導体装置の設計方法。
  4. Ｎ＋１配線層とＮ配線層の主配線と、該Ｎ＋１配線層と該Ｎ配線層間を電気的に接続するＮ層ヴィアコンタクトのパターン情報を作成するステップと、
    自動配置ツールを用いて、機能ブロックあるいは素子をチップ上に配置するステップと、
    自動配線ツール及び前記パターン情報を用いて、前記Ｎ＋１配線層とＮ配線層の主配線と、前記Ｎ層ヴィアコンタクトを配置して、前記機能ブロックあるいは素子間を接続する金属配線を形成するステップと
    を有するＸ層配線構造からなる半導体装置の設計プログラムにおいて、
    前記Ｎ層ヴィアコンタクトのパターン情報が、
    前記Ｎ層ヴィアコンタクトの上及び前記Ｎ＋１配線層の配線方向に対して０度方向及び１８０度方向にのみ該Ｎ層ヴィアコンタクトから張り出して配置された、線幅が前記主配線と同じあるいは該主配線よりも狭いＮ＋１層カバレッジ領域と、
    前記Ｎ層ヴィアコンタクト下及び前記Ｎ配線層の配線方向に対して０度方向及び１８０度方向にのみ該Ｎ層ヴィアコンタクトから張り出して配置された、線幅が前記主配線と同じあるいは該主配線よりも狭いＮ層カバレッジ領域と
    を含むことを特徴とする半導体装置の設計プログラムを格納したコンピュータ読み取り可能な記録媒体。
  5. Ｎ＋１配線層とＮ配線層の主配線と、該Ｎ＋１配線層と該Ｎ配線層間を電気的に接続するＮ層ヴィアコンタクトのパターン情報を作成するステップと、
    自動配置ツールを用いて、機能ブロックあるいは素子をチップ上に配置するステップと、
    自動配線ツールを用いて、前記Ｎ＋１配線層とＮ配線層の主配線と、前記Ｎ層ヴィアコンタクトを配置して、前記機能ブロックあるいは素子間を接続する金属配線を形成するステップと
    を有するＸ層配線構造からなる半導体装置の設計プログラムにおいて、
    前記Ｎ層ヴィアコンタクトのパターン情報が、
    前記Ｎ層ヴィアコンタクトの上及び前記Ｎ＋１配線層の配線方向に対して９０度方向及び２７０度方向にのみ該Ｎ層ヴィアコンタクトから張り出して配置された、線幅が前記主配線と同じあるいは該主配線よりも狭いＮ＋１層カバレッジ領域と、
    前記Ｎ層ヴィアコンタクト下及び前記Ｎ配線層の配線方向に対して９０度方向及び２７０度方向にのみ該Ｎ層ヴィアコンタクトから張り出して配置された、線幅が前記主配線と同じあるいは該主配線よりも狭いＮ層カバレッジ領域と
    を含むことを特徴とする半導体装置の設計プログラムを格納したコンピュータ読み取り可能な記録媒体。
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