JPH0485933A - 半導体集積回路装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置技術に関し、特に、半導
体集積回路装置の配線技術に関するものである。

〔従来の技術〕

半導体集積回路装置の配線技術については、例えばＴｅ
ｃｈｎｉｃａｌ　Ｄｉｇｅｓ！　ｏｆ　ＩＥＤＭ（ユｎ
ｌｅ＋ｎａｌ　１ｏｎａＥｌｅｃｔｒｏｎ　Ｄｅｖｉｃ
ｅｓ　Ｍｅｅｔｉｎｇ）１９８３．　ＰＰ、５４２−５
４５に記載がある。

従来の配線構造を第１図に示す。第１図において、縦方
向に延在する一点鎖線は、配線１のチャネル方向を示す
中心線ＣＬ、である。互いに並行に延在する中心線ＣＬ
、、ＣＬ、の間隔りは、チャネル間隔を示す。また、そ
の中心線ＣＬ、に直交する方向に延在する一点鎖線は、
配線１の上層配線（図示せず）のチャネル方向を示す中
心線ＣＬ２である。中心線ＣＬ、と中心線ＣＬ２との交
点には、配線１とその上層配線とを接続するスルーホー
ル部２が配置されている。配線］において、スルーホー
ル部２には、ドックボーン部１ａが形成されている。ド
ックボーン部１ａは、マスク合わせずれに起因するスル
ーホール部２の目はずれを防止するため、配線１の他の
配線部分１ｂよりも幅広となっており、大体正方形で形
成されている。

このような配線構造を設計するには、まず、互いに隣接
する配線１．１の最小間隔および配線１の最小線幅を決
定する。最小間隔は、ドックボン部１ａが他の配線部分
１ｂよりも幅広なので、ドックボーン部１ａと、それに
隣接する配線部分１ｂとの間隔ｄ、によって決定する。

また、最小線幅は、ドックボーン部１ａ、ｌａに挾まれ
た配線部分１ｂの幅ｄ２によって決定する。

そして、従来は、配線の線幅の設定に際して、ドックボ
ーン部１ａ、ｌａに挾まれた配線部分ｌｂ、のみの幅ｄ
２を最小線幅に設定するのではなく、レイアウトの容易
さやレイアウトの効率上、配線１においてドックボーン
部１ａ、ｌａに挾まれない配線部分１ｂも最小線幅に設
定していた。

このような配線構造を備える半導体集積回路装置として
、ゲートアレイ方式を採用する半導体集積回路装置が知
られている。このゲートアレイ方式を採用する半導体集
積回路装置は行列上に規則的に配列されたヘーシックセ
ル（基本セル）内及びベーシックセル間を複数層の配線
で結線している。この種のマスクスライス方式を採用す
る半導体集積回路装置は結線パターンを変更するだけで
種々の論理回路を構成することができるので、短期間内
にに多品種のものを開発することができる特徴がある。

ゲートアレイ方式を採用する半導体集積回路装置に施す
結線はコンピュータを使用した自動配置システム（ＤＡ
：Ｄｅｓｉｇｎ　Ａｕｔｏｍａｔｉｏｎ）で形成されて
いる。

なお、この種のゲートアレイ方式を採用する半導体集積
回路装置については、例えば、ｌ５ＳＣＣＤＩＧＥＳＴ
　　ＴＥＣＨＮＩＣＡＬ　　ＰＡＰＥＲ５，Ｐ、７２−
７３：Ｆｅ６．．１９８８に記載されている。

〔発明が解決しようとする課題〕

レイアウトの容易さから配線においてドックボーン部に
挾まれない部分も最小線幅に設定する上記従来の技術に
おいては、ドックボーン部に挾まれない配線部分の幅が
必要以上に細くなっており、配線の信頼性が著しく低下
している問題があることを本発明者は見出した。

すなわち、配線の信頼度は、〔断線発生重代微細配線の
出現率×下地段差の出現率〕の式によって決定される。

従来の配線構造においては、チャネル間隔の狭小化やそ
れに基づく最小線幅の微細化に伴って、半導体集積回路
装置全体における微細配線の出現率および微細配線が下
地段差部の上方に位置する確率が高くなるため、例えば
エレクトロマイグレーション（以下、ＥＭという）不良
やストレスマイグレーション（以下、ＳＭという）不良
、あるいは配線抵抗の増加といった問題が発生し易い。

また、ゲートアレイ方式を採用する半導体集積回路装置
においては特に高集積化に伴うゲート数の増大により、
配線間隔及び配線幅が微細化する傾向にある。これに伴
ない、上記従来の技術を用いた自動配置配線システムで
結線パターンを形成する場合、配線抵抗や配線遅延の要
請から、結線の自由度が低下し、論理回路の実装効率が
低下するといった問題が発生し易い。

本発明は上記課題に着目してなされたものであり、その
目的は、半導体集積回路装置に形成された配線の信頼性
を向上させる二とのできる技術を提供することにある。

本発明の他の目的は、配線レイアウトの容易さを損なう
ことなく、半導体集積回路装置に形成された配線の信頼
性を向上させることのできる技術を提供することにある
。

本発明の他の目的は、配線レイアウトの容易さを損なう
ことなく、回路の実装効率を向上することが可能な技術
を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、明
細書の記述および添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、舅、下のとおりである。

（１）積層配線を有する半導体集積回路装置において、
異なった配線層間を接続する接続孔部にドックボーン部
を有する配線を、ドックボーン部の隅部を面取りした配
線構造で構成する。

また、同一配線層に形成された互いに隣接する配線にお
いて、ドックボーン部に隣接する配線部分を、トンクホ
ーン部から離間する方向に窪ませて、その配線部分の幅
のみを配線の他の部分の幅よりも細く構成する。

（２）前述した（１）の半導体集積回路装置を自動配線
配置システムを用いて製造する際、自動配線レイアウト
設計の段階は、ドックボーン部に隣接する配線部分のみ
ドックボーン部から離間する方向に窪ませる情報を備え
た接続孔部用エレメントセルを、接続孔部に配置する段
階を備えている。

〔作用〕

上述した手段（Ｌ）によれば、ドックボーン部を除く全
ての配線部分の幅を最小線幅に設定していた従来の配線
構造よりも、微細配線の出現率および微細配線が下地段
差の上方に位置する確率を大幅に低くすることができる
ため、例えば配線ＯＥＭ耐性やＳＭｔ性を向上させ、さ
らには配線抵抗を低下させることができ、配線の信頼性
を向上することができる。

また、ドックホーン部の隅部と、それに斜方向こ対向す
る配線部分或はドックボーン部の隅部との間隔が短くな
るため生じる露光、現像工程の際の解像不良を防止する
ことができるので、配線の信頼性を向上することができ
るとともに、該ドックボーン部間の間隔を縮少できるの
で、配線間隔を短くし、回路の実装効率を向上すること
ができる。

上述した手段（２）によれば、手段（１）に記載の半導
体集積回路装置を製造する際、自動配線レイアウト設計
の段階で、例えばドックボーン部間にはさまれた配線部
分のみが最小線幅となるように配線パターンを設計でき
るため、配線レイアウトの容易さを損なうことなく、配
線の信頼性を向上させかつ、回路の実装効率を向上させ
ることが可能となる。

以下、本発明の構成について、ゲートアレイ方式を採用
する半導体集積回路装置に本発明を適用した一実施例と
ともに説明する。

なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。

〔発明の実施例〕

（実施例１） 第２図は本発明の一実施例である半導体集積回路装置の
平面図であり、半導体集積回路装置１０は、多層配線構
造を有する複合ゲートアレイである。

例えば単結晶シリコンからなる半導体チップ（半導体基
板）１２の中央部の論理回路形成領域１２ａには、論理
回路ブロック１３が複数配置されている。論理回路ブロ
ック１３は、信号の高速化や低消費電力化等の観点から
Ｂｉ−ＣＭＯ３（Ｂｉｐｏｌａｒ−Ｃｏｍｐｌｅｍｅｎ
ｔａｒｙ　ＭＯＳ）回路によって構成されている。

論理回路形成領域１２ａの両側には、メモリ回路ブロッ
ク１４が、例えば２列４段ずつ配置されている。各メモ
リ回路ブロック１４には、例えばスタティックＲＡＭが
形成されている。そして、各メモリ回路ブロック１４の
周囲には、Ｘデコーダ回路１５ａやＹデコーダ回路１５
ｂ等の周辺回路ブロックが配置されている。

また、半導体チップ１２において、図の左右両端側には
、入出力回路ブロック１６が複数配置されている。入出
力回路ブロック１６は、論理回路ブロック１３と同様、
例えばＢｉ−ＣＭＯ５回路によって構成されている。論
理回路形成領域１２ａ内には、図示しないヘーシツクセ
ルが行列状に形成されている。ヘーシソクセル内及びベ
ーシックセル間を結線することでインバータ回路、ＮＡ
ＮＤ回路、ＮＯＲ回路、フリップフロップ回路等の論理
素子が構成され、論理素子間を結線することで論理回路
が構成されている。

また、この論理素子はマクロセルとして、また各マクロ
セルごとにｌ＼−シックセル内結線パターン、デイレイ
パラメータ、シンボル図等の情報が後述する自動配置配
線システムに登録されている。

このように、論理回路ブロック１３は、ＢＩＣＭＯ３で
構成されたヘーシノクセルで構成されている。Ｂｉ−Ｃ
ＭＯ３で構成されたヘージソクセルについては、例えば
、ｌ５ＳＣＣＤＴＧＥＳＴ　　ＯＦ　　ＴＥＣＨＮＩＣ
ＡＬ　　ＰＡＰＥＲ３゜Ｐ、１１６−１１７．Ｆｅ６．
．１９８９に記載されている。

本実施例の半導体集積回路装置１０においては、例えば
半導体チップ１２に配置された回路ブロックを構成する
配線が、第３図Ａ、Ｂに示す構造となっている。

第３図Ａ、Ｂの縦方向（例えばＸ方向）に延在する一点
鎖線は、第１配線層に形成された配線１７のチャネル方
向を示す中心線ＣＬ、である。

また、中心線ＣＬ、の延在する方向に対して直交する方
向（例えばＹ方向）に延在する一点鎖線は、第２配線層
に形成された配線１９のチャネル方向を示す中心線ＣＬ
２である。

なお、第３図Ｂは、第３図Ａにおける第１配線層のみを
示している。また、第２配線層は第１配線層上に図示し
なしい層間絶縁膜を介して形成されそれぞれの層内の配
線間はスルーホール１８を通して接続される。

第３図Ｂに示されるように、配線１７において、異層配
線間を接続するスルーホール（接続孔部）１８の配置さ
れる部分には、目はずれ防止のためのドックボーン部１
７ａが形成されているとともに、互いに隣接する配線１
７．１７において、方の配線１７のドックボーン部１７
ａに隣接する他方の配線１７の一部がドックボーン部１
７ａから離間する方向に窪んでおり、その配線部分から
１７ｂ（隣接する両側の配線のドックボーン部１７ａに
はさまれた部分）の輻ｄ、のみが、配線１７の他の配線
部分１７ｃの幅ｄ２よりも細くなっている。

言い換えると、従来、最小線幅の配線部分１７ｂの幅ｄ
１に合わせて必要以上に細くしていた配線部分１７ｃの
幅ｄ２が、最小線幅の配線部分１７ｂよりも広くなって
いる。但し、この場合、配線部分１．７　ｃの幅ｄ２は
、互いに隣接する配線部分１７ｃ、１７ｃの間隔ｄ４が
次の範囲となるようこ定義されている。すなわち、〔ド
ックボーン部１７ａと配線部分１７ｂとの間隔ｄ３〕≦
［配線部分１７ｃ、１７ｃの間隔ｄ４　］　＜　（配線
部分１７ｃ、１７ｂの間隔ｄ５］。

このように本実施例の配線１７においては、最小線幅の
配線部分１７ｂは、配線１７の全体のごく一部にすぎな
いので、配線１７においてドックボーン部１７ａを除く
全ての部分を最小線幅に設定していた配線構造の場合よ
りも、最小線幅の配線部分１７ｂの出現率および最小線
幅の配線部分１７ｂが下地段差部の上方に位置する確率
が大幅に低くなる。このため、配線１７は、例えばＥＭ
不良、ＳＭ不良、並びに配線抵抗の増加が抑制される構
造なっている。

第３図Ａに示すように、本実施例では、配線１９も配線
１７と同じ配線構造を有しており、また、第２配線層の
配線１つのチャネル開隔りは、第１配線層の配線１７の
チャネル間隔りと等しくなるように構成されている。

配線部分１７ｂの幅ｄ、は、例えば１６〜１８μｍ程度
である。配線部分１７ｃ、１９ｃの幅ｄ２は、例えば２
．５〜２．７μｍ程度である。また、ドックボーン部１
７ａ、１９ａとそれこ隣接する配線部分１７ｂ、１９ｄ
との間隔ｄ３は、互いに隣接する配線１７，１７；１９
，１９の最小間隔であり、例えば１．０〜１．１μｍ程
度である。なお、配線１７．１９は、例えばアルミニウ
ム（ＡＱ）−５ｉ−銅（Ｃｕ）合金からなる。

上記したスルーホール１８は、例えば第１配線層と第２
配線層とを接続する部分であり、中心線ＣＬ、と中心線
ＣＬ２との交点に配置されている。

スルーホール１８において、中心線ＣＬＩに直交する方
向の幅ｄ６は、例えば１，２μｍ程度である。

また、ドックボーン部１７ａ（こおいて、目はずれ防止
のための余裕幅ｄ７は、例えば０．６〜０９μｍ程度で
ある。

なお、目はずれ防止用の余裕幅ｄ７を減じて、スルーホ
ール１８を大きくしてもかまわない。

互いに並行に延在する中心線ＣＬ、、ＣＬ２の間隔は、
第１配線層の配線１７のチャネル間隔りを示しており、
例えば３０μｍ程度である。そして、チャネル間隔りは
、例えば次の式によって決定される。

Ｄ＝ｄ６／２＋ｄ７＋ｄ３＋ｄ、／２ 第３図Ｂに示すように、ドックボーン部１７ａの隅部２
０は、面取りされている。つまり、ドックボーン部１７
ａは、正方形の形状のコーナである隅部が面取りされた
、大体式角形状の形をしている。

そして、その面取りされた隅部２０に対して斜方向に対
向する配線部分１７ｃの隅部２２も面取りされている。

これは、仮にドックボーン部１７ａの隅部２ｏおよびそ
れに同層でかつ対向する配線部分１７ｃの隅部２２を、
面取りしないでそのまま残しておくと、その隅部２０と
隅部２２との間隔が最小の間隔ｄ３よりも狭くなり、露
光、現像工程の際に解像不良が発生しやすいため、それ
を防止するためである。第３図Ｃを用いてさらに具体的
に説明する。Ｆｉｇ、　３　Ｃには、主に第２配線層の
配線１９Ａ、Ｂ、Ｃを示している。配線１９Ａ、Ｂ、Ｃ
，Ｄにおいて、点線２０ａはドックボーン部１９ａの隅
部を面取りしないでそのまま残した場合のドックボーン
部１９ａの隅部の位置を示している。また、点２２ａは
、ドックボーン部１９ａの隅部２０に対して斜方向に対
向する配線部分１９ｃの隅部を面取りしないでそのまま
残した場合の隅部の位置を示している。二点鎖線は、第
１配線層の配線１７Ａを示している。

ドックボーン部１９ａの隅部２０および同層でかつ対向
する配線部分１９ｃの隅部２２を面取りしないでそのま
ま残しておくと、その隅部２０ａと隅部２０ａとの間隔
（１１２、隅部２０ａと隅部２２ａとの間隔ｄ１４のそ
れぞれが最小の間隔ｄ３よりも狭くなるため、露光、現
像工程の際に解像不良が発生しやすくなり、配線の信頼
性が低下する。また、隅部２０ａと隅部２０ａとの間隔
ｄ１２を間隔ｄ３と同じ長さ或はそれ以上に設定すると
、第２配線層の配線１９のチャネル間隔り或は第１配線
層の配線１７のチャネル間隔りを拡げる必要があるため
、配線の本数が低下し、論理回路の実装効率低下する。

また、配線１９Ｂのドックボーン部１９ａに隣接する配
線１９ｃの一部で、ドックボーン部１９Ｃから離間する
方向に窪んでいる部分の長さＱ。

を長くすることで、隅部２０ａと隅部２２ａとの開の間
隔（ｈ４を拡げる場合、配線幅の細い配線部１９ｄが第
１配線層の配線１７Ａ上に来て、配線部１９ｄが、第１
配線層による段差部にかかる部分が増大する。この下地
段差部上の配線幅の細い配線部分１９ｄの面積が増える
とＥＭ不良、ＳＭ不良が起りやすくなり配線の信頼性が
低下する。

このように、ドックボーン部１７ａ、１９ａの隅部２０
は面取りされており、隅部２０と対向する配線の隅部２
０との間の間隔ｄ＋６を最少の間隔ｄ３よりも大きくな
るよう構成している。これよリ、解像不良を防止するこ
とができ、配線の信頼性を向上することができる。また
、第１配線層及び第２配線層のチャネル間隔りを縮小す
ることができるため、配線の本数を増大し、論理回路の
実装効率を向上することができる。

また、ドックボーン部１７ａ、１９ａの隅部２０に対し
て斜方向に対向する配線部分１７ｃ。

１９ｃの隅部２２も面取りされており、隅部２０と隅部
２２との間の間隔ｄ９を最少の間隔ｄ３よりも大きくな
るように構成している。これより、解像不良を防止する
ことができるとともに、配線幅の細い配線部分が下地段
差部の上方に位置する確率を低減することができ、配線
の信頼性を向上することができる。

なお、正方形の形状のドックボーン部を有する配線構造
については、例えば、１９８２年３月２４日に公開され
た特開昭５７−５０４４８号公報がある。斜方向の目は
ずれ防止のだめの余裕幅ｄ３は、例えば０８７μｍ程度
であり、間隔ｄ３は、例えば１．１３μｍ程度である。

なお、斜方向の目はずれ防止のだめの余裕幅ｄ８は、目
はずれ防止の余裕幅ｒ３７９上、つまりｄ８≧ｄ７であ
れば良い。

次に、前述の半導体集積回路装置の形成方法について、
第４図Ａ、Ｂ、第５図Ａ−Ｃおよび第６図Ａ−Ｄを用い
て簡単に説明する。

第４図Ａ（プロセスフロー）に示すように、まず、半導
体集積回路装置１０に搭載する論理構成（機能）を設計
し、論理回路を作成する〈４０〉。

次に、論理回路に基づき、コンピュータを使用する自動
配置配線システム（ＤＡ）で論理回路の配置及び結線を
自動的に行なう　〈４１゜〉自動配置配線システムにお
いては、初めに、論理回路に基づき、自動配置配線シス
テムで扱える結線情報（ＮＥＴ　　ＦＩＬＥ）としてこ
の結線情報を自動配置配線システムに入力する＜４１１
＞。

次に、自動配置配線システムのベースデータ＜４１５＞
に記憶された仮想的に表現される半導体集積回路装置（
ベースチップ）上に自動配置配線システムに入力された
結線情報に基づき、設計された論理回路の自動配置を行
う　＜４１２＞。論理回路の自動配置は、自動配置配線
システムに記憶されているマクロセル（論理素子）＜４
１６）をベーシックセルパターンに沿って自動的に配置
することにより行われる。　＜４１５＞は、半導体集積
回路装置（ベースチップ）上にベーシックセルパターン
が配列された情報である。

次に、結線情報に基づき、自動的に配置された論理回路
間を自動的に結線し、論理回路情報を完成させる。　＜
４１３＞。

この自動配線レイアウト設計段階＜４１３＞には、前述
の配ＩＩＡ構造を形成するため、後述する第４図Ｂに示
す機能〈５０〉が備えられている。

次に、自動配置配線システムで完成された論理回路情報
は、この自動配置配線システムにおいてデザインルール
に基づきマスク作成用データに変換される＜４１４＞。

結線情報を入力する段階＜４１１＞からこのマスク作成
用データに変換する段階＜４１４＞までは自動配置配線
システムで自動的に処理されている。

吹に、マスク作成用データに基づき、エレクトロンビー
ム（ＥＢ）描画装置で結線用マスクを形成するく４２〉
。

次に、結線用マスクを使用し、デバイスプロセスを施す
く４３〉ことによって、所定の論理構成（回路）を有す
る半導体集積回路装置が実質的に完成する〈４４〉。

次に、自動配線レイアウト設計段階によって作成された
配線データから、例えば実際の配線用マスクの配線パタ
ーンデータを自動的に作成する場合について説明する。

前述の配線構造を形成するため、自動配置配線システム
には第４図Ｂに示す機能〈５０〉が備えられている。

第４図Ｂに示すように、まず、結線情報に基づき配線経
路を自動的に作成するく５１〉。

第５図Ａは、マクロセルが配置された後の自動配線レイ
アウト設計の際のレイアウト平面の一部を示している。

Ａ−Ｓ−Ｄは、マクロセルの端子を示している。

配線経路作成段階〈５１〉では、例えば迷路法や線分探
索経路法あるいはチャネル配線法等の経路探索法によっ
て端子Ａ、Ｂ問および端子Ｃ，Ｄ間の経路探索を行い、
第５図Ｂに示すように、端子Ａ、Ｂ間を結線する配線経
路６０および端子Ｃ１Ｄ間を結線する配線経路６２を自
動的に作成する。

次に、第１配線層と第２配線層とを接続する部分には、
スルーホールセル・ライブラリ　〈５４）から次のよう
な情報を備えるスルーホールセル（接続孔部用エレメン
トセル）ＴＥ０１を取り出して配置するく５２〉。すな
わち、スルーホールセルＴＨ，２は、ドックボーン部１
７ａ、１９ａを形成する情報と、そのドックボーン部１
７ａ、１９ａに隣接する異電位の配線の一部をドックボ
ーン部１７ａ、１９ａから離間する方向に窪ませる情報
とを備えている。なお、スルーホールセルＴＨの添字は
配線層を示している。

次に、配線パターンデータく５３〉を作成する。

自動配置配線システムでは配線パターンデータ作成段階
（５３）に以下に示す機能＋５１１１．　＋５１２）が
備えられている。

まず、第５図Ｃに示すように、作成された配線経路６０
．６２を配線層毎に配線データに分散する。

なお、第５図Ｃには、説明を簡単にするため、第１配線
層の配線経路６０．６２のみを示す。そして、その配線
データを第６図Ａ、Ｂに示すような幅及び大きさを持つ
図形データに自動的に変換する＜５１１＞。

第６図Ａには、配線経路６０．６２　（第５図Ｃ）の配
線データに基づいて作成された長方形の配線パターン６
０ｃ、６２ｃのみを示す。配線パターン６０　ｃ、　　
６２　ｃのパターン間隔は、例えば上記した配線１７，
１７の最少の間隔ｄ３同等とする。

また、パターン幅は、例えば配線部分１７ｃの幅ｄ２と
同等とする。

第６図Ｂには、スルーホールセルＴＨ，□の図形データ
を示す。スルーホールセルＴＨ，２の図形データの中央
部には、スルーホール部１８を形成するための情報を備
える領域１８ａが座標で設定されている。その領域１８
ａの外周には、ドックボン部１７ａを形成するための情
報を備える例えば入角形状の領域１７ａ１が座標で設定
されている。さらに、その領域１７ａ、の外周には、ド
ックボーン部１７ａに隣接する異電位の配線の一部をド
ックボーン部１７ａから離間する方向に窪ませるための
情報を備える領域６４が座標で設定されている。領域６
４には、ドックボーン部１７ａと隣接されない異電位の
配線が領域６４と重なった場合に、その重なった配線部
分を削り取るように定義されている。この領域６４の幅
ｄ１８は、例えば最少の間隔ｄ３と同等とする。

次いで、第６図Ｃに示すように、第６図Ａ、　Ｂの図形
データを合成する＜５１２＞。すると、配線パターン６
０ｃにおいて領域１７ａ１に隣接する部分が、領域１７
ａ、と配線パターン６２ｃとの間隔が最小の間隔ｄ３と
なるように削り取られる。但し、領域１７ａ、と接続さ
れる同電位の配線パターン６０及び隣接する配線パター
ンに接続している領域１７ａ１には、領域６４の定義は
適用されない。なお、第６図Ｃにおける斜線は、領域６
４と配線パターン６２ｃとが重なった部分を示し、配線
パターン６２ｃが削り取られる部分を示す。

これにより、第６図りに示すように、互いに隣接する配
線１７．１７において、ドックボーン部１７ａに隣接す
る配線１７の一部に、ドックボーン部１７ａから離間す
る方向に窪みが形成され、ドックボーン部１７ａにはさ
まれた配線部分１７ｂのみが最小線幅となるような配線
パターンデータを作成する。

この後、自動配置配線システムにおいてデザインルール
に基づきマスク作成用データに変換される　＜４１４＞
　　。

なお、このようにして作成された配線パターンデータは
、例えばウェハ直接描画装置用の配線パターンデータと
しても使用可能である。

このように、自動配置配線システムで形成されるマスク
スライス方式を採用する半導体集積回路装置の形成方法
において、結線情報に基づいて配線パターン６０ｃ、６
２ｃを配置する段階＜５１１＋、接続部にドックボーン
部１７ａ１に隣接する配線パターン６２ｃの一部を窪ま
せる情報を備えたスルーホールセルＴＨ，□を配置する
段階＋５１２＋、とを備えている。

このように本実施例によれば、以下の効果を得ることが
可能となる。

（ａ）配線層と層間絶縁膜膜が交互に重ねられた多層配
線層を有する半導体集積回路装置において、異なった配
線層間を接続する接続孔部１８にドックボーン部１７ａ
、１９ａを有する配線であって、ドックボーン部１７ａ
、１９ａの隅部２０は面取りした形状（入角形状）で構
成しているので、解像不良を防止して配線の信頼性を向
上することができるとともに、Ｘ一方向（ＣＬ、一方向
）及びＹ方向（ＣＬ２一方向）のチャネル間隔りを低減
でき論理回路の実効効率を向上することができる。

（ｂ）上記（ａ）において、互いに隣接する配線１７．
１’９において、ドックボーン部１７ａ。

１９ａに隣接する配線１７．１９の一部をそのドックボ
ーン部１７ａ、１９ａから離間する方向に窪ませて、隣
接する配線のドックボーン部にはさまれた配線部分１７
ｂの幅ｄ１のみを最小線幅に設定し、他の配線部分１７
ｃ、１９ｄの幅ｄ２゜ｄｌｏそれぞれを最小線幅より幅
広としたことにより、最小線幅の配線部分１７ｂは、配
線１７の全体のごく一部にすぎないので、配線１７にお
いてドックボーン部１７ａを除く全ての部分を最小線幅
に設定していた配線構造よりも、最小線幅の配線部分１
７ｂの出現率および最小線幅の配線部分１７ｂが下地段
差部の上方に位置する確率を大幅に低くすることができ
る。

また、ドックボーン部１９ａの隅部２０と同層でかつ対
向する配線部分１９ｃの隅部２２を面ウリしているので
、解像不良を防止できるとともに、細い配線幅ｄ１ｏの
配線部分１９ｃ］か、下層配線１７Ａによる下地段差部
の上方に位置する確率を低減することができる。

（ｃ）上記（６）により、配線１７の電流密度を下げる
ことができるため、配線１７のＥＭｉｆｌ性を向上させ
ることが可能となる。

また、配線１７．．１９の幅広領域を増加し、配線１７
．１９にバンブー粒界が形成され難くなるため、配線１
７．１９の３Ｍ耐性を向上させることが可能となる。ま
た、配線抵抗を下げることが可能となる。

（ｄ）上記（ａ）〜（ｃ）により、配線１７．１９の信
頼性を大幅に向上させることが可能となり、信頼性の高
い半導体集積回路装置１を得ることが可能となる。

（ｅ）自動配線レイアウト設計の段階（４１２＞で、異
層配線間を接続するスルーホール部１８に、ドックボー
ン部１７ａに隣接する配線の一部分を窪ませる情報を備
えるスルーホールセルＴＨ，□を配置する＜５１２＞　
ことによって、ドックボーン部１７ａに隣接する配線部
分１７ｂの幅ｄ１のみが最小線幅となるような配線パタ
ーンデータを作成することができるため、その作成時間
が短時間で済む。

また、ドックボーン部１７ａに隣接する配線部分］、　
７　ｂの幅ｄ、のみが最小線幅となるような配線パター
ンデータを作成することができるため、配線レイアウト
の容易さを損なうことなく、配線１７．１９の信頼性及
び論理回路の実装効率を向上させることが可能となる。

〔実施例２〕 本実施例２は、前記実施例１とは半導体集積回路装置の
形成方法が異なる本発明の第２実施例である。

本実施例の半導体集積回路装置の形成方法は、実施例１
において自動配線レイアウト設計段階＜４１３＞に備え
られている機能〈５０〉に代わり、第７図に示す機能く
７０〉が備えられている。

第７図に示すように、まず、実施例１と同様にして結線
情報に基づき配線経路を自動的に作成する〈７１〉。配
線経路作成段階〈７１〉では、第８図Ａに示すような、
配線経路８０．８２を作成した後、第８図Ｂに示すよう
に作成された配線経路８０．８２を配線層毎に分離し、
レイアウト情報として保持する。

第８図Ｂには、説明を簡単にするため、第１配線層の配
線経路８０ｃ、８２ｃのみを示す。

ここで各配線層の配線経路８０ｃ、８２ｃは、配線幅情
報と、第１配線層と第２配線層とを接続する部分８４に
スルーホールセルを配置するための配置位置情報とを備
えている。

次に、レイアウト情報に基づいて、各配線層の配線経路
８０ｃ、８２ｃを第８図Ｃに示すような幅および大きさ
を持つ図形データ（配線パターン）に自動的に変換する
〈７２〉。第８図Ｃには、配線経路８０ｃ、８２ｃのレ
イアウト情報に基づいて作成された長方形状の配線パタ
ーン１７ｂ、及びドックボーン部１７ａを形成するため
の座標情報を備える八角形状の領域１７ａ１が示されて
いる。配線パターン１７ｂ、の配線幅は、例えば上記し
た最小線幅の配線部分１７ｂに幅ｄ　１と同等とする。

この図形データは配線パターンデータＡとして保持され
る。

次に、レイアウト情報に基づいて、各配線層の配線経路
８０ｃ、８２ｃを第８図りに示すような幅および大きさ
を持つ図形データ（配線パターン１７ｃ、）に自動的に
変換する〈７３〉。

第８図りには、配線経路８０ｃ、８２ｃのレイアウト情
報に基づいて作成された長方形状の配線パターン１７ｃ
、を示す。

配線パターン１７ｃ１は、長方形状の配線パターン１７
ｂ１の外周に位置する斜線領域で示す長方形状のふくら
み部９０であり、このふくらみ部９０は、配線パターン
１７ｂ　１にこのふくらみ部９０付加する情報と、ドッ
クボーン部１７ａ１から離間する方向に窪ませるだめの
座標情報とを備えている。

この配線パターン１７ｃ１のパターン間隔Ｄ１は、例え
ば上記した配線１７．１７の最小の間隔ｄ３　と同等と
する。また、パターン幅Ｄ２は、例えば配線部分１７ｃ
の幅ｄ２と同等とする。

この図形データは配線パターンデータＢとして保持され
る。

次に、第８図Ｅに示すように、配線パターン１７ｃ１の
スルーホールセル配置位置に、スルーホールセル、ライ
ブラリ　く７６〉から次のような情報を備えるスルーホ
ールセルＴ　ＨＨ２“　（接続孔用エレメントセル）Ｔ
ＨＩ□′を取り出して配置する〈７４〉。

スルーホールセルＴＨ，２’の図形データの中央部には
、スルーホール部１８を形成するための情報を備える領
域１８ａが座標で設定されている。

その領域１８ａの外周には、ドックボーン部１７ａに隣
接する配線の一部をドックボーン部１７ａから離間する
方向に窪ませるための情報を備える領域９２が座標で設
定されている。領域９２には、ふくらみ部９０と重なっ
た場合に、その重なった配線部分を削り取るように定義
されている、第８図Ｅにおいて、斜線領域は領域９２と
ふくらみ部９０とが重なった配線部分を示し、ふくらみ
部９０が削り取られる部分を示す。これにより、第８図
Ｆに示すふくらみ部９０′の形状を有する配線パターン
１７ｃ１”が配線パターンデータＣとして保持される。

次に、第８図Ｇに示すように、第８図Ｃ，Ｆの図形デー
タを合成し、配線パターンデータ１７゜を作成するく７
５〉。これにより、互いに隣接する配線１７，１７にお
いて、ドックボーン部１７ａに隣接する配線の一部にド
ックボーン部１７ａから離間する方向に窪みが形成され
、ドックボーン部１７ａにはさまれた配線部分１７ｂが
最小線幅となるような配線パターンデータを作成する。

この後、実施例１と同様に自動配置配線システムにおい
て、デザインルールに基づきマスク作成用データに変換
される＜４１４＞。

このように、自動配置配線システムで形成されるマスク
スライス方式に採用する半導体集積回路装置の形成方法
において、結線情報に基づいて第１配線パターン１７ｂ
１．１７ａ１を作成する段階〈７２ン、配線パターン１
７ｂ、にふくらみ部９゜を付加する情報を備えた配線パ
ターン１７ｃ１を作成する段階（７３＞、　　ドックボ
ーン部１７ａ１に隣接する配線パターン１７ｃ１の一部
を削り取る情報を備えたスルーホールセルＴＨＩ２’を
、配線パターン＋７　ｃ　４に配置し、配線パターン１
７ｃ。

を作成する段階（７４＞、配線パターン１７ｂ、。

１７ａ１に配線パターン１７ｃｌ’　を合成し、配線パ
ターンデータ１７“を作成する段階く７５〉とを備えて
いる。

このように形成される半導体集積回路装置は、前記実施
例１の効果以外に以下の効果を奏することができる。

自動配線レイアウト設計の段階＜４１２＞内のスルーホ
ールセルＴＨ，２”を配置する段階〈７４〉において、
実施例１のようなトングボーン部１７ａと同電位の配線
パターン６０には、領域１１の定義は適用されないとい
う処理を行う必要がないため、その分配線パターンデー
タの作成時間を短縮できる。

（実施例３） 本実施例３は、前記実施例１とはスルーホールセルの図
形データが異なる本発明の第３実施例である。

第９図に、本実施例のスルーホールセルＴＨＩ２の図形
データを示す。斜線領域で示す領域６４がスルーホール
セルＴＨ工、″の一部に設けられている点が、実施例１
と異なる。間隔ｄ１ｍは、例えば最小の間隔ｄ３と同等
であり、間隔（ｉｌ、は、例えばｄ３−−←（、−ｄΩ
−と同等である。これにより、実施例１と同様に、第６
図りに示す配線パターンデータが作成される。

このように形成される半導体集積回路装置は、前記実施
例２の効果と同様の効果を奏することができる。

以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

例えば、前記実施例において、論理回路ブロックおよび
入出力回路ブロックＢ　ｉ　−ＣＭ　ＯＳ回路によって
構成した場合について説明したが、これに限定されるも
のではなく種々変更可能であり、例えばＥＣＬ回路やＣ
ＭＯ５回路でも良い。

また、前記実施例においては、半導体集積回路装置の全
ての回路ブロックを前記実施例で説明した構造の配線に
よって構成した場合について説明したが、これに限定さ
れるものではなく、例えば特に段差の激しい領域上に形
成される配線を前記実施例で説明した構造としても良い
。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるメモリを備える複合
ゲートアレイに適用した場合について説明したが、これ
に限定されず種々適用可能であり、例えばゲートアレイ
やスタンダードセル、あるいは汎用ＬＳＩ等の他の半導
体集積回路装置に適用することも可能である。

〔発明の効果〕

本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。

微細配線の出現率および微細配線が下地段差部の上方に
位置する確率を従来よりも大幅に低くすることができる
ため、例えば配線のＥＭ耐性や５Ｍ１ｆｌ性を向上させ
、さらには配線抵抗を低下させることができ、配線の信
頼性を向上させる二とが可能となる。また、Ｘ−Ｙ方向
において配線間隔（チャネル間隔）を縮小でき、配線の
本数を増大して論理回路の実装効率を向上することが可
能となる。

また、ドックボーン部に隣接する配線部分のみが最小線
幅となるように配線パターンを設計できるため、配線レ
イアウトの容易さを損なうことなく、配線の信頼性を向
上させることが可能となる。

また、配線レイアウトの容易さを損なうことなく、論理
回路の実装効率を向上することが可能となる。

【図面の簡単な説明】

第１図は従来の配線構造を示す部分平面図、第２図は本
発明の第１実施例である半導体集積回路装置の平面図、 第３図Ａ、Ｃはこの半導体集積回路装置に形成された配
線の要部拡大平面図、 第３図Ｂは、第３図Ａの第１配線層を示す図、第４図Ａ
、Ｂはこの半導体集積回路装置の形成方法を示すプロセ
スフロー 第５図Ａ−Ｃはこの半導体集積回路装置の製造方法であ
る自動配線レイアウトの工程を示すレイアウト平面の部
分平面図、 第６図Ａ−Ｄはこの自動配線レイアウトによって作成さ
れた配線データを実際の配線パターンデータに変換する
際の工程を示すレイアウト平面の部分平面図、 第７図は本発明の第２実施例である半導体集積回路装置
の形成方法を示すプロセスフロー第８図Ａ〜Ｇはこの半
導体集積回路装置の製造方法である自動配線レイアウト
によって作成された配線データを実際の配線パターンデ
ータに変換する際の工程を示すレイアウト平面の部分平
面図、第９図は本発明の第３実施例である半導体集積回
路装置の製造方法である自動配線レイアウトで使用され
るスルーホールセルの図形データを示す平面図である。 図中、１７．１９は配線、１７ａ、１９ａはトソクボー
ン部、１８はスルーホール（接続孔部）、ＴＨ，ＴＨ、
ＴＨ”はスルーホールセル（接続孔部用エレメントセル
）、Ｄはチャネル間隔、ＣＬ　＋　、　　ＣＬ　２は中
心線である。 第 図 第 ３Ｂ 図 第 Ａ 図 第 ４Ｂ 図 〈４１〉 Ｌ１ しＬｌ ＬＩ Ｌ１ 第 ６Ａ 図 〔Ｌｌ 〔シ１ しＬｌ Ｌ１ 〔い 〔Ｌｌ 〔シ１ しＬ１ 第 ６Ｃ 図 第 Ｄ 図 ７Ｃ１ 第 ８Ｆ 図 ＣＬ＋ 〔シま しい しい

Claims (1)

1. 【特許請求の範囲】 １、異なった配線層間を接続する配線の接続孔部にドッ
   クボーン部の形成された多層配線構造を有する半導体集
   積回路装置であって、前ドックボーン部はその隅部が面
   取りされた形状であることを特徴とする半導体集積回路
   装置。 ２、同一配線層に形成された互いに隣接する配線におい
   て、前記ドックボーン部に隣接する配線部分を前記ドッ
   クボーン部から離間する方向に窪ませて、その配線部分
   の幅を窪ませてない部分の幅よりも細く、かつ、該窪ま
   せた配線部分の隅部を面取りしたことを特徴とする特許
   請求の範囲第１項に記載の半導体集積回路装置。 ３、ドックボーン部は、八角形状であることを特徴とす
   る特許請求の範囲第１項及び第２項に記載の半導体集積
   回路装置。 ４、請求項２記載の半導体集積回路装置を製造する際、
   自動配線レイアウト設計の段階で、ドックボーン部に隣
   接する配線部を前記ドックボーン部から離間する方向に
   窪ませる情報を備えた接続孔部用エレメントセルを、前
   記接続孔部に配置することを特徴とする半導体集積回路
   装置の製造方法。 ５、自動配線レイアウト設計の段階は、配線パターンを
   形成する段階と、前記配線パターンにふくらみ部を形成
   する段階と、前記ふくらみ部のみを削除する情報を備え
   た前記接続孔部用エレメントセルを接続孔部に配置する
   段階とを備えてなることを特徴とする半導体集積回路装
   置の製造方法。 ６、ドックボーン部に隣接する配線部をドックボーン部
   から離間する方向に窪ませる情報は、前記接続孔用エレ
   メントセルの隣接する配線に近い領域のみに設けられて
   いることを特徴とする半導体集積回路装置の製造方法。