JP2671883B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2671883B2 JP2671883B2 JP28768395A JP28768395A JP2671883B2 JP 2671883 B2 JP2671883 B2 JP 2671883B2 JP 28768395 A JP28768395 A JP 28768395A JP 28768395 A JP28768395 A JP 28768395A JP 2671883 B2 JP2671883 B2 JP 2671883B2
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- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装
置、特に大規模集積回路装置の集積度の向上に好適な、
いわゆるスタンダードセル方式による回路セル配置の改
善に関する。大規模半導体集積回路装置（以下ＬＳＩと
略称する）の進歩と、これを用いるシステムの拡大と多
様化の速度がますます高まっているが、システムの論理
回路部分をどの様にＬＳＩ化するかという問題は、それ
がシステムのハードウエアの性能，価格の最も基本的な
部分を決定し、また、そのフィードバックとしてシステ
ム全体の性能に対しても大きな影響力をもつために、従
来からシステム設計上の重大関心事であった。 【０００２】システムの多様化、開発期間の短縮及び経
済性の向上などの制約条件の下で、より高度のＬＳＩ化
を実現するために、論理回路をカスタムＬＳＩ化する手
段として、ゲートアレイ方式、スタンダードセル方式な
どが導入されている。ゲートアレイ方式はシリコンウエ
ハーをバルクパターン（回路セルを構成するトランジス
タ素子等の拡散領域等）形成済の状態でストックし、こ
れに顧客の要求に応じた回路接続を行なってＬＳＩを完
成する方法であって、カストマイズするマスクの層数は
ＬＳＩ製造に使用するマスク総数の１／３程度である。 【０００３】スタンダードセル方式は、論理回路の構成
に必要な例えばナンド（ＮＡＮＤ），ノア（ＮＯＲ），
インバータ或いはフリップ・フロップ等の単位回路のパ
ターンを予め設計し、ライブラリとして登録してこれを
セルと呼ぶ。チップ全体の設計は顧客の機能要求に応じ
て、このセルを単位として配置及び配線をＣＡＤ(Compu
ter Aided Design) 法によって実施するものであって、
マスクの全層がカストマイズされる。 【０００４】スタンダードセル方式の利点は、(イ) チッ
プ設計者が配慮すべきパターン情報や電気的特性の情報
が従来の純カスタム設計に比べて極めて少なくなるこ
と、それと同時にこれらの情報がＣＡＤにのり易い形に
整理されてライブラリ化されているので、ＬＳＩチップ
全体の設計がよい制御性をもって遂行できること、(ロ)
前記の利点と関連してチップ設計のエラーを防止しやす
いこと、(ハ) ゲートアレイ方式に比べてチップ面積の使
用効率が大きくなること、などである。 【０００５】この様にスタンダードセル方式は自由度が
大きく、しかも回路素子設計の専門的知識を必要としな
いＬＳＩ設計作業の実現の可能性と開発リスクの分散な
ど、従来のＬＳＩ化の隘路の解消手段として期待されて
おり、この様な利点を一層有効に活用するために集積度
の従来以上の増大が要望されている。 【０００６】 【従来の技術】先に述べた如くスタンダードセル方式で
は、ゲートその他の単位回路のパターンを予め設計した
セルを標準化したライブラリとして準備する。図４(a)
はセルの一例として、相補型ＭＯＳ電界効果トランジス
タ（以下、Ｃ−ＭＯＳ ＦＥＴと略称する）を用いた２
入力ＮＡＮＤゲートの完成パターンを示し、図４(b) は
その等価回路図である。 【０００７】図４(a) に示す如く、セルの輪郭を定める
セル枠を破線で示す如く想定して、セルを構成する各素
子はセル枠内に、各ノード（接続点）はセル枠上に位置
させる。図に示した例においては、斜線で示したパター
ンはアルミニウム（Al）配線で、ＢVDD は正電位の電源
ライン、ＢVSS は接地電位の電源ラインであり、またＩ
1 及びＩ2 は入力配線及びゲート電極で不純物拡散層か
らなる。なおＯT は出力ノードを示す。 【０００８】各セルの前記例の如き完成パターンを形成
するために必要な、拡散，配線等の各プロセス毎のマス
クパターンが設計されて、セル枠が同一である一揃いの
マスクパターン情報としてライブラリに登録される。Ｌ
ＳＩチップの設計段階では、設計者はセル内のパターン
にまでは遡及せず、セルの名称でこれを選択して配置を
決定すれば、所要のパターンを計算機出力として得るこ
とができる。 【０００９】従来の製造方法ではセルの配置設計に際し
て、図５に例示する如く隣接するセルのセル枠（図中破
線で示す）を合致させている。本従来例のセル１は３入
力ＮＡＮＤ，セル２は４入力ＮＡＮＤゲートであって、
パターンの内容は前記２入力ＮＡＮＤゲートと同様であ
るが、両セルで同等の機能を有する電源配線接続領域
（電源端子部と略称する）１及び２（破斜線で示す）の
パターン形状がそれぞれ独自に設計されている。 【００１０】 【発明が解決しようとする課題】以上説明した如き手順
によって行なうスタンダードセル方式のＬＳＩ設計は、
先に述べた如き利点によってその適用が次第に拡大され
ているが、これによって得られる集積度は、特定機能方
式と呼ばれるトランジスタ等の素子を単位として配置配
線設計を行なう方法には及ばず、スタンダードセル方式
の利点を保持して集積度を従来より高めた半導体集積回
路装置が要望されている。 【００１１】 【課題を解決するための手段】前記問題点は、複数の回
路セルが基板上に配列されてなり、前記複数の回路セル
のうち第１の回路セルは第１の論理機能を有する論理回
路を構成する所定の素子集合を形成する第１のバルクパ
ターンを有し、該第１のバルクパターンは該第１の回路
セルの少なくとも一の側辺に第１の電源配線接続領域を
有し、前記複数の回路セルのうち第２の回路セルは第２
の論理機能を有する論理回路を構成する所定の素子集合
を形成する第２のバルクパターンを有し、該第２のバル
クパターンは該第２の回路セルの少なくとも一の側辺に
第２の電源配線接続領域を有し、前記複数の回路セルの
うち第３の回路セルは前記第１の回路セルと同一パター
ンの回路セル及び前記第２の回路セルと同一パターンの
回路セルを基板上で隣接して配列したものであって、且
つ該隣接する第１の回路セルと同一パターンの回路セル
及び第２の回路セルと同一パターンの回路セルの少なく
とも一部がそれぞれの電源配線接続領域を互いに共有し
ていることを特徴とするスタンダードセル方式の半導体
集積回路装置によって解決される。 【００１２】本発明によれば、隣接する異種のセル相互
間で電源配線接続領域を共有するように、隣接するセル
のセル枠をその側辺近傍で部分的に重ね合わせることに
よって基板使用面積を減少し、集積度を増大する。ただ
しこの電源配線接続領域を共有するセルは、その機能が
相互に異なってもよく、また例えば相互にパターンを反
転した構造の同一機能を有するセルでもよい。 【００１３】電源配線接続領域はトランジスタ等の各素
子に、非接地又は接地の電源電位を接続、印加する領域
であるが、セル上を横断するバスラインとの接続以外
に、トランジスタ素子のソース，ドレイン領域等の接
続，半導体基板等との接続を行うためのパターン等が含
まれ、通常その機能を害することなく前記の共有が可能
な部分である。 【００１４】本発明によれば、各セルのパターン設計の
際に、この様な電源端子部のパターンを標準化して前記
重ね合わせを可能とし、かつこのパターン領域を表示す
る情報をセルの情報に付加しておく。ＬＳＩチップ設計
の際には、選択されたセルについて重ね合せ可能な領域
を表示する情報を用い、必要ならばパターンの反転等の
操作を加えて、この重ね合せ可能な領域の部分を重畳し
てセルを配置する。 【００１５】 【発明の実施の形態】以下、本発明を実施例により図面
を参照して具体的に説明する。図１は先に図５に示した
従来例に相当する本発明の実施例を示し、セル１は３入
力ＮＡＮＤ，セル２は４入力ＮＡＮＤゲートであるが、
セル１とセル２とは図に示す如く部分的に重ね合わせて
配置されている。 【００１６】この重ね合わされた領域は、電源ＶDD及び
ＶSSを半導体基板等に接続する電源端子部１及び２であ
って、隣接するセル相互間で共有しても機能上の支障は
ない。先に図５に示した従来例においては、この電源端
子部のパターン形状がセル１とセル２とで統一されてい
ないのに対して、本発明では異種セル間に共通する標準
化されたパターンとして重ね合わせを可能とし、かつ、
この電源端子部を表示する情報をパターン情報に付加し
てライブラリに予め登録している。 【００１７】前記セル２個を隣接して配置する場合に、
この標準化された電源端子部を重ね合わせるが、この処
理は従来のスタンダードセル方式の手法と同様に、セル
内部のパターンに遡ることなく実施することができる。
また、図２(a) に実線で示した図形は本発明に用いるＣ
ＭＯＳインバータセルの完成パターンの一例を示し、実
斜線で示したパターンはAl配線で、ＢVDD は正電位の電
源ライン、 BVSS は接地電位の電源ライン、ＧA はゲー
ト電極及び配線、ＯT は出力ノードを示す。 【００１８】前記セル２個を隣接して配置する場合に、
本発明によれば図２(b) に示す如く一方のセルを反転し
て、図２(a) に破斜線で示す電源端子部１及び２を重ね
合わせて配置する。以上説明した如く隣接するセル相互
間で電源端子部を共有することによって、図１と図５と
の比較により、或いは図２(b) と図２(a) に破線で付記
した従来の配置との比較により明らかである様に、ウエ
ハ使用面積の削減が実現される。 【００１９】また、図３は本発明の他の実施例を示す平
面図である。本実施例において、セル３はインバータ，
セル４は２入力ＮＡＮＤ，セル５は２入力ＮＯＲ，セル
６は３入力ＮＡＮＤであって、セル３とセル４並びにセ
ル５とセル６が前記実施例と同様に、電源端子部を共有
している。本実施例の如く機能が異なるセルが隣接する
場合においても、本発明を適用してウエハ使用面積を削
減することができる。 【００２０】また前記各実施例においては、Ｃ−ＭＯＳ
ＦＥＴ を素子とするセルを対象としているが、電源
電位の供給はトランジスタ素子の構造の如何を問わず半
導体集積回路装置に共通することから、本発明は任意の
構造のトランジスタ素子等を有する半導体集積回路装置
のスタンダードセル方式の設計に適用することができ
る。 【００２１】 【発明の効果】以上説明した如く本発明によればスタン
ダードセル方式の特徴を損なうことなく、かつパターン
寸法の縮小とは異なって製造プロセス上の負担を増加す
ることなく、ウエハ使用面積を削減することが可能であ
って、半導体集積回路装置、特に論理回路装置の集積度
向上に大きい効果が得られる。
置、特に大規模集積回路装置の集積度の向上に好適な、
いわゆるスタンダードセル方式による回路セル配置の改
善に関する。大規模半導体集積回路装置（以下ＬＳＩと
略称する）の進歩と、これを用いるシステムの拡大と多
様化の速度がますます高まっているが、システムの論理
回路部分をどの様にＬＳＩ化するかという問題は、それ
がシステムのハードウエアの性能，価格の最も基本的な
部分を決定し、また、そのフィードバックとしてシステ
ム全体の性能に対しても大きな影響力をもつために、従
来からシステム設計上の重大関心事であった。 【０００２】システムの多様化、開発期間の短縮及び経
済性の向上などの制約条件の下で、より高度のＬＳＩ化
を実現するために、論理回路をカスタムＬＳＩ化する手
段として、ゲートアレイ方式、スタンダードセル方式な
どが導入されている。ゲートアレイ方式はシリコンウエ
ハーをバルクパターン（回路セルを構成するトランジス
タ素子等の拡散領域等）形成済の状態でストックし、こ
れに顧客の要求に応じた回路接続を行なってＬＳＩを完
成する方法であって、カストマイズするマスクの層数は
ＬＳＩ製造に使用するマスク総数の１／３程度である。 【０００３】スタンダードセル方式は、論理回路の構成
に必要な例えばナンド（ＮＡＮＤ），ノア（ＮＯＲ），
インバータ或いはフリップ・フロップ等の単位回路のパ
ターンを予め設計し、ライブラリとして登録してこれを
セルと呼ぶ。チップ全体の設計は顧客の機能要求に応じ
て、このセルを単位として配置及び配線をＣＡＤ(Compu
ter Aided Design) 法によって実施するものであって、
マスクの全層がカストマイズされる。 【０００４】スタンダードセル方式の利点は、(イ) チッ
プ設計者が配慮すべきパターン情報や電気的特性の情報
が従来の純カスタム設計に比べて極めて少なくなるこ
と、それと同時にこれらの情報がＣＡＤにのり易い形に
整理されてライブラリ化されているので、ＬＳＩチップ
全体の設計がよい制御性をもって遂行できること、(ロ)
前記の利点と関連してチップ設計のエラーを防止しやす
いこと、(ハ) ゲートアレイ方式に比べてチップ面積の使
用効率が大きくなること、などである。 【０００５】この様にスタンダードセル方式は自由度が
大きく、しかも回路素子設計の専門的知識を必要としな
いＬＳＩ設計作業の実現の可能性と開発リスクの分散な
ど、従来のＬＳＩ化の隘路の解消手段として期待されて
おり、この様な利点を一層有効に活用するために集積度
の従来以上の増大が要望されている。 【０００６】 【従来の技術】先に述べた如くスタンダードセル方式で
は、ゲートその他の単位回路のパターンを予め設計した
セルを標準化したライブラリとして準備する。図４(a)
はセルの一例として、相補型ＭＯＳ電界効果トランジス
タ（以下、Ｃ−ＭＯＳ ＦＥＴと略称する）を用いた２
入力ＮＡＮＤゲートの完成パターンを示し、図４(b) は
その等価回路図である。 【０００７】図４(a) に示す如く、セルの輪郭を定める
セル枠を破線で示す如く想定して、セルを構成する各素
子はセル枠内に、各ノード（接続点）はセル枠上に位置
させる。図に示した例においては、斜線で示したパター
ンはアルミニウム（Al）配線で、ＢVDD は正電位の電源
ライン、ＢVSS は接地電位の電源ラインであり、またＩ
1 及びＩ2 は入力配線及びゲート電極で不純物拡散層か
らなる。なおＯT は出力ノードを示す。 【０００８】各セルの前記例の如き完成パターンを形成
するために必要な、拡散，配線等の各プロセス毎のマス
クパターンが設計されて、セル枠が同一である一揃いの
マスクパターン情報としてライブラリに登録される。Ｌ
ＳＩチップの設計段階では、設計者はセル内のパターン
にまでは遡及せず、セルの名称でこれを選択して配置を
決定すれば、所要のパターンを計算機出力として得るこ
とができる。 【０００９】従来の製造方法ではセルの配置設計に際し
て、図５に例示する如く隣接するセルのセル枠（図中破
線で示す）を合致させている。本従来例のセル１は３入
力ＮＡＮＤ，セル２は４入力ＮＡＮＤゲートであって、
パターンの内容は前記２入力ＮＡＮＤゲートと同様であ
るが、両セルで同等の機能を有する電源配線接続領域
（電源端子部と略称する）１及び２（破斜線で示す）の
パターン形状がそれぞれ独自に設計されている。 【００１０】 【発明が解決しようとする課題】以上説明した如き手順
によって行なうスタンダードセル方式のＬＳＩ設計は、
先に述べた如き利点によってその適用が次第に拡大され
ているが、これによって得られる集積度は、特定機能方
式と呼ばれるトランジスタ等の素子を単位として配置配
線設計を行なう方法には及ばず、スタンダードセル方式
の利点を保持して集積度を従来より高めた半導体集積回
路装置が要望されている。 【００１１】 【課題を解決するための手段】前記問題点は、複数の回
路セルが基板上に配列されてなり、前記複数の回路セル
のうち第１の回路セルは第１の論理機能を有する論理回
路を構成する所定の素子集合を形成する第１のバルクパ
ターンを有し、該第１のバルクパターンは該第１の回路
セルの少なくとも一の側辺に第１の電源配線接続領域を
有し、前記複数の回路セルのうち第２の回路セルは第２
の論理機能を有する論理回路を構成する所定の素子集合
を形成する第２のバルクパターンを有し、該第２のバル
クパターンは該第２の回路セルの少なくとも一の側辺に
第２の電源配線接続領域を有し、前記複数の回路セルの
うち第３の回路セルは前記第１の回路セルと同一パター
ンの回路セル及び前記第２の回路セルと同一パターンの
回路セルを基板上で隣接して配列したものであって、且
つ該隣接する第１の回路セルと同一パターンの回路セル
及び第２の回路セルと同一パターンの回路セルの少なく
とも一部がそれぞれの電源配線接続領域を互いに共有し
ていることを特徴とするスタンダードセル方式の半導体
集積回路装置によって解決される。 【００１２】本発明によれば、隣接する異種のセル相互
間で電源配線接続領域を共有するように、隣接するセル
のセル枠をその側辺近傍で部分的に重ね合わせることに
よって基板使用面積を減少し、集積度を増大する。ただ
しこの電源配線接続領域を共有するセルは、その機能が
相互に異なってもよく、また例えば相互にパターンを反
転した構造の同一機能を有するセルでもよい。 【００１３】電源配線接続領域はトランジスタ等の各素
子に、非接地又は接地の電源電位を接続、印加する領域
であるが、セル上を横断するバスラインとの接続以外
に、トランジスタ素子のソース，ドレイン領域等の接
続，半導体基板等との接続を行うためのパターン等が含
まれ、通常その機能を害することなく前記の共有が可能
な部分である。 【００１４】本発明によれば、各セルのパターン設計の
際に、この様な電源端子部のパターンを標準化して前記
重ね合わせを可能とし、かつこのパターン領域を表示す
る情報をセルの情報に付加しておく。ＬＳＩチップ設計
の際には、選択されたセルについて重ね合せ可能な領域
を表示する情報を用い、必要ならばパターンの反転等の
操作を加えて、この重ね合せ可能な領域の部分を重畳し
てセルを配置する。 【００１５】 【発明の実施の形態】以下、本発明を実施例により図面
を参照して具体的に説明する。図１は先に図５に示した
従来例に相当する本発明の実施例を示し、セル１は３入
力ＮＡＮＤ，セル２は４入力ＮＡＮＤゲートであるが、
セル１とセル２とは図に示す如く部分的に重ね合わせて
配置されている。 【００１６】この重ね合わされた領域は、電源ＶDD及び
ＶSSを半導体基板等に接続する電源端子部１及び２であ
って、隣接するセル相互間で共有しても機能上の支障は
ない。先に図５に示した従来例においては、この電源端
子部のパターン形状がセル１とセル２とで統一されてい
ないのに対して、本発明では異種セル間に共通する標準
化されたパターンとして重ね合わせを可能とし、かつ、
この電源端子部を表示する情報をパターン情報に付加し
てライブラリに予め登録している。 【００１７】前記セル２個を隣接して配置する場合に、
この標準化された電源端子部を重ね合わせるが、この処
理は従来のスタンダードセル方式の手法と同様に、セル
内部のパターンに遡ることなく実施することができる。
また、図２(a) に実線で示した図形は本発明に用いるＣ
ＭＯＳインバータセルの完成パターンの一例を示し、実
斜線で示したパターンはAl配線で、ＢVDD は正電位の電
源ライン、 BVSS は接地電位の電源ライン、ＧA はゲー
ト電極及び配線、ＯT は出力ノードを示す。 【００１８】前記セル２個を隣接して配置する場合に、
本発明によれば図２(b) に示す如く一方のセルを反転し
て、図２(a) に破斜線で示す電源端子部１及び２を重ね
合わせて配置する。以上説明した如く隣接するセル相互
間で電源端子部を共有することによって、図１と図５と
の比較により、或いは図２(b) と図２(a) に破線で付記
した従来の配置との比較により明らかである様に、ウエ
ハ使用面積の削減が実現される。 【００１９】また、図３は本発明の他の実施例を示す平
面図である。本実施例において、セル３はインバータ，
セル４は２入力ＮＡＮＤ，セル５は２入力ＮＯＲ，セル
６は３入力ＮＡＮＤであって、セル３とセル４並びにセ
ル５とセル６が前記実施例と同様に、電源端子部を共有
している。本実施例の如く機能が異なるセルが隣接する
場合においても、本発明を適用してウエハ使用面積を削
減することができる。 【００２０】また前記各実施例においては、Ｃ−ＭＯＳ
ＦＥＴ を素子とするセルを対象としているが、電源
電位の供給はトランジスタ素子の構造の如何を問わず半
導体集積回路装置に共通することから、本発明は任意の
構造のトランジスタ素子等を有する半導体集積回路装置
のスタンダードセル方式の設計に適用することができ
る。 【００２１】 【発明の効果】以上説明した如く本発明によればスタン
ダードセル方式の特徴を損なうことなく、かつパターン
寸法の縮小とは異なって製造プロセス上の負担を増加す
ることなく、ウエハ使用面積を削減することが可能であ
って、半導体集積回路装置、特に論理回路装置の集積度
向上に大きい効果が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示す平面図であ
る。 【図２】本発明の第２の実施の形態を示す平面図であ
る。 【図３】本発明の第３の実施の形態を示す平面図であ
る。 【図４】セルの一例を示す平面図である。 【図５】従来のセル配置を示す平面図である。 【符号の説明】 ＢVDD 正電位の電源ライン ＢVSS 接地電位の電源ライン Ｉ1 ，Ｉ2 ，Ｉ3 ，Ｉ4 入力ノード ＯT 出力ノード ＧA ゲート電極及び配線 １，２ 電源配線接続領域（電源端子部）
る。 【図２】本発明の第２の実施の形態を示す平面図であ
る。 【図３】本発明の第３の実施の形態を示す平面図であ
る。 【図４】セルの一例を示す平面図である。 【図５】従来のセル配置を示す平面図である。 【符号の説明】 ＢVDD 正電位の電源ライン ＢVSS 接地電位の電源ライン Ｉ1 ，Ｉ2 ，Ｉ3 ，Ｉ4 入力ノード ＯT 出力ノード ＧA ゲート電極及び配線 １，２ 電源配線接続領域（電源端子部）
Claims (1)
- (57)【特許請求の範囲】 １．複数の回路セルが基板上に配列されてなり、 前記複数の回路セルのうち第１の回路セルは第１の論理
機能を有する論理回路を構成する所定の素子集合を形成
する第１のバルクパターンを有し、該第１のバルクパタ
ーンは該第１の回路セルの少なくとも一の側辺に第１の
電源配線接続領域を有し、 前記複数の回路セルのうち第２の回路セルは第２の論理
機能を有する論理回路を構成する所定の素子集合を形成
する第２のバルクパターンを有し、該第２のバルクパタ
ーンは該第２の回路セルの少なくとも一の側辺に第２の
電源配線接続領域を有し、 前記複数の回路セルのうち第３の回路セルは前記第１の
回路セルと同一パターンの回路セル及び前記第２の回路
セルと同一パターンの回路セルを基板上で隣接して配列
したものであって、且つ該隣接する第１の回路セルと同
一パターンの回路セル及び第２の回路セルと同一パター
ンの回路セルの少なくとも一部がそれぞれの電源配線接
続領域を互いに共有していることを特徴とするスタンダ
ードセル方式の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28768395A JP2671883B2 (ja) | 1995-11-06 | 1995-11-06 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28768395A JP2671883B2 (ja) | 1995-11-06 | 1995-11-06 | 半導体集積回路装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59135410A Division JPS6114734A (ja) | 1984-06-29 | 1984-06-29 | 半導体集積回路装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08241927A JPH08241927A (ja) | 1996-09-17 |
| JP2671883B2 true JP2671883B2 (ja) | 1997-11-05 |
Family
ID=17720381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28768395A Expired - Lifetime JP2671883B2 (ja) | 1995-11-06 | 1995-11-06 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2671883B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4964929B2 (ja) * | 2009-09-16 | 2012-07-04 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
-
1995
- 1995-11-06 JP JP28768395A patent/JP2671883B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08241927A (ja) | 1996-09-17 |
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