JPH05258017A - 半導体集積回路装置及び半導体集積回路装置の配線レイアウト方法 - Google Patents
半導体集積回路装置及び半導体集積回路装置の配線レイアウト方法Info
- Publication number
- JPH05258017A JPH05258017A JP4052897A JP5289792A JPH05258017A JP H05258017 A JPH05258017 A JP H05258017A JP 4052897 A JP4052897 A JP 4052897A JP 5289792 A JP5289792 A JP 5289792A JP H05258017 A JPH05258017 A JP H05258017A
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Abstract
(57)【要約】
【目的】半導体集積回路装置の配線方法に関し、平坦化
を図り、配線エッチング精度を向上できることを目的と
する。 【構成】実配線レイアウトデータ４ａ〜４ｊと、ダミー
配線レイアウトデータ７ａとをレイアウトした配線レイ
アウトデータを作成する。実配線レイアウトデータ４ａ
〜４ｊとダミー配線レイアウトデータ７ａとの間には製
造する半導体集積回路装置で定められた最小配線間隔を
あけるとともに、ダミー配線レイアウトデータ７ａは同
じく最小配線間隔をもって格子状にレイアウトする。
を図り、配線エッチング精度を向上できることを目的と
する。 【構成】実配線レイアウトデータ４ａ〜４ｊと、ダミー
配線レイアウトデータ７ａとをレイアウトした配線レイ
アウトデータを作成する。実配線レイアウトデータ４ａ
〜４ｊとダミー配線レイアウトデータ７ａとの間には製
造する半導体集積回路装置で定められた最小配線間隔を
あけるとともに、ダミー配線レイアウトデータ７ａは同
じく最小配線間隔をもって格子状にレイアウトする。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置の配
線方法に関する。近年の半導体集積回路装置の小型化、
高集積化に伴い、多層配線が使用されるようになってい
るが、この多層配線を形成するためには平坦化を図り、
配線エッチング精度を向上できることが望まれている。
線方法に関する。近年の半導体集積回路装置の小型化、
高集積化に伴い、多層配線が使用されるようになってい
るが、この多層配線を形成するためには平坦化を図り、
配線エッチング精度を向上できることが望まれている。
【０００２】
【従来の技術】従来、半導体集積回路装置においてメタ
ル配線のための配線レイアウトを行うには、まず、図１
に示すように論理回路データ１を作成し、次にこの論理
回路データ１に基づいて各論理セル２ａ〜２ｆ及び入出
力端子３ａ〜３ｅの配置処理を行う。この後、前記各論
理セル２ａ〜２ｆ間又は各論理セル２ａ〜２ｆと入出力
端子３ａ〜３ｅとの間を接続する各ネットの実配線のレ
イアウトを行って図２に示すように各ネットの実配線レ
イアウトデータ４ａ〜４ｊを作成する。なお、図２は半
導体集積回路装置におけるセル配置領域５の全体を示
し、破線で示すグリッドＧは配線を形成可能な最小配線
間隔で設定されている。
ル配線のための配線レイアウトを行うには、まず、図１
に示すように論理回路データ１を作成し、次にこの論理
回路データ１に基づいて各論理セル２ａ〜２ｆ及び入出
力端子３ａ〜３ｅの配置処理を行う。この後、前記各論
理セル２ａ〜２ｆ間又は各論理セル２ａ〜２ｆと入出力
端子３ａ〜３ｅとの間を接続する各ネットの実配線のレ
イアウトを行って図２に示すように各ネットの実配線レ
イアウトデータ４ａ〜４ｊを作成する。なお、図２は半
導体集積回路装置におけるセル配置領域５の全体を示
し、破線で示すグリッドＧは配線を形成可能な最小配線
間隔で設定されている。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
半導体集積回路装置では実配線レイアウトデータのみし
か存在しなかったため、配線レイアウトデータに粗密が
発生していた。例えば、実配線レイアウトデータ４ａ，
４ｃ，４ｄ，４ｅでは配線間が１グリッドとなる密の部
分が生じ、それ以外の部分では粗となっている。又、実
配線レイアウトデータ４ｂ，４ｆ〜４ｊも粗となってい
る。
半導体集積回路装置では実配線レイアウトデータのみし
か存在しなかったため、配線レイアウトデータに粗密が
発生していた。例えば、実配線レイアウトデータ４ａ，
４ｃ，４ｄ，４ｅでは配線間が１グリッドとなる密の部
分が生じ、それ以外の部分では粗となっている。又、実
配線レイアウトデータ４ｂ，４ｆ〜４ｊも粗となってい
る。
【０００４】従って、配線プロセス工程においてアルミ
配線上に形成される絶縁膜はアルミ配線の粗密によって
凹凸が生じ、平坦化を図ることができない。このため、
多層配線を形成する際には２層目以上の配線層の配線エ
ッチングにバラツキを生じてエッチング精度が低下し、
その結果、１枚のウェハ当たりの歩留りが低下してい
た。
配線上に形成される絶縁膜はアルミ配線の粗密によって
凹凸が生じ、平坦化を図ることができない。このため、
多層配線を形成する際には２層目以上の配線層の配線エ
ッチングにバラツキを生じてエッチング精度が低下し、
その結果、１枚のウェハ当たりの歩留りが低下してい
た。
【０００５】本発明は上記問題点を解決するためになさ
れたものであって、半導体集積回路装置の平坦化を図る
ことができ、プロセスの配線エッチング精度を向上して
安定した半導体集積回路装置の製造が可能となり、生産
能率の向上及び信頼性の向上を図ることを目的とする。
れたものであって、半導体集積回路装置の平坦化を図る
ことができ、プロセスの配線エッチング精度を向上して
安定した半導体集積回路装置の製造が可能となり、生産
能率の向上及び信頼性の向上を図ることを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、半導体集積回路装置上に形成された素子
と端子との間、または素子間を接続する実配線を形成
し、その実配線と同一配線層において半導体集積回路装
置の領域全体には実配線との間に最小配線間隔をもち、
かつ、実配線及び素子並びに端子のいずれにも接続され
ない格子状のダミー配線を最小配線間隔をもって形成し
た。
め、本発明は、半導体集積回路装置上に形成された素子
と端子との間、または素子間を接続する実配線を形成
し、その実配線と同一配線層において半導体集積回路装
置の領域全体には実配線との間に最小配線間隔をもち、
かつ、実配線及び素子並びに端子のいずれにも接続され
ない格子状のダミー配線を最小配線間隔をもって形成し
た。
【０００７】又、本発明は、半導体集積回路装置の回路
データに基づいて実配線レイアウトデータを作成すると
ともに、この実配線レイアウトデータにて決定される半
導体集積回路装置の領域全体に最小配線間隔をもって格
子状のダミー配線レイアウトデータを作成する。
データに基づいて実配線レイアウトデータを作成すると
ともに、この実配線レイアウトデータにて決定される半
導体集積回路装置の領域全体に最小配線間隔をもって格
子状のダミー配線レイアウトデータを作成する。
【０００８】そして、実配線レイアウトデータとダミー
配線レイアウトデータとを重ね合わせて、実配線レイア
ウトデータを基準とする最小配線間隔の領域に含まれる
仮ダミー配線レイアウトデータの部分を消去してダミー
配線レイアウトデータを作成するようにした。
配線レイアウトデータとを重ね合わせて、実配線レイア
ウトデータを基準とする最小配線間隔の領域に含まれる
仮ダミー配線レイアウトデータの部分を消去してダミー
配線レイアウトデータを作成するようにした。
【０００９】
【作用】従って、実配線レイアウトデータとの間に最小
配線間隔をもって格子状のダミー配線レイアウトデータ
が形成されるので、配線に粗密がなくなり、配線プロセ
ス工程においてアルミ配線上に形成される絶縁膜が平坦
化される。このため、多層配線を形成する際には２層目
以上の配線層の配線エッチングの精度がほぼ均一とな
り、安定した半導体集積回路装置の製造が可能となっ
て、生産能率及び信頼性が向上される。
配線間隔をもって格子状のダミー配線レイアウトデータ
が形成されるので、配線に粗密がなくなり、配線プロセ
ス工程においてアルミ配線上に形成される絶縁膜が平坦
化される。このため、多層配線を形成する際には２層目
以上の配線層の配線エッチングの精度がほぼ均一とな
り、安定した半導体集積回路装置の製造が可能となっ
て、生産能率及び信頼性が向上される。
【００１０】
【実施例】以下、本発明を具体化した一実施例を図面に
従って説明する。図１〜図６は本実施例の配線レイアウ
ト方法を示している。まず、従来と同様に図１に示すよ
うに論理回路データ１を作成し、この論理回路データ１
に基づいて各論理セル２ａ〜２ｆ及び入出力端子３ａ〜
３ｅの配置処理を行う。
従って説明する。図１〜図６は本実施例の配線レイアウ
ト方法を示している。まず、従来と同様に図１に示すよ
うに論理回路データ１を作成し、この論理回路データ１
に基づいて各論理セル２ａ〜２ｆ及び入出力端子３ａ〜
３ｅの配置処理を行う。
【００１１】この後、図２に示すように前記各論理セル
２ａ〜２ｆ間又は各論理セル２ａ〜２ｆと入出力端子３
ａ〜３ｅとの間を接続する各ネットの実配線レイアウト
を行い、実配線レイアウトデータ４ａ〜４ｊを作成す
る。この実配線レイアウトはこの半導体集積回路装置で
予め定められた配線ピッチをもって行う。
２ａ〜２ｆ間又は各論理セル２ａ〜２ｆと入出力端子３
ａ〜３ｅとの間を接続する各ネットの実配線レイアウト
を行い、実配線レイアウトデータ４ａ〜４ｊを作成す
る。この実配線レイアウトはこの半導体集積回路装置で
予め定められた配線ピッチをもって行う。
【００１２】そして、実配線レイアウトデータ４ａ〜４
ｊがレイアウトされるセル配置領域５の大きさに基づい
て製造する半導体集積回路装置のチップサイズを決定す
る。又、図２に示す各実配線レイアウトデータ４ａ〜４
ｊの周囲に前記配線ピッチ即ち最小配線間隔をもって各
実配線レイアウトデータ４ａ〜４ｊを幅付けし、図３に
示すように有効配線レイアウトデータ６ａ〜６ｊを作成
しておく。
ｊがレイアウトされるセル配置領域５の大きさに基づい
て製造する半導体集積回路装置のチップサイズを決定す
る。又、図２に示す各実配線レイアウトデータ４ａ〜４
ｊの周囲に前記配線ピッチ即ち最小配線間隔をもって各
実配線レイアウトデータ４ａ〜４ｊを幅付けし、図３に
示すように有効配線レイアウトデータ６ａ〜６ｊを作成
しておく。
【００１３】又、図４に示すように、前記セル配置領域
５と同一サイズの領域１０を用意し、この領域１０全体
に対して上記実配線レイアウトの配線ピッチをもって格
子状の仮ダミー配線レイアウトデータ７をレイアウトす
る。
５と同一サイズの領域１０を用意し、この領域１０全体
に対して上記実配線レイアウトの配線ピッチをもって格
子状の仮ダミー配線レイアウトデータ７をレイアウトす
る。
【００１４】次に、図４に示す仮ダミー配線レイアウト
データ７に対して図３に示す有効配線レイアウトデータ
６ａ〜６ｊを重ね合わせ、仮ダミー配線レイアウトデー
タ７と有効配線レイアウトデータ６ａ〜６ｊとの重なっ
た部分を消去するＡＮＤ処理を行うことにより、図５に
示すダミー配線レイアウトデータ７ａを作成する。
データ７に対して図３に示す有効配線レイアウトデータ
６ａ〜６ｊを重ね合わせ、仮ダミー配線レイアウトデー
タ７と有効配線レイアウトデータ６ａ〜６ｊとの重なっ
た部分を消去するＡＮＤ処理を行うことにより、図５に
示すダミー配線レイアウトデータ７ａを作成する。
【００１５】そして、図５に示すダミー配線レイアウト
データ７ａと図２に示す実配線レイアウトデータ４ａ〜
４ｊとを重ね合わせることにより、図６に示すように実
配線レイアウトデータ４ａ〜４ｊとダミー配線レイアウ
トデータ７ａとを備えた配線レイアウトデータを作成す
る。
データ７ａと図２に示す実配線レイアウトデータ４ａ〜
４ｊとを重ね合わせることにより、図６に示すように実
配線レイアウトデータ４ａ〜４ｊとダミー配線レイアウ
トデータ７ａとを備えた配線レイアウトデータを作成す
る。
【００１６】図７は図６の実配線レイアウトデータ６ｊ
付近の拡大図を示し、実配線レイアウトデータ６ｊと最
小配線間隔Ｐ０をもってダミー配線レイアウトデータ７
ａがレイアウトされ、ダミー配線レイアウトデータ７ａ
の各部分は最小配線間隔Ｐ０をもってレイアウトされて
いる。
付近の拡大図を示し、実配線レイアウトデータ６ｊと最
小配線間隔Ｐ０をもってダミー配線レイアウトデータ７
ａがレイアウトされ、ダミー配線レイアウトデータ７ａ
の各部分は最小配線間隔Ｐ０をもってレイアウトされて
いる。
【００１７】この後、図６に示す配線レイアウトデータ
に基づいて露光データを作成し、この露光データに基づ
いてマスクを作成する。このように作成されたマスクを
用いて配線プロセス工程において配線エッチングを行
い、実配線及びダミー配線を形成する。
に基づいて露光データを作成し、この露光データに基づ
いてマスクを作成する。このように作成されたマスクを
用いて配線プロセス工程において配線エッチングを行
い、実配線及びダミー配線を形成する。
【００１８】このように、本実施例では配線レイアウト
データとして、実配線レイアウトデータ４ａ〜４ｊとダ
ミー配線レイアウトデータ７ａとを最小配線間隔Ｐ０を
もってレイアウトし、ダミー配線レイアウトデータ７ａ
を最小配線間隔をもって格子状にレイアウトするように
したので、配線レイアウトデータに粗密がなくなる。
データとして、実配線レイアウトデータ４ａ〜４ｊとダ
ミー配線レイアウトデータ７ａとを最小配線間隔Ｐ０を
もってレイアウトし、ダミー配線レイアウトデータ７ａ
を最小配線間隔をもって格子状にレイアウトするように
したので、配線レイアウトデータに粗密がなくなる。
【００１９】従って、配線プロセス工程においてアルミ
配線上に形成される絶縁膜を平坦化することができる。
このため、多層配線を形成する際には２層目以上の配線
層の配線エッチングの精度をほぼ均一にでき、半導体集
積回路装置を安定して製造することが可能となり、半導
体集積回路装置の生産能率及び信頼性を向上することが
できる。
配線上に形成される絶縁膜を平坦化することができる。
このため、多層配線を形成する際には２層目以上の配線
層の配線エッチングの精度をほぼ均一にでき、半導体集
積回路装置を安定して製造することが可能となり、半導
体集積回路装置の生産能率及び信頼性を向上することが
できる。
【００２０】尚、本実施例では図４に示すように仮ダミ
ー配線レイアウトデータ７を水平及び垂直方向の配線要
素により碁盤目状としたが、水平方向又は垂直方向のい
ずれか一方の配線要素からなる仮ダミー配線レイアウト
データとし、この仮ダミー配線レイアウトデータに基づ
いてダミー配線レイアウトデータを作成してもよい。
ー配線レイアウトデータ７を水平及び垂直方向の配線要
素により碁盤目状としたが、水平方向又は垂直方向のい
ずれか一方の配線要素からなる仮ダミー配線レイアウト
データとし、この仮ダミー配線レイアウトデータに基づ
いてダミー配線レイアウトデータを作成してもよい。
【００２１】又、仮ダミー配線レイアウトデータが実配
線レイアウトデータ４ａ〜４ｊと斜めに交差するように
レイアウトし、この仮ダミー配線レイアウトデータに基
づいてダミー配線レイアウトデータを作成してもよい。
線レイアウトデータ４ａ〜４ｊと斜めに交差するように
レイアウトし、この仮ダミー配線レイアウトデータに基
づいてダミー配線レイアウトデータを作成してもよい。
【００２２】
【発明の効果】以上詳述したように、本発明によれば、
半導体集積回路装置の平坦化を図ることができ、プロセ
スの配線エッチング精度を向上して安定した半導体集積
回路装置の製造が可能となり、生産能率の向上及び信頼
性の向上を図ることができる優れた効果がある。
半導体集積回路装置の平坦化を図ることができ、プロセ
スの配線エッチング精度を向上して安定した半導体集積
回路装置の製造が可能となり、生産能率の向上及び信頼
性の向上を図ることができる優れた効果がある。
【図１】一実施例の論理回路データを示す図である。
【図２】一実施例の実配線レイアウトデータを示す図で
ある。
ある。
【図３】有効配線レイアウトデータを示す図である。
【図４】一実施例の仮ダミー配線レイアウトデータを示
す図である。
す図である。
【図５】一実施例のダミー配線レイアウトデータを示す
図である。
図である。
【図６】一実施例の配線レイアウトデータを示す図であ
る。
る。
【図７】配線レイアウトデータを示す部分拡大図であ
る。
る。
１ 回路データとしての論理回路データ ２ａ〜２ｆ 素子として論理セル ３ａ〜３ｅ 入出力端子 ４ａ〜４ｊ 実配線レイアウトデータ ５ セル配置領域 ７ 仮ダミー配線レイアウトデータ ７ａ ダミー配線レイアウトデータ
Claims (2)
- 【請求項１】 半導体集積回路装置上に形成された素子
と端子との間、または素子間を接続する実配線が形成さ
れ、その実配線と同一配線層において半導体集積回路装
置の領域全体には実配線との間に最小配線間隔をもち、
かつ、実配線及び素子並びに端子のいずれにも接続され
ない格子状のダミー配線を最小配線間隔をもって形成さ
れていることを特徴とする半導体集積回路装置。 - 【請求項２】 半導体集積回路装置の回路データ（１）
に基づいて実配線レイアウトデータ（４ａ〜４ｊ）を作
成するとともに、この実配線レイアウトデータ（４ａ〜
４ｊ）にて決定される半導体集積回路装置の領域（５）
全体に最小配線間隔をもって格子状の仮ダミー配線レイ
アウトデータ（７）を作成し、実配線レイアウトデータ
（４ａ〜４ｊ）と仮ダミー配線レイアウトデータ（７）
とを重ね合わせて、実配線レイアウトデータ（４ａ〜４
ｊ）を基準とする最小配線間隔の領域に含まれる仮ダミ
ー配線レイアウトデータ（７）の部分を消去してダミー
配線レイアウトデータ（７ａ）を作成するようにしたこ
とを特徴とする半導体集積回路装置の配線レイアウト方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4052897A JPH05258017A (ja) | 1992-03-11 | 1992-03-11 | 半導体集積回路装置及び半導体集積回路装置の配線レイアウト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4052897A JPH05258017A (ja) | 1992-03-11 | 1992-03-11 | 半導体集積回路装置及び半導体集積回路装置の配線レイアウト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05258017A true JPH05258017A (ja) | 1993-10-08 |
Family
ID=12927653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4052897A Withdrawn JPH05258017A (ja) | 1992-03-11 | 1992-03-11 | 半導体集積回路装置及び半導体集積回路装置の配線レイアウト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05258017A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0791227A1 (en) * | 1994-11-10 | 1997-08-27 | Intel Corporation | Forming a planar surface over a substrate by modifying the topography of the substrate |
| JP2003031661A (ja) * | 2001-07-16 | 2003-01-31 | Mitsubishi Electric Corp | 半導体集積回路の配線間隔決定装置、自動配置配線装置、自動配置配線装置のためのルール作成装置、半導体集積回路の配線間隔決定方法、自動配置配線方法および自動配置配線方法のためのルール作成方法。 |
| US8108814B2 (en) | 2008-04-30 | 2012-01-31 | Fujitsu Limited | Dummy metal insertion processing method and apparatus |
| US9679858B2 (en) | 2015-08-26 | 2017-06-13 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing same |
-
1992
- 1992-03-11 JP JP4052897A patent/JPH05258017A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0791227A1 (en) * | 1994-11-10 | 1997-08-27 | Intel Corporation | Forming a planar surface over a substrate by modifying the topography of the substrate |
| EP0791227A4 (en) * | 1994-11-10 | 1998-04-01 | Intel Corp | FORMATION OF A FLAT SURFACE ON A SUBSTRATE BY MODIFICATION OF ITS TOPOGRAPHY |
| JP2003031661A (ja) * | 2001-07-16 | 2003-01-31 | Mitsubishi Electric Corp | 半導体集積回路の配線間隔決定装置、自動配置配線装置、自動配置配線装置のためのルール作成装置、半導体集積回路の配線間隔決定方法、自動配置配線方法および自動配置配線方法のためのルール作成方法。 |
| US8108814B2 (en) | 2008-04-30 | 2012-01-31 | Fujitsu Limited | Dummy metal insertion processing method and apparatus |
| US9679858B2 (en) | 2015-08-26 | 2017-06-13 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |