JP2006165376A - 電子装置及びその設計方法 - Google Patents

Abstract

【課題】、ＣＭＰを用いた平坦化工程を経て製造される電子装置に関し、ＣＭＰ特性への影響を軽減しうるパターン配置を有する電子装置及びこのような電子装置の設計方法を提供する。
【解決手段】基板に埋め込まれた埋設構造体によって複数のパターンが画定された複数のレイアウト領域を有する電子装置であって、それぞれのレイアウト領域毎に、パターン間の最小間隔及びレイアウト領域内においてパターンに許容される最大面積率が、レイアウト領域の大きさに基づいて規定されており、大きいレイアウト領域ほど、レイアウト領域内におけるパターン間の最小間隔が広く規定されている。
【選択図】 図１

Description

本発明は、電子装置及びその設計方法に係り、特に、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法を用いた平坦化工程を経て製造される電子装置及びその設計方法に関する。

半導体装置、磁気ヘッドなどの電子装置では、薄膜を積層した構造となっている素子や配線構造が採用されている。これら素子の製造過程では、表面を平坦化するためにＣＭＰ法が用いられている。

ＣＭＰ法は、例えば半導体装置の製造では、半導体基板上に形成された素子間を電気的に分離するための素子分離工程や、配線層の形成工程において使用されている。すなわち、ＳＴＩ（Shallow Trench Isolation）法を用いた素子分離工程では、半導体基板上に形成した溝内に絶縁膜を埋め込んだ後この絶縁膜の平坦化のためにＣＭＰが使用されている。また、いわゆるダマシン法と呼ばれる配線形成工程では、絶縁膜に形成した溝内に導電膜を埋め込んだ後、この導電膜の平坦化のためにＣＭＰが使用されている。

ＣＭＰ法を用いた平坦化では、研磨対象物の表面状態がＣＭＰの特性に影響を与えることが一般的に知られている。例えば、半導体装置の例では、活性領域や配線等のパターンのレイアウトが、ＣＭＰの特性に影響する。これは、例えば、広い凹部領域では研磨中の研磨布の変形により膜減りが生じやすく、広い凸部領域では中央部分に研磨残が生じやすいという、研磨の一般的な特性に基づくものである。

パターンのレイアウトに起因するＣＭＰの均一性への影響を防止するための従来の方法は、例えば特許文献１乃至４に記載されている。

特許文献１には、広い凸部領域に起因する研磨残の発生を防止するために、溝パターンの反転パターンを有するマスクを用いて埋め込み材料をエッチングした後にＣＭＰを行う方法が開示されている。

また、特許文献２には、凸パターン密度の疎密によって発生する窪みを防止するために、活性領域が１００μｍ以上の間隔を隔てて形成される場合に、これら活性領域間にダミーパターンとしての活性領域を形成する方法が開示されている。

また、特許文献３には、一定領域内に存在する活性領域の面積率を定義することで、ＣＭＰの均一性を向上する方法が開示されている。

また、特許文献４には、特許文献３に記載の方法を改善し、大きさの異なる２つのウィンドウサイズを用いてチップ内の活性領域の面積率を定義する方法が開示されている。引用文献４に記載の方法は、大きいサイズのウィンドウで定義する活性領域の面積率を、小さいサイズのウィンドウで定義する面積率よりも小さくすることで、局所的には密な活性領域のレイアウトを許容するが、広い領域ではよりならした活性領域の配置を行うという手法である。
特開平０９−１０２５３９号公報 特開平１０−１７３０３５号公報 特開２００１−００７１１４号公報 特開２００３−３４７４０６号公報

しかしながら、上記特許文献１に記載の方法は、ＣＭＰ工程の前に、溝パターンの反転パターンを有するマスクを形成するフォトレジスト工程と、このマスクを用いて埋め込み材量を除去するエッチング工程とが新たに必要となることから、工程追加に伴う製造コストの増大を避けることができない。

また、特許文献２に記載の方法は、半導体基板上の総ての活性領域が１００μｍより小さいパターンであれば効果はあるが、パターンの配置によっては効果を得ることができなかった。例えば５００μｍ角の活性領域が１μｍ間隔で並んでいる領域が１ｍｍ程度連続して存在し、この領域に隣接して０．５μｍ角の活性領域が１μｍ間隔で配置されている領域が１ｍｍ程度連続して存在するような場合、このような活性領域の配置は特許文献２では許容された配置ではあるものの、実際に研磨を行うと、５００μｍ角の活性領域が１μｍ間隔で並んでいる領域では研磨が不十分となり、０．５μｍ角の活性領域が１μｍ間隔で並んでいる領域では過研磨状態となってしまう。

また、特許文献３及び特許文献４に記載の方法は、特許文献２に記載の方法の対策として有効である。しかしながら、近年の電子装置では、素子の微細化が進むにつれ、より広い領域においてより高密度なパターンのレイアウトが要求されており、特許文献３及び特許文献４に記載の方法では対応しきれない状況となってきている。

本発明の目的は、ＣＭＰを用いた平坦化工程を経て製造される電子装置に関し、ＣＭＰ特性への影響を軽減しうるパターン配置を有する電子装置及びこのような電子装置の設計方法を提供することにある。

本発明の一観点によれば、基板に埋め込まれた埋設構造体によって複数のパターンが画定された複数のレイアウト領域を有する電子装置であって、それぞれの前記レイアウト領域毎に、前記パターン間の最小間隔及び前記レイアウト領域内において前記パターンに許容される最大面積率が、前記レイアウト領域の大きさに基づいて規定されており、大きい前記レイアウト領域ほど、前記レイアウト領域内における前記パターン間の最小間隔が広く規定されていることを特徴とする電子装置が提供される。

また、本発明の他の観点によれば、基板に埋め込まれた埋設構造体によって複数のパターンが画定された複数のレイアウト領域を有する電子装置であって、それぞれの前記レイアウト領域毎に、前記パターン間の最小間隔及び前記レイアウト領域内において前記パターンに許容される最大面積率が、前記レイアウト領域の大きさに基づいて規定されており、前記パターンに許容される最大面積率が高い前記レイアウト領域ほど、前記レイアウト領域内における前記パターン間の最小間隔が広く規定されていることを特徴とする電子装置が提供される。

また、本発明の更に他の観点によれば、基板に埋め込まれた埋設構造体によって複数のパターンが画定されたレイアウト領域を有する電子装置の設計方法であって、前記レイアウト領域内における前記パターン間の最小間隔及び前記レイアウト領域内において前記パターンに許容される最大面積率を、前記レイアウト領域の大きさに基づいて規定することを特徴とする電子装置の設計方法が提供される。

本発明によれば、基板に埋め込まれた埋設構造体によって複数のパターンが画定されたレイアウト領域を有する電子装置において、レイアウト領域内におけるパターン間の最小間隔及びレイアウト領域内において当該パターンに許容される最大面積率を、レイアウト領域の大きさに基づいて規定するので、埋設構造体をＣＭＰを用いて形成する際の残存段差を低減することができる。これにより、より高密度なパターンを基板上に設置することができる。

［第１実施形態］
本発明の第１実施形態による電子装置及びその設計方法について図１乃至図１４を用いて説明する。

図１は本実施形態による電子装置の構造を示す平面図、図２乃至図７はレイアウト領域の大きさ、活性領域の最大面積及び活性領域間の最小スペースとの関係を調査するために用いた評価パターンを示す平面図、図８は評価パターン及び管理用パターンの半導体基板上における配置を示す平面図、図９は評価に用いた半導体装置の製造方法を示す工程断面図、図１０は評価パターン上における残存段差を説明する概略断面図、図１１は評価パターン群１〜３における残存段差及びこれに基づく評価結果をまとめたグラフ、図１２は評価パターン群４〜６における残存段差及びこれに基づく評価結果をまとめたグラフ、図１３は図１１の結果から算出した残存段差と活性領域の最小間隔との関係を示すグラフ、図１４は図１２の結果から算出した残存段差と活性領域の最小間隔との関係を示すグラフである。

はじめに、本実施形態による電子装置の構造及び設計方法について図１を用いて説明する。なお、本実施形態による電子装置は半導体装置であり、ＣＭＰによる研磨対象は素子分離絶縁膜となるシリコン酸化膜である。

図１に示すように、半導体基板上には、７００μｍ角のレイアウト領域１０，１２，１４と、３００μｍ角のレイアウト領域２０，２２，２４とが設けられている。レイアウト領域は、例えば回路設計上の単位ブロックである。

レイアウト領域１０，２０は、活性領域の最大面積率が７０％となる領域であり、レイアウト領域１２，２２は、活性領域の最大面積率が８０％となる領域であり、レイアウト領域１４，２４は、活性領域の最大面積率が９０％となる領域である。

ここで、本実施形態による電子装置は、各レイアウト領域内における活性領域間の最小スペース及び活性領域の最大面積率が、レイアウト領域の大きさに応じて適宜定められていることに特徴がある。

具体的には、７００μｍ角のレイアウト領域１０，１２，１４では、活性領域の最大面積率を７０％とするレイアウト領域１０における活性領域間の最小スペースは０．７５μｍとなっており、活性領域の最大面積率を８０％とするレイアウト領域１２における活性領域間の最小スペースは０．８１μｍとなっており、活性領域の最大面積率を９０％とするレイアウト領域１４における活性領域間の最小スペースは０．８７μｍとなっている。

また、３００μｍ角のレイアウト領域２０，２２，２４では、活性領域の最大面積率を７０％とするレイアウト領域２０における活性領域間の最小スペースは０．２５μｍとなっており、活性領域の最大面積率を８０％とするレイアウト領域２２における活性領域間の最小スペースは０．２７μｍとなっており、活性領域の最大面積率を９０％とするレイアウト領域２４における活性領域間の最小スペースは０．３０μｍとなっている。

すなわち、各レイアウト領域における活性領域間の最小スペースは、レイアウト領域が広いほどに大きくなっている。また、各レイアウト領域における活性領域間の最小スペースは、活性領域の最大面積率が大きいほどに大きくなっている。

このようにして、半導体基板上の各レイアウト領域について、レイアウト領域の大きさに応じて活性領域間の最小スペース及び活性領域の所望の最大面積率を適宜設定することにより、素子分離膜の形成過程におけるＣＭＰ後の残存段差を低減することができる。これにより、より高密度な活性領域を半導体基板上に設置することが可能となる。

次に、本実施形態による電子装置において、レイアウト領域の大きさに応じて活性領域間の最小スペース及び活性領域の最大面積率を上記のように設定する理由について、本願発明者による検討結果に基づいて説明する。

まず、活性領域の面積率と活性領域のピッチとを変化し、どの領域からＣＭＰを行いにくくなるのかの評価を行った。評価には、図２乃至図７に示す評価パターンを用いた。

図２（ａ）〜（ｃ）に示す評価パターンは、いずれも素子（活性領域）面積率を９０％としたものである（評価パターン群１）。図２（ａ）に示す評価パターンは、素子（活性領域）幅が２．３μｍであり、素子（活性領域）間隔が０．２５μｍである。図２（ｂ）に示す評価パターンは、素子（活性領域）幅が３μｍであり、素子（活性領域）間隔が０．３３μｍである。図２（ｃ）に示す評価パターンは、素子（活性領域）幅が４μｍであり、素子（活性領域）間隔が０．４４μｍである。

図３（ａ）〜（ｃ）に示す評価パターンは、いずれも、３００μｍ角の領域に、活性領域を８０％の面積率で形成したものである（評価パターン群２）。ここで、図３（ａ）に示す評価パターンは、素子幅が１μｍであり、素子間隔が０．２５μｍである。図３（ｂ）に示す評価パターンは、素子幅が２μｍであり、素子間隔が０．５μｍである。図３（ｃ）に示す評価パターンは、素子幅が４μｍであり、素子間隔が１μｍである。

図４（ａ）〜（ｃ）に示す評価パターンは、いずれも、３００μｍ角の領域に、活性領域を７０％の面積率で形成したものである（評価パターン群３）。ここで、図４（ａ）に示す評価パターンは、素子幅が０．５μｍであり、素子間隔が０．２１μｍである。図４（ｂ）に示す評価パターンは、素子幅が１μｍであり、素子間隔が０．４３μｍである。図４（ｃ）に示す評価パターンは、素子幅が２μｍであり、素子間隔が０．８６μｍである。

図５（ａ）〜（ｃ）に示す評価パターンは、いずれも、７００μｍ角の領域に、活性領域を９０％の面積率で形成したものである（評価パターン群４）。ここで、図５（ａ）に示す評価パターンは、素子幅が５μｍであり、素子間隔が０．５６μｍである。図５（ｂ）に示す評価パターンは、素子幅が７．５μｍであり、素子間隔が０．８３μｍである。図５（ｃ）に示す評価パターンは、素子幅が１０μｍであり、素子間隔が１．１１μｍである。

図６（ａ）〜（ｃ）に示す評価パターンは、いずれも、７００μｍ角の領域に、活性領域を８０％の面積率で形成したものである（評価パターン群５）。ここで、図６（ａ）に示す評価パターンは、素子幅が２μｍであり、素子間隔が０．５μｍである。図６（ｂ）に示す評価パターンは、素子幅が３μｍであり、素子間隔が０．７５μｍである。図６（ｃ）に示す評価パターンは、素子幅が４μｍであり、素子間隔が１μｍである。

図７（ａ）〜（ｃ）に示す評価パターンは、いずれも、７００μｍ角の領域に、活性領域を７０％の面積率で形成したものである（評価パターン群６）。ここで、図７（ａ）に示す評価パターンは、素子幅が２μｍであり、素子間隔が０．８６μｍである。図７（ｂ）に示す評価パターンは、素子幅が３μｍであり、素子間隔が１．２９μｍである。図７（ｃ）に示す評価パターンは、素子幅が４μｍであり、素子間隔が１．１７μｍである。

また、上記評価パターン群１〜６とは別に、管理用パターンとして、１００μｍ角で面積率１００％のパターンを設置した。管理用パターンは、ＣＭＰによる研磨が問題なく行われているかを判断するための基準とするためのパターンである。

また、図８に示すように、上記評価パターン群１〜６及び管理用パターンの周囲は、一辺が２μｍ角の活性領域を面積率が３０％となるように敷き詰めたダミー領域（３０％ダミー領域）とした。また、評価パターン群１〜３は互いに３００μｍ間隔で設置し、評価パターン群４〜６は互いに７００μｍの間隔で設置した。また、評価パターン群１〜３と管理用パターンとは３００μｍ間隔で設置した。

上記評価パターンを有する評価用試料は、図９に示す手順により、シリコン基板４０上に形成した。

まず、シリコン基板４０上に、熱酸化法により、膜厚１０ｎｍのシリコン酸化膜４２を形成した。

次いで、シリコン酸化膜４２上に、ＣＶＤ法により、膜厚１００ｎｍのシリコン窒化膜４４を形成した（図９（ａ））。

次いで、フォトリソグラフィ及びドライエッチングにより、シリコン窒化膜４４、シリコン酸化膜４２及びシリコン基板４０をパターニングし、シリコン基板４０に、上記評価パターンを有する深さ３００ｎｍの素子分離溝４６を形成した（図９（ｂ））。

次いで、熱酸化法により素子分離溝４６の内面にライナー酸化膜（図示せず）を形成後、ＣＶＤ法により、膜厚５００ｎｍのシリコン酸化膜４８を堆積した（図９（ｃ））。

次いで、シリコン酸化膜４８の表面をＣＭＰ法により研磨した（図９（ｄ））。この際、通常の研磨プロセスではシリコン窒化膜４４上のシリコン酸化膜４８が完全になくなるまで研磨を行うが、本評価では、シリコン窒化膜４４上のシリコン酸化膜４８が無くなるまでの研磨に必要とされる時間よりも１０秒程度短い時間で研磨を終了し、シリコン窒化膜４４上にシリコン酸化膜４８が残るように行った（いわゆるアンダー研磨）。

なお、研磨には、研磨パッドとしてロデールニッタ社製ＩＣ１４００を用い、１％程度のセリアにポリアクリルアンモニウム塩を１％程度添加した研磨剤を１分間当たり０．２リットル程度供給ながら行った。また、研磨圧力、研磨線速度は、それぞれ０．３ｋｇ重／ｃｍ^２、１３ｍ／ｓｅｃ程度に設定した。

アンダー研磨を行った後、管理用パターン及び評価パターンのそれぞれについて、残存段差をＫＬＡ−Ｔｅｎｃｏｒ社製、ＨＲＰ−１００にて測定した。なお、残存段差とは、図１０に示すように、対象となる評価パターン上のシリコン酸化膜４８の表面高さと、３０％ダミー領域上のシリコン酸化膜１８の表面高さとの差である。

そして、この残存段差が管理用パターン上の残存段差より大きい評価パターンを研磨しにくいパターンと判定し、残存段差が管理用パターン上の残存段差より小さい評価パターンを研磨にマージンのあるパターンと判定した。

図１１は、評価パターン群１〜３及び管理用パターンにおける残存段差と、これに基づく評価結果をまとめたグラフである。また、図１２は、評価パターン群４〜６及び管理用パターンにおける残存段差と、これに基づく評価結果をまとめたグラフである。図中、研磨しにくいパターンと判定された評価パターンのグラフには×印を、研磨にマージンのあるパターンと判定された評価パターンのグラフには○印を付してある。

図１１及び図１２に示すように、３００μｍ角の評価パターン（評価パターン群１〜３）及び７００μｍ角の評価パターン（評価パターン群４〜６）のいずれの場合にも、残存段差の大きさは、パターン面積率よりも活性領域間の距離に大きく依存していることが判る。

図１１のグラフをもとにして残存段差と活性領域間の距離との関係を表すと、図１３のようになる。また、図１２のグラフを元にして残存段差と活性領域間の距離との関係を表すと、図１４のようになる。図中、点線は、管理用パターンにおける残存段差である。

図１３に示す結果から、３００μｍ角以下のパターンにおいて残存段差が許容範囲（６．５ｎｍ未満）となるに必要な活性領域の距離は、最大面積率が７０％のときに約０．２５μｍ以上、最大面積率が８０％のときに約０．２７μｍ以上、最大面積率が９０％のときに約０．３μｍ以上となる。

つまり、通常の設計ルールであれば活性領域の面積率が６０％程度までしか許容されていなかった場合においても、活性領域の間隔に一定のルールを設けることで、より高密度に活性領域を配置することができる。

同様に、図１４に示す結果から、７００μｍ角以下のパターンにおいて残存段差が許容範囲（６．５ｎｍ未満）となるに必要な活性領域の距離は、最大面積率が７０％のときに約０．７５μｍ以上、最大面積率が８０％のときに約０．８１μｍ以上、最大面積率が９０％のときに約０．８７μｍ以上となる。

つまり、図１１のパターンより更に大きな領域に高密度なパターンを設置したい場合は、よりいっそう活性領域の間隔を広げることが必要となる。

図１１乃至図１４の結果を総合すると、活性領域を設置したい領域、及び設置する活性領域の密度に応じて活性領域と活性領域との間隔を設定することで、より高密度な活性領域を電子デバイス上に設計することが可能となる。

図１１乃至図１４の結果を基にして、活性領域に必要とされる最小スペースＹ［μｍ］と、活性領域の最大面積率Ｘ［％］との関係は、以下の式によって表すことができる。

Ｙ＝（Ｘ−ｂ）／ａ
ここで、ａ，ｂは、面積率を求める際に使用する枠の一辺の長さをＬとして、それぞれ以下のように表される。

ａ＝−０．５７４×Ｌ＋５６６．９４
ｂ＝−０．０６３３×Ｌ−８．９０８
なお、上記式は、最大面積率Ｘが７０≦Ｘ≦９０程度、枠の一辺の長さＬが３００≦Ｌ≦８５０程度の範囲において適用可能である。

このように、活性領域に必要とされる最小スペースＹ［μｍ］、活性領域の最大面積率Ｘ［％］、面積率を求める際に使用する枠の一辺の長さＬ［μｍ］との間には、一定の関係を見出すことができる。したがって、面積率を求める際に使用するレイアウト領域の一辺の長さが与えることにより、活性領域の最大面積率と活性領域に必要とされる最小スペースとを適宜決定することができる。

なお、上述の評価により導出された、レイアウト領域の大きさ、活性領域の最大面積率及び活性領域間の最小スペースの関係は、ラインアンドスペースパターンをレイアウト領域内の全体に敷き詰めた、ＣＭＰに対して最も厳しいと考えられる条件の下に求められたものである。したがって、実際の電子装置においては、レイアウト領域内の大部分（例えば６０％程度以上）のパターンについて上記関係を満たすように配置すれば、他の一部のパターンについては上記関係を満たさない配置が含まれていても、ＣＭＰの特性に影響を与えることはない。

このように、本実施形態によれば、ＳＴＩ法により形成された素子分離膜を有する電子装置の設計にあたり、各レイアウト領域の大きさに応じて活性領域間の最小スペース及び活性領域の所望の最大面積率を適宜設定するので、素子分離膜の形成過程におけるＣＭＰ後の残存段差を低減することができる。これにより、より高密度な活性領域を半導体基板上に設置することができる。

［第２実施形態］
本発明の第２実施形態による電子装置及びその設計方法について図１５乃至図１７を用いて説明する。

図１５はダマシン法を用いた一般的な配線層の形成方法を示す工程断面図、図１６は配線間隔及び密度を変化したときのＣｕ膜厚の変化を示すグラフ、図１７はオーバープレートのパターン依存性を調査するために用いた設計パターンの一例を示す図である。

本実施形態による電子装置は半導体装置であり、ＣＭＰによる研磨対象は配線層となる導電膜である。

はじめに、いわゆるダマシン法を用いた一般的な配線層の形成方法について図１５を用いて説明する。

まず、シリコン基板５０上に、例えばプラズマＣＶＤ法により、例えば膜厚３００ｎｍのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜５２を形成する。

次いで、層間絶縁膜５２上に、例えばプラズマＣＶＤ法により、例えば膜厚２０ｎｍのシリコン窒化膜を堆積し、シリコン窒化膜よりなるエッチングストッパ膜５４を形成する。

次いで、エッチングストッパ膜５４上に、例えばプラズマＣＶＤ法により、例えば膜厚４５０ｎｍのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜５６を形成する（図１５（ａ））。

次いで、フォトリソグラフィにより、層間絶縁膜５６上に、配線層の形成予定領域を露出するフォトレジスト膜５８を形成する。

次いで、フォトレジスト膜５８をマスクとして層間絶縁膜５６をドライエッチングし、層間絶縁膜５６に配線溝６０を形成する（図１５（ｂ））。

次いで、フォトレジスト膜５８を除去した後、例えばスパッタ法により、例えば膜厚２５ｎｍのＴａＮ膜を堆積し、ＴａＮ膜よりなる拡散バリア膜６２を形成する。

次いで、拡散バリア膜６２上に、例えばスパッタ法により、例えば膜厚２０ｎｍのＣｕ膜を形成する。

次いで、スパッタ法により堆積したＣｕ膜をシードとして、電解めっき法により、例えば膜厚１．３μｍのＣｕ膜６４を形成する（図１５（ｃ））。

次いで、ＣＭＰ法により、層間絶縁膜５６の上面が露出するまでＣｕ膜６４及び拡散バリア膜６２を平坦化する。これにより、配線溝６０内に埋め込まれ、拡散バリア膜６２及びＣｕ膜６４よりなる配線層６６を形成する（図１５（ｄ））。

このように、ダマシン配線により形成する配線層６６の場合においても、研磨対象であるＣｕ膜６４の表面状態には、層間絶縁膜５６に形成された配線溝６０のパターンが反映され、ＳＴＩ法により素子分離膜を形成する第１実施形態の場合と同様、ＣＭＰによる研磨の特性に影響を与える。

また、近年では、Ｃｕ膜６４の埋め込みの際に用いられる電解めっき法として、ボトムアップ成長様式と呼ばれる成長機構を用いた埋め込み方法が採用されている。ボトムアップ成長様式は、溝や孔の側壁及び底面から均一に成長する従来のコンフォーマル成長様式とは異なり、溝や孔の底面上に優先的に成長する特徴を有する。このため、コンフォーマル成長様式に比べて空隙ボイドやシームが溝や孔内部に残存する確率が少なくなり、より高いアスペクト比の溝や孔を埋め込むことができる。

その一方、ボトムアップ成長様式によりＣｕ膜を成長した場合、溝・孔部分における成長レートが速いことに起因して、形成されたＣｕ膜が溝・孔パターン上で盛り上がり、平坦部と比較して膜厚が厚くなるという現象（オーバープレート現象）が生じる。

図１６は、配線密度及び配線幅を変えたときのＣｕ膜厚の変化を示すグラフである。図示するように、ボトムアップ成長様式によりＣｕ膜を成長した場合、オーバープレートは、配線密度が高いほどに、配線幅が狭いほどに、大きくなる。

設計ルールが微細化されるにつれ、Ｃｕ配線幅はより微細化され且つデバイスの高機能化のために高密度化されるため、Ｃｕ膜厚の局所的な増加はより顕著となっていく。Ｃｕ膜厚が厚い領域が小さければ、ＣＭＰによる研磨で問題が生じることは無い。しかしながら、Ｃｕ膜厚が厚い領域が広く存在する場合、層間絶縁膜５６上部にＣｕ膜が残ってしまい、配線のショートを引き起こすことにもなる。このように、オーバープレートの増加は、ＣＭＰ法によりＣｕ膜を研磨する際の大きな阻害要因となっている。

したがって、ダマシン法により形成するＣｕ配線層の場合にも、本発明の第１実施形態の場合と同様、各レイアウト領域の大きさに応じて、配線層間の最小スペース及び配線層の最大面積率を設定することが考えられる。

かかる観点のもと、配線密度及び配線間隔を変化した場合におけるオーバープレート量の変化について検討した。すなわち、図１７に示すように、１ｍｍ角及び２ｍｍ角のエリアに、配線と配線との間隔を１２０ｎｍで配線密度が５０％のパターンと（図１７（ａ））、配線と配線との間隔が２００ｎｍで配線密度が６０％のパターンとを設置し、ＣＭＰによるＣｕ研磨後の残膜を比較した。

この結果、図１７（ａ）に示すパターンでは、１ｍｍ角の領域においては研磨は正常に行われたが、２ｍｍ角の領域においては研磨残が生じた。一方、図１７（ｂ）に示すパターンでは、１ｍｍ角及び２ｍｍ角の領域のいずれにおいても、研磨は正常に行われた。これらのことは、ダマシン法により形成するＣｕ配線の場合にも、レイアウト領域が狭いほどに配線密度を高くできることを意味しており、また、配線と配線との間隔を広くすることでより高密度なパターン配列を実現できることを意味している。これは、配線間隔を広げることで、よりオーバープレート量が小さくなるため、Ｃｕ研磨が容易になったためである。

このように、本実施形態によれば、ダマシン法により形成するＣｕ配線層の場合にも、本発明の第１実施形態の場合と同様、各レイアウト領域の大きさに応じて配線層間の最小スペース及び配線層の最大面積率を設定することにより、Ｃｕ膜のオーバープレートを抑制し、ひいてはＣＭＰ後のＣｕ残渣の発生を防止することができる。これにより、より高密度な配線層を半導体基板上に設置することができる。

［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。

例えば、上記第１実施形態では、レイアウト領域を３００μｍ角及び７００μｍ角とし、上記第２の実施形態では、レイアウト領域を１ｍｍ及び２ｍｍとしたが、本発明はこれらの広さのレイアウト領域に限定されるものではない。同様に、活性領域の間隔及び密度、配線層の間隔及び密度についても、実施形態に記載の値に限定されるものではない。

溝内に埋め込む埋め込み材料による表面段差は、ＣＶＤ法や電解めっき法による成膜条件等によって変化する。また、ＣＭＰの研磨能力も、研磨対象の材料、研磨液、研磨布の種類等によって変化する。したがって、各レイアウト領域の大きさ、その中に形成する所定パターンの最大面積率及び最小スペースとの関係については、例えば上記第１実施形態に記載の方法を用いて予め取得しておき、この結果に基づいて適宜設定することが望ましい。

また、上記実施形態では、単純なラインアンドスペースパターンを例にして説明しており、パターン間の最小スペースとは矩形形状を有するパターン同士の最小距離を意味しているが、これに限定されるものではない。例えば、図１８に示すような突起７２を有するパターン７０においては、突起７２以外の箇所の距離ｄをパターン間の最小スペースとして扱うことができる。

また、上記実施形態では、電子装置として半導体装置を例に挙げ、基板に埋め込まれた埋設構造体が素子分離絶縁膜やダマシン配線の場合について説明したが、本発明を適用可能な電子装置は半導体装置に限定されるものではない。本発明は、薄膜磁気ヘッド等、ＣＭＰにより研磨を行って作成する電子デバイス全般に適用することができる。

本発明の第１実施形態による電子装置及びその設計方法を示す平面図である。 レイアウト領域の大きさ、活性領域の最大面積及び活性領域間の最小スペースとの関係を調査するために用いた評価パターンを示す平面図（その１）である。 レイアウト領域の大きさ、活性領域の最大面積及び活性領域間の最小スペースとの関係を調査するために用いた評価パターンを示す平面図（その２）である。 レイアウト領域の大きさ、活性領域の最大面積及び活性領域間の最小スペースとの関係を調査するために用いた評価パターンを示す平面図（その３）である。 レイアウト領域の大きさ、活性領域の最大面積及び活性領域間の最小スペースとの関係を調査するために用いた評価パターンを示す平面図（その４）である。 レイアウト領域の大きさ、活性領域の最大面積及び活性領域間の最小スペースとの関係を調査するために用いた評価パターンを示す平面図（その５）である。 レイアウト領域の大きさ、活性領域の最大面積及び活性領域間の最小スペースとの関係を調査するために用いた評価パターンを示す平面図（その６）である。 評価パターン及び管理用パターンの半導体基板上における配置を示す平面図である。 評価に用いた半導体装置の製造方法を示す工程断面図である。 評価パターン上における残存段差を説明する概略断面図である。 評価パターン群１〜３における残存段差及びこれに基づく評価結果をまとめたグラフである。 評価パターン群４〜６における残存段差及びこれに基づく評価結果をまとめたグラフである。 図１１の結果から算出した残存段差と活性領域の最小間隔との関係を示すグラフである。 図１２の結果から算出した残存段差と活性領域の最小間隔との関係を示すグラフである。 ダマシン法を用いた一般的な配線層の形成方法を示す工程断面図である。 配線間隔及び密度を変化したときのＣｕ膜厚の変化を示すグラフである。 オーバープレートのパターン依存性を調査するために用いた設計パターンの一例を示す図である。 本発明の実施形態の変形例による電子装置の構造を示す平面図である。

符号の説明

１０，１２，１４…７００μｍ角のレイアウト領域
２０，２２，２４…３００μｍ角のレイアウト領域
４０，５０…シリコン基板
４２，４８…シリコン酸化膜
４４…シリコン窒化膜
４６…素子分離溝
５２，５６…層間絶縁膜
５４…エッチングストッパ膜
５８…フォトレジスト膜
６０…配線溝
６２…拡散バリア膜
６４…Ｃｕ膜
６６…配線層
７０…パターン
７２…突起

Claims (10)

1. 基板に埋め込まれた埋設構造体によって複数のパターンが画定された複数のレイアウト領域を有する電子装置であって、
   それぞれの前記レイアウト領域毎に、前記パターン間の最小間隔及び前記レイアウト領域内において前記パターンに許容される最大面積率が、前記レイアウト領域の大きさに基づいて規定されており、
   大きい前記レイアウト領域ほど、前記レイアウト領域内における前記パターン間の最小間隔が広く規定されている
   ことを特徴とする電子装置。
2. 基板に埋め込まれた埋設構造体によって複数のパターンが画定された複数のレイアウト領域を有する電子装置であって、
   それぞれの前記レイアウト領域毎に、前記パターン間の最小間隔及び前記レイアウト領域内において前記パターンに許容される最大面積率が、前記レイアウト領域の大きさに基づいて規定されており、
   前記パターンに許容される最大面積率が高い前記レイアウト領域ほど、前記レイアウト領域内における前記パターン間の最小間隔が広く規定されている
   ことを特徴とする電子装置。
3. 請求項１又は２記載の電子装置において、
   前記埋設構造体は、半導体基板に埋め込まれた素子分離絶縁膜であり、
   前記パターンは、前記素子分離絶縁膜により画定された活性領域のパターンである
   ことを特徴とする電子装置。
4. 請求項３記載の電子装置において、
   前記レイアウト領域は、３００μｍ角以下の広さを有し、
   前記活性領域のパターンの最大面積率は、７０％以上であり、
   前記活性領域のパターン間の最小間隔は、０．２５μｍ以上である
   ことを特徴とする電子装置。
5. 請求項３記載の電子装置において、
   前記レイアウト領域は、７００μｍ角以下の広さを有し、
   前記活性領域のパターンの最大面積率は、７０％以上であり、
   前記活性領域のパターン間の最小間隔は、０．７５μｍ以上である
   ことを特徴とする電子装置。
6. 請求項１又は２記載の電子装置において、
   前記埋設構造体は、絶縁膜に埋め込まれた導電膜であり、
   前記パターンは、前記導電膜により構成される配線層のパターンである
   ことを特徴とする電子装置。
7. 請求項６記載の電子装置において、
   前記レイアウト領域は、２ｍｍ角以下の広さを有し、
   前記配線層のパターンの最大面積率は、５０％より大きく、
   前記配線層のパターン間の最小間隔は、１２０ｎｍ以上である
   ことを特徴とする電子装置。
8. 基板に埋め込まれた埋設構造体によって複数のパターンが画定されたレイアウト領域を有する電子装置の設計方法であって、
   前記レイアウト領域内における前記パターン間の最小間隔及び前記レイアウト領域内において前記パターンに許容される最大面積率を、前記レイアウト領域の大きさに基づいて規定する
   ことを特徴とする電子装置の設計方法。
9. 請求項８記載の電子装置の設計方法において、
   複数の前記レイアウト領域について、それぞれの前記レイアウト領域毎に、前記パターン間の最小間隔及び前記レイアウト領域内において前記パターンに許容される最大面積率を、前記レイアウト領域の大きさに基づいて規定し、
   大きい前記レイアウト領域ほど、前記レイアウト領域内における前記パターン間の最小間隔を広く規定する
   ことを特徴とする電子装置の設計方法。
10. 請求項８記載の電子装置の設計方法において、
    複数の前記レイアウト領域について、それぞれの前記レイアウト領域毎に、前記パターン間の最小間隔及び前記レイアウト領域内において前記パターンに許容される最大面積率を、前記レイアウト領域の大きさに基づいて規定し、
    前記パターンに許容される最大面積率が高い前記レイアウト領域ほど、前記レイアウト領域内における前記パターン間の最小間隔を広く規定する
    ことを特徴とする電子装置の設計方法。
    

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