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KR100689825B1 - 희생막을 이용한 반도체 소자의 형성방법들 - Google Patents

희생막을 이용한 반도체 소자의 형성방법들 Download PDF

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KR100689825B1
KR100689825B1 KR1020050012082A KR20050012082A KR100689825B1 KR 100689825 B1 KR100689825 B1 KR 100689825B1 KR 1020050012082 A KR1020050012082 A KR 1020050012082A KR 20050012082 A KR20050012082 A KR 20050012082A KR 100689825 B1 KR100689825 B1 KR 100689825B1
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interlayer insulating
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insulating film
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구자응
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삼성전자주식회사
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Abstract

희생막을 이용한 반도체 소자의 형성방법들을 제공한다. 이 형성방법들은 다마신 공정에서 화학 기계적 연마 공정동안 반도체 기판의 전면에 걸쳐서 희생막 아래의 층간절연막들의 두께 분포를 균일되게 하는 방안을 제시한다. 이를 위해서, 반도체 기판의 상부에 패드막, 패드 층간절연막 및 식각 저지막을 형성한다. 상기 식각 저지막을 덮도록 패드 층간절연막 상에 평탄화 층간절연막 및 희생막을 계속해서 차례로 형성한다. 상기 희생막은 화학 기계적 연마 공정에 대해서 평탄화 층간절연막보다 식각률이 큰 절연막을 사용하여 형성한다. 상기 희생막 및 평탄화 층간절연막에 트랜치를 적어도 하나 형성한다. 그리고, 상기 트랜치 아래에 위치되도록 식각 저지막, 패드 층간절연막 및 패드막에 비아 콘택홀을 형성한다. 상기 트랜치 및 비아 콘택홀을 채우도록 희생막 상에 확산 방지막 및 도전막을 차례로 형성한다. 상기 도전막, 확산 방지막 및 희생막에 적어도 일 회의 화학 기계적 연마 공정을 수행한다.
화학 기계적 연마 공정, 희생막, 트랜치, 비아 콘택홀.

Description

희생막을 이용한 반도체 소자의 형성방법들{METHODS OF FORMING A SEMICONDUCTOR DEVICE USING A SACRIFICIAL LAYER}
도 1 은 본 발명에 따른 반도체 기판의 평면도이다.
도 2 내지 도 11 은 각각이 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 반도체 소자의 형성방법을 설명해주는 단면도들이다.
도 12 는 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 반도체 기판의 전면 상의 두께 분포를 보여주는 그래프이다.
도 13 은 본 발명에 따른 화학 기계적 연마 공정들을 통해서 반도체 기판 상의 단차를 보여주는 그래프이다.
본 발명은 반도체 소자의 형성방법들에 관한 것으로서, 상세하게는, 희생막을 이용한 반도체 소자의 형성방법들에 관한 것이다.
최근에, 반도체 소자는 반도체 기판 상에 개별 소자들을 배치한 후 층간절연막들을 이용해서 개별소자들을 서로 연결시키려고 반도체 제조 공정들의 공정 마진을 늘리는 연구들이 많이 적용되고 있다. 상기 연구들 중 하나는 층간절연막들에화학 기계적 연마 공정을 사용하는 것이다. 상기 반도체 제조 공정들은 포토, 식각 및 증착 공정들을 일컫는다. 상기 층간절연막들은 일반적으로 개별 소자들을 덮어서 그들을 고립시키려고 반도체 기판 상에 형성된다. 이를 위해서, 상기 층간절연막들은 개별 소자들 및 반도체 기판 사이, 개별 소자들 사이의 단차들을 제거하려고 화학 기계적 연마 공정을 통하여 양호한 평탄화 특성을 가지고 사용되어져 왔다. 상기 층간절연막들의 평탄화 특성은 주어진 디자인 룰을 가지고 포토, 식각 및 증착 공정들의 공정 마진을 증가시킬 수 있다.
그러나, 상기 화학 기계적 연마 공정은 반도체 기판의 전면에 걸쳐서 층간절연막들의 두께 분포를 균일되게 유지시킬 수 없다. 왜냐하면, 상기 화학 기계적 연마 공정은 개별 소자들의 물리적인 단차들 이외에 연마 장비의 고유 특성들에 기인해서 반도체 기판의 소정 영역들에 또 다른 단차들을 각각 형성하기 때문이다. 상기 고유 특성들은 연마 장비의 패드(Pad), 웨이퍼(Wafer) 또는 캐리어(Carrier) 해드 및 소모성의 컨디셔너(Conditioner)들의 라이프 타임(Life Time)에 의존한다. 이를 통해서, 상기 화학 기계적 연마 공정은 포토, 식각 및 증착 공정들의 공정 마진을 줄일 수 있다.
한편, "메탈로 채워진 반도체 형상들을 형성해서 이후의 메탈 CMP 공정을 개선하는 방법(METHODS FOR FORMING METAL FILLED SEMICONDUCTOR FEATURES TO IMPROVE A SUBSEQENT METAL CMP PROCESS)" 이 미국특허공보 제 6,599,838 호(U.S PATENT No. 6,599,838)에 츄 샤이(Tsu Shih) 등에 의해 개시된 바 있다.
상기 미국특허공보 제 6,599,838 호에 따르면, 이 방법은 제 1 및 제 2 유전 절연막들이 차례로 배치된 반도체 제조 기판(Semiconductor Processing Substrate)을 제공하는 것을 포함한다. 상기 제 1 및 제 2 유전 절연막(Dielectric Insulating Layer)은 개구부를 갖는다. 그리고, 상기 제 2 유전 절연막은 화학 기계적 연마 공정에서 제 1 유전막 대비 1/2 미만의 제거율(Removal Rate)을 갖도록 형성된다. 상기 개구부를 채우도록 제 2 유전 절연막 상에 메탈을 형성한다. 계속해서, 상기 제 2 유전 절연막이 노출될 때까지 메탈에 화학 기계적 연마 공정을 수행한다.
그러나, 상기 방법은 제 2 유전 절연막을 사용해서 반도체 제조 기판의 상부를 평탄화시킬 수 없다. 왜냐하면, 상기 방법은 화학 기계적 연마 공정 이전의 제 1 유전 절연막의 상면을 평탄화시킬 수 없기 때문이다. 또한, 상기 방법은 화학 기계적 연마 공정후 연마 장비의 고유 특성들로 인해서 제 2 유전 절연막의 두께를 반도체 제조 기판의 전면에 걸쳐서 균일되게 할 수 없다.
본 발명이 이루고자 하는 기술적 과제는 화학 기계적 연마 공정을 통해서 반도체 기판의 상부를 평탄화할 수 있는 희생막을 이용한 반도체 소자의 형성방법들을 제공하는데 있다.
상기 기술적 과제를 구현하기 위해서, 본 발명은 희생막을 이용한 반도체 소자의 형성방법들을 제공한다.
이 형성방법의 일 실시예는 반도체 기판의 상부에 패드막, 패드 층간절연막, 식각 저지막, 평탄화 층간절연막 및 희생막을 차례로 형성하는 것을 포함한다. 상기 희생막 및 평탄화 층간절연막에 트랜치들을 형성한다. 상기 식각 저지막 및 패드 층간절연막 그리고 패드막에 비아 콘택홀들을 형성한다. 상기 비아 콘택홀들은 각각이 반도체 기판의 전면에 걸쳐서 트랜치들 아래에 위치된다. 상기 트랜치들 및 비아 콘택홀들을 채우도록 희생막 상에 확산 방지막 및 도전막을 차례로 형성한다. 상기 도전막, 확산 방지막 및 희생막에 화학 기계적 연마 공정을 연이어 두번 수행한다. 상기 화학 기계적 연마 공정은 첫번째 수행되는 동안 반도체 기판의 전면에 걸쳐서 확산 방지막 및 상기 희생막을 부분적으로 노출시킨다. 그리고, 상기 화학 기계적 연마 공정은 두번째 수행되는 동안 반도체 기판의 전면에 걸쳐서 평탄화 층간절연막을 균일되게 노출시켜서 반도체 기판의 상부를 평탄화시키도록 수행된다. 상기 화학 기계적 연마 공정은 두번째 수행되는 동안 연마제를 사용해서 평탄화 층간절연막 대비 희생막에 대해서 식각 선택비를 가지도록 수행된다.
상기 형성방법의 다른 실시예는 반도체 기판의 상부에 패드막, 패드 층간절연막, 식각 저지막, 평탄화 층간절연막 및 희생막을 차례로 형성하는 것을 포함한다. 상기 희생막 및 평탄화 층간절연막에 트랜치들을 형성한다. 상기 식각 저지막 및 패드 층간절연막 그리고 패드막에 비아 콘택홀들을 형성한다. 상기 비아 콘택홀들은 각각이 반도체 기판의 전면에 걸쳐서 트랜치들의 아래에 위치된다. 상기 트랜치들 및 비아 콘택홀들을 채우도록 희생막 상에 확산 방지막 및 도전막을 차례로 형성한다. 상기 도전막, 확산 방지막 및 희생막에 화학 기계적 연마 공정을 연이어 두 번 수행한다. 상기 화학 기계적 공정은 첫번째 수행되는 동안 반도체 기판의 전면에 걸쳐서 확산 방지막 및 희생막을 부분적으로 노출시킨다. 그리고, 상기 화학 기계적 연마 공정은 두번째 수행되는 동안 반도체 기판의 전면에 걸쳐서 평탄화 층간절연막을 균일되게 노출시켜서 반도체 기판의 상부를 평탄화시키도록 수행된다. 상기 화학 기계적 연마 공정은 두번째 수행되는 동안 평탄화 층간절연막 대비 희생막에 대해서 식각 선택비를 가지도록 수행된다.
본 발명에 따른 희생막을 이용한 반도체 소자의 형성방법들은 첨부한 참조 도면들을 참고해서 보다 상세하게 설명하기로 한다.
도 1 은 본 발명에 따른 반도체 기판의 평면도이다. 도 2 내지 도 11 은 각각이 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 반도체 소자의 형성방법을 설명해주는 단면도들이다.
도 1 및 도 2 를 참조하면, 반도체 기판(10) 상에 복수 개의 하부 패턴(24)들을 형성한다. 상기 하부 패턴(24)들은 반도체 기판(10)의 전면에 걸쳐서 형성된다. 상기 하부 패턴(24)들은 구리(Cu)를 사용해서 형성하는 형성하는 것이 바람직하다. 상기 하부 패턴(24)들을 덮도록 반도체 기판(10) 상에 매립 층간절연막(28)및 패드막(30)을 차례로 형성한다. 그리고, 상기 패드막 상에 패드 층간절연막(35) 을 형성한다. 상기 패드막(30)은 공지된 식각 공정에 대해서 상기 패드 층간절연막(35) 및 매립 층간절연막(28)과 다른 식각률을 갖는 절연막을 사용하여 형성되는 것이 바람직하다. 상기 매립 층간절연막(28)은 공지된 식각 공정에 대해서 패드 층간절연막(35)과 동일한 식각률을 갖도록 형성하는 것이 바람직하다.
도 1 및 도 3 을 참조하면, 상기 패드 층간절연막(35) 상에 식각 저지막(40) 및 평탄화 층간절연막(45)을 차례로 형성한다. 계속해서, 상기 평탄화 층간절연막(45) 상에 희생막(50)을 형성한다. 이를 통해서, 상기 희생막(50) 및 평탄화 층간절연막(45)은 반도체 기판(10)의 상부에 도 1 과 같이 형성될 수 있다. 상기 희생막(50)은 화학 기계적 연막 공정에 대해서 평탄화 층간절연막(45)과 다른 식각률을 갖는 절연막을 사용하여 형성되는 것이 바람직하다. 상기 평탄화 층간절연막(45)은 화학 기계적 연막 공정 이외의 공지된 식각 공정에 대해서 식각 저지막(40)과 다른 식각률을 갖는 절연막을 사용하여 형성되는 것이 바람직하다. 그리고, 상기 평탄화 층간절연막(45)은 공지된 식각 공정에 대해서 패드 층간절연막(35)과 동일한 식각률을 갖는 절연막을 사용해서 형성하는 것이 바람직하다. 이때에, 상기 희생막(50)은 공지된 식각 공정에 대해서 식각 저지막(40)과 다른 식각률을 갖는 것이 바람직하다.
한편, 본 발명에 따르면, 상기 희생막(50)은 화학 기계적 연마 공정을 통해서 평탄화 층간절연막(45)보다 연마율이 높거나 또는 연마 속도가 빠른 절연막을 사용하는 것이 바람직하다. 이를 위해서, 상기 평탄화 층간절연막(45)으로 FSG(Fluorine-doped Silicon Glass)를 사용하는 경우, 상기 희생막(50)은 BPSG, SiON 및 Low-k 물질 중 선택된 하나를 사용하는 것이 바람직하다. 상기 Low-k 물질은 Black Diamond, Coral, Aurora 또는 그와 유사한 유전상수를 갖는 물질을 사용하는 것이 바람직하다. 또한, 상기 평탄화 층간절연막(45)으로 Black Diamond, Coral, Aurora 또는 그와 유사한 유전상수를 갖는 물질을 포함하는 Low-k 물질을 사용하는 경우, 상기 희생막(50)은 Low-k 물질보다 낮은 유전상수를 갖는 Lower-k 물질을 사용할 수 있다. 상기 Lower-k 물질은 Nonoporous silicate, BCB, Flare, ALCAP 또는 LKD 를 사용하는 것이 바람직하다.
도 1 및 도 4 를 참조하면, 상기 희생막(50) 상에 포토레지스트 막(52)을 형성한다. 상기 포토레지스트 막(52)은 하부 패턴(24)들의 상부에 위치하는 개구부(54)들을 갖도록 형성된다. 상기 포토레지스트 막(52)을 식각 마스크로 사용해서 개구부(54)들을 통하여 희생막(50), 평탄화 층간절연막(45), 식각 저지막(40), 패드 층간절연막(35) 및 패드막(30)에 식각 공정(56)을 차례로 수행한다. 상기 식각 공정(56)은 하부 패턴(24)들을 노출시키도록 패드막(30), 패드 층간절연막(35), 식각 저지막(40), 평탄화 층간절연막(45) 및 희생막(50)에 비아 콘택홀(58)들을 형성한다.
상기 비아 콘택홀(58)들을 형성한 후, 상기 포토레지스트 막(52)을 반도체 기판(10)으로부터 제거한다.
도 1 및 도 5 를 참조하면, 상기 희생막(50) 상에 포토레지스트 막(62)을 연이어 형성한다. 상기 포토레지스트 막(60)은 비아 콘택홀(58)들의 상부에 개구부(62)들을 각각 갖도록 형성된다. 상기 포토레지스트 막(60)을 식각 마스크로 사용해서 개구부(62)들을 통하여 희생막(50), 평탄화 층간절연막(45)에 식각 공정(64)을 차례로 수행한다. 상기 식각 공정(64)은 비아 콘택홀(58)들의 상부에 트랜치(66)들을 각각 형성한다. 이때에, 상기 하부 패턴(24)들은 트랜치(66)들 및 비아 콘택홀(58)들을 통해서 노출되도록 형성된다. 상기 비아 콘택홀(58)들의 폭은 트랜치(66)들의 직경보다 크게 형성하는 것이 바람직하다.
상기 트랜치(66)들을 형성한 후, 상기 포토레지스트 막(60)을 반도체 기판(10)으로부터 제거한다.
도 1, 도 6 내지 도 8 을 참조하면, 상기 비아 콘택홀(58)들 및 트랜치(66)들을 채우도록 희생막(50) 상에 확산 방지막(70) 및 도전막(73)을 차례로 형성한다. 상기 확산 방지막(70)은 트랜치(66)들 및 비아 콘택홀(58)들을 컨포멀하게 덮도록 형성하는 것이 바람직하다. 상기 확산 방지막(70)은 차례로 적층된 탄탈륨 나이트라이드(TaN) 및 타이타늄(Ti)를 사용해서 형성하는 것이 바람직하다. 상기 확산 방지막(70)은 단독으로 탄탈륨 나이트라이드(TaN) 또는 탄탈륨(Ta)을 사용해서 형성할 수 있다. 상기 도전막(73)은 구리(Cu)를 사용해서 형성하는 것이 바람직하다.
상기 확산 방지막(70)이 노출될 때까지 도전막(73)에 1 차 화학 기계적 연마 공정(75)을 수행한다. 상기 1 차 화학 기계적 연마 공정(75)은 확산 방지막(70)이 노출될 때까지 수행되는 것이 바람직하다. 상기 1 차 화학 기계적 연마 공정(75)은 비아 콘택홀(58)들로부터 연장되어서 트랜치(66)들을 채우는 상부 패턴(79)들을 각각 형성한다. 이때에, 상기 1 차 화학 기계적 연마 공정(75)은 도 1 의 반도체 기판(10)의 가장자리 영역들(A, C) 및 중심 영역(B)에서 확산 방지막(70) 및 희생막(50)을 각각 노출시키도록 수행된다. 상기 반도체 기판(10)의 가장자리 영역들(A, C)의 확산 방지막(70)은 도 7 을 통해서 도시될 수 있다. 그리고, 상기 반도체 기판(10)의 중심 영역(B)의 희생막(50)은 도 8 을 통해서 도시될 수 있다.
결론적으로, 상기 1 차 화학 기계적 연마 공정(75)은 연마 공정의 산포때문에 반도체 기판(10)의 전면에 걸쳐서 희생막(50)의 두께를 균일되게 유지시키지 못한다. 이를 통해서, 상기 1 차 화학 기계적 연마 공정(75)은 반도체 기판(10)의 가장자리 영역들(A, C)에서 희생막(50)이 소정 두께(T1)로 유지되도록 수행된다. 그리고, 상기 1 차 화학 기계적 연마 공정(75)은 반도체 기판(10)의 중심 영역(B)에서 희생막(50)이 소정 두께(T2)로 유지되도록 수행된다. 상기 1 차 화학 기계적 연마 공정(75)을 수행한 후, 상기 반도체 기판(10)의 가장자리 영역들(A, C) 상의 매립 층간절연막(28) 내지 희생막(50)의 두께(T3)는 반도체 기판(10)의 중심 영역(B) 상의 매립 층간절연막(28) 내지 희생막(50)의 두께(T4)와 다르다.
도 1, 도 9 내지 도 11 을 참조하면, 상기 반도체 기판(10)의 가장자리 영역들(A, C) 및 중심 영역(B)에서 평탄화 층간절연막(45)이 노출되도록 2 차 화학 기계적 연마 공정(77)을 계속해서 수행한다. 상기 2 차 화학 기계적 연마 공정(77)은 평탄화 층간절연막(45)을 부분적으로 제거하도록 소정 시간동안 수행되는 것이 바람직하다. 이와 반대로, 상기 2 차 화학 기계적 연마 공정(77)은 평탄화 층간절연막(45)의 식각 선택비 대비 희생막(50)의 식각 선택비를 크게하는 연마제를 채택해서 수행될 수 있다. 상기 연마제는 실리카(Silica), 알루미나(Alumina) 또는 세리아(Ceria)를 사용할 수 있다.
한편, 상기 2 차 화학 기계적 연마 공정(77)은 반도체 기판(10)의 가장자리 영역들(A, C) 및 중심 영역(B)의 확산 방지막(70) 및 희생막(50)을 제거해서 도 9 및 도 10 의 수평선들(D, E) 상의 평탄화 층간절연막(45)들을 각각 노출시키도록 수행될 수 있다. 상기 2 차 화학 기계적 연마 공정(77)은 반도체 기판(10)의 가장자리 영역들(A, C) 및 중심 영역(B)에서 비아 콘택홀(58)들 및 트랜치(66)들을 차례로 채우는 확산 방지막 패턴(72)들 및 상부 패턴(79)들을 형성한다.
결론적으로, 상기 2 차 화학 기계적 연마 공정(77)을 수행한 후, 상기 반도체 기판(10)의 가장자리 영역들(A, C) 및 중심 영역(B) 상의 매립 층간절연막(28) 내지 평탄화 층간절연막(45)은 동일한 두께(T5)를 갖도록 도 11 과 같이 형성된다. 이를 통해서, 상기 2 차 화학 기계적 연마 공정(77)은 반도체 기판(10)의 상부를 평탄화시켜서 반도체 소자(80)를 형성한다.
도 12 는 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 반도체 기판의 전면 상의 두께 분포를 보여주는 그래프이다. 도 13 은 본 발명에 따른 화학 기계적 연마 공정들을 통해서 반도체 기판 상의 단차를 보여주는 그래프이다.
도 1, 도 12 및 도 13 을 참조하면, 상기 1 차 및 2 차 화학 기계적 연마 공정들(75, 77)을 수행한 후 두께 측정들을 각각 수행한다. 상기 두께 측정들은 반도체 기판(10)의 가장자리 영역들(A, C) 및 중심 영역(B) 상의 매립 층간절연막(28) 내지 희생막(50), 매립 층간절연막(28) 내지 평탄화 층간절연막(45)에 대해서 수행할 수 있다. 따라서, 상기 두께 측정들은 1 차 및 2 차 화학 기계적 연마 공정들(75, 77)을 수행한 후 반도체 기판(10)의 전면의 두께 분포들에 대해서 2 개의 추세선들(84, 88)을 도 12 상에 나타낼 수 있다.
상기 1 차 화학 기계적 연마 공정(75)을 수행한 후, 상기 추세선들 중 하나(84)는 반도체 기판(10)의 가장자리 영역들(A, C) 및 중심 영역(B) 상의 매립 층간절연막(28) 내지 희생막(50)이 서로 다른 두께 분포들을 각각 가지고 있슴을 보여주고 있다. 즉, 상기 반도체 기판(10)의 가장자리 영역들(A, C) 상의 매립 층간절연막(28) 내지 희생막(50)은 소정 두께 분포(T3 내지 T4)를 갖는다. 그리고, 상기 반도체 기판(10)의 중심 영역(B) 상의 매립 층간절연막(28) 내지 희생막(50)은 소정 두께(T4) 주변의 두께들을 갖는다. 따라서, 상기 1 차 화학 기계적 연마 공정(75)은 반도체 기판(10)의 상부를 평탄화시키지 못한다.
상기 2 차 화학 기계적 연마 공정(77)을 수행한 후, 상기 추세선들 중 나머지(88)는 반도체 기판(10)의 가장자리 영역들(A, C) 및 중심 영역(B) 상의 매립 층간절연막(28) 내지 평탄화 층간절연막(45)이 동일한 두께 분포를 가지고 있슴을 보여주고 있다. 즉, 상기 반도체 기판(10)의 가장자리 영역들(A, C) 및 중심 영역(B) 상의 매립 층간절연막(28) 내지 평탄화 층간절연막(45)은 소정 두께(T5) 주변의 두 께들을 갖는다. 따라서, 상기 2 차 화학 기계적 연마 공정(77)은 반도체 기판(10)의 상부를 평탄화시킨다.
한편, 본 발명에 따른 1 차 및 2 차 화학 기계적 연마 공정들(75, 77)은 희생막(50)의 사용 유무에 따라서 반도체 기판(10)의 전면에 걸쳐서 발생하는 단차(Step Difference)들의 추세선들(94, 98)을 도 13 상에 나타낼 수 있다. 도 13 의 X 축은 공정 시간들을 달리해서 1 차 및 2 차 화학 기계적 연마 공정들(75, 77)을 통하여 반도체 기판(10)으로부터 도전막(73), 확산 방지막(70), 희생막(50) 및 평탄화 층간절연막(45)의 제거량들을 순서적으로 나열한 것이다. 도 13 의 Y 축은 공정 시간들에 대응해서 반도체 기판(10)의 전면에 걸쳐서 발생하는 두께들의 최소값들 및 최대값들의 크기의 차들을 단차들로 각각 정의하여 순서적으로 나타낸 것이다. 이때에, 본 발명에 따른 1 차 및 2 차 화학 기계적 연마 공정들(75, 77)은 평탄화 층간절연막(45) 상에 희생막(50)을 사용하지 않은 경우에서 나타내는 추세선(94)과 비교되는 다른 추세선(98)을 갖도록 수행된다. 상기 다른 추세선(98) 및 추세선(94)은 1 차 및 2 차 화학 기계적 공정들(75, 77)의 공정 시간들에 따라서 X 축에 대하여 서로 다른 기울기들을 각각 갖는다. 이는 평탄화 층간절연막(45) 상에 희생막(50)을 사용하지 않은 경우 반도체 기판(10)의 전면에 걸쳐서 평탄화 특성이 불량함을 의미한다. 이와 반대로, 본 발명에 따른 1 차 및 2 차 화학 기계적 연마 공정들(75, 77)은 평탄화 층간절연막(45) 상에 희생막(50)을 사용하기 때문에 반도체 기판(10)의 상부를 평탄화시킬 수 있다.
상술한 바와 같이, 본 발명은 평탄화 층간절연막 상에 희생막을 형성해서 반도체 기판의 상부를 평탄화시킬 수 있는 방안을 제시한다. 이를 통해서, 상기 희생막을 이용한 반도체 소자들의 형성방법들은 반도체 제조 공정들의 공정 자유도를 증가시킬 수 있다.

Claims (14)

  1. 반도체 기판의 상부에 패드막, 패드 층간절연막, 식각 저지막, 평탄화 층간절연막 및 희생막을 차례로 형성하고,
    상기 희생막 및 상기 평탄화 층간절연막에 트랜치들, 상기 식각 저지막 및 상기 패드 층간절연막 그리고 상기 패드막에 비아 콘택홀들을 형성하되, 상기 비아 콘택홀들은 각각이 상기 반도체 기판의 전면에 걸쳐서 상기 트랜치들 아래에 위치되고,
    상기 트랜치들 및 상기 비아 콘택홀들을 채우도록 상기 희생막 상에 확산 방지막 및 도전막을 차례로 형성하고,
    상기 도전막, 상기 확산 방지막 및 상기 희생막에 화학 기계적 연마 공정을 연이어 두번 수행하는 것을 포함하되,
    상기 화학 기계적 연마 공정은 첫번째 수행되는 동안 상기 반도체 기판의 전면에 걸쳐서 상기 확산 방지막 및 상기 희생막을 부분적으로 노출시키고 그리고 두번째 수행되는 동안 상기 반도체 기판의 전면에 걸쳐서 상기 평탄화 층간절연막을 균일되게 노출시켜서 상기 반도체 기판의 상부를 평탄화시키도록 수행되고, 상기 화학 기계적 연마 공정은 두번째 수행되는 동안 연마제를 사용해서 상기 평탄화 층간절연막 대비 상기 희생막에 대해서 식각 선택비를 가지도록 수행되는 것이 특징인 반도체 소자의 형성방법.
  2. 제 1 항에 있어서,
    상기 연마제는 실리카(Silica), 알루미나(Alumina) 또는 세리아(Ceria)를 사용하는 것이 특징인 반도체 소자의 형성방법.
  3. 제 1 항에 있어서,
    상기 평탄화 층간절연막으로 FSG(Fluorine-doped Silicon Glass)를 사용하는 경우,
    상기 희생막은 BPSG, SiON 및 Low-k 물질 중 선택된 하나를 사용하는 것이 특징인 반도체 소자의 형성방법.
  4. 제 3 항에 있어서,
    상기 Low-k 물질은 Black Diamond, Coral, Aurora 또는 그와 유사한 유전상수를 갖는 물질을 사용하는 것이 특징인 반도체 소자의 형성방법.
  5. 제 1 항에 있어서,
    상기 평탄화 층간절연막으로 Black Diamond, Coral, Aurora 또는 그와 유사한 유전상수를 갖는 물질을 포함하는 Low-k 물질을 사용하는 경우,
    상기 희생막은 상기 Low-k 물질보다 낮은 유전상수를 갖는 Lower-k 물질을 사용하는 것이 특징인 반도체 소자의 형성방법.
  6. 제 5 항이 있어서,
    상기 Lower-k 물질은 Nonoporous silicate, BCB, Flare, ALCAP 또는 LKD 를 사용하는 것이 특징인 반도체 소자의 형성방법.
  7. 반도체 기판의 상부에 패드막, 패드 층간절연막, 식각 저지막, 평탄화 층간절연막 및 희생막을 차례로 형성하고,
    상기 희생막 및 상기 평탄화 층간절연막에 트랜치들, 상기 식각 저지막 및 상기 패드 층간절연막 그리고 상기 패드막에 비아 콘택홀들을 형성하되, 상기 비아 콘택홀들은 각각이 상기 반도체 기판의 전면에 걸쳐서 상기 트랜치들의 아래에 위치되고,
    상기 트랜치들 및 상기 비아 콘택홀들을 채우도록 상기 희생막 상에 확산 방지막 및 도전막을 차례로 형성하고,
    상기 도전막, 상기 확산 방지막 및 상기 희생막에 화학 기계적 연마 공정을 연이어 두 번 수행하는 것을 포함하되,
    상기 화학 기계적 공정은 첫번째 수행되는 동안 상기 반도체 기판의 전면에 걸쳐서 상기 확산 방지막 및 상기 희생막을 부분적으로 노출시키고 그리고 두번째 수행되는 동안 상기 반도체 기판의 전면에 걸쳐서 상기 평탄화 층간절연막을 균일되게 노출시켜서 상기 반도체 기판의 상부를 평탄화시키도록 수행되고, 상기 화학 기계적 연마 공정은 두번째 수행되는 동안 상기 평탄화 층간절연막 대비 상기 희생막에 대해서 식각 선택비를 가지도록 수행되는 것이 특징인 반도체 소자의 형성.
  8. 제 7 항에 있어서,
    상기 평탄화 층간절연막으로 FSG(Fluorine-doped Silicon Glass)를 사용하는 경우,
    상기 희생막은 BPSG, SiON 및 Low-k 물질 중 선택된 하나를 사용하는 것이 특징인 반도체 소자의 형성방법.
  9. 제 8 항에 있어서,
    상기 Low-k 물질은 Black Diamond, Coral, Aurora 또는 그와 유사한 유전상수를 갖는 물질을 사용하는 것이 특징인 반도체 소자의 형성방법.
  10. 제 7 항에 있어서,
    상기 평탄화 층간절연막으로 Black Diamond, Coral, Aurora 또는 그와 유사한 유전 상수를 갖는 물질을 포함하는 Low-k 물질을 사용하는 경우,
    상기 희생막은 상기 Low-k 물질보다 낮은 유전상수를 갖는 Lower-k 물질을 사용하는 것이 특징인 반도체 소자의 형성방법.
  11. 제 10 항이 있어서,
    상기 Lower-k 물질은 Nonoporous silicate, BCB, Flare, ALCAP 또는 LKD 를 사용하는 것이 특징인 반도체 소자의 형성방법.
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