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KR100995142B1 - 반도체소자의 컨택홀 형성방법 - Google Patents

반도체소자의 컨택홀 형성방법 Download PDF

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KR100995142B1 KR1020080131690A KR20080131690A KR100995142B1 KR 100995142 B1 KR100995142 B1 KR 100995142B1 KR 1020080131690 A KR1020080131690 A KR 1020080131690A KR 20080131690 A KR20080131690 A KR 20080131690A KR 100995142 B1 KR100995142 B1 KR 100995142B1
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Abstract

본 발명의 반도체소자의 컨택홀 형성방법은, 제1 포토레지스트막패턴을 이용하여 기판 위의 절연막 위에 제1 개구부를 갖는 하드마스크막패턴을 형성하는 단계와, 하드마스크막패턴의 측면에 스페이서막을 형성하는 단계와, 스페이서막의 일부 및 하드마스크막패턴의 일부를 노출시키는 제2 포토레지스트막패턴을 형성하는 단계와, 제2 포토레지스트막패턴 및 스페이서막을 식각마스크로 노출된 하드마스크막패턴 및 절연막을 제1 식각하여 절연막을 관통하는 제1 컨택홀을 형성하는 단계와, 제2 포토레지스트막패턴을 제거하는 단계와, 스페이서막의 일부 및 스페이서막 사이의 절연막을 노출시키는 제3 포토레지스트막패턴을 형성하는 단계와, 제3 포토레지스트막패턴 및 스페이서막을 식각마스크로 노출된 절연막을 제2 식각하여 절연막을 관통하는 제2 컨택홀을 형성하는 단계와, 제3 포토레지스트막패턴을 제거하는 단계와, 그리고 하드마스크막패턴 및 스페이서막을 제거하는 단계를 포함한다.
포토리소그라피, 컨택홀, 스페이서

Description

반도체소자의 컨택홀 형성방법{Method of fabricating contact hole in semiconductor device}
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 반도체소자의 컨택홀 형성방법에 관한 것이다.
반도체소자의 집적도가 증가함에 따라 디자인룰이 감소하고, 이에 따라 컨택홀의 크기도 또한 작아지고 있다. 따라서 점점 미세한 크기의 컨택홀 형성이 요구되고 있지만 현재 그 요구를 충족시키는데 한계가 있다. 그 원인들로는 여러 가지가 있을 수 있으며, 리소그라피 공정기술의 한계 또한 하나의 주요 원인으로 작용하고 있다.
예컨대 컨택홀 형성을 위해서는, 먼저 컨택홀을 형성하고자 하는 절연막 위에 포토레지스트막패턴을 형성하여야 한다. 포토레지스트막패턴은 절연막 표면 중에서 컨택홀이 형성될 부분을 노출시키는 개구부를 갖는다. 이후 포토레지스트막패턴을 식각마스크로 한 식각으로 절연막의 노출부분을 식각함으로써, 절연막을 관통하여 아래의 하부막을 일부 노출시키는 컨택홀이 만들어진다. 따라서 포토레지스트막패턴의 개구부 크기에 따라 컨택홀의 크기 또한 결정된다. 그런데 미세한 크기의 컨택홀을 형성하기 위해서는, 포토레지스트막패턴의 개구부 크기도 미세하게 만들어야 한다. 포토레지스트막패턴의 형성은, 포토레지스트막을 코팅하고, 포토마스크 및 포토리소그라피 기술을 이용한 노광을 수행하여 포토레지스트막의 특성을 부분적으로 변화시키고, 그리고 현상공정을 통해 포토레지스트막의 특성이 변화된 부분을 제거하는 과정을 통해 이루어진다. 따라서 포토레지스트막패턴의 개구부를 원하는 정도의 미세한 크기로 만들기 위해서는, 포토레지스트막에 대해 원하는 크기만큼 노광이 정밀하게 이루어져야 한다. 그러나 노광될 영역이 미세해질수록 포토리소그라피 기술의 해상력 한계 등의 원인으로 노광이 정밀하게 이루어지지 않고 있다.
따라서 최근에는 이와 같은 한계를 극복하기 위한 여러 가지 방법들이 제안된 바 있다. 일 예로, 포토리소그라피 기술을 사용하여 최대한 작은 크기의 개구부를 갖는 포토레지스트막패턴을 형성하고, 포토레지스트막패턴에 대한 리플로우 공정을 수행하는 방법을 통해 포토리소그라피 기술의 한계를 극복할 수 있다. 리플로우 공정에 의해, 포토레지스트막이 포토레지스트막패턴의 개구부 노출측면에 리플로우되고, 이에 따라 포토레지스트막패턴의 개구부 크기는 작아진다. 다른 예로서, 포토레지스트막패턴에 반응물질을 코팅하고, 반응물질과 포토레지스트막패턴을 반응시켜 개구부의 크기를 줄이는 방법도 제안된 바 있다.
그러나 리플로우 공정을 이용하는 경우, 컨택홀들의 간격이 일정하지 않을 경우 리플로우되는 포토레지스트막의 양이 달라질 수 있다. 즉 컨택홀들의 간격이 좁은 부분에서 리플로우되는 포토레지스트막의 양보다 컨택홀들의 간격이 넓은 부 분에서 리플로우되는 포토레지스트막의 양이 더 많다. 따라서 컨택홀들의 간격이 좁은 부분에서의 개구부의 크기보다 컨택홀들의 간격이 넓은 부분에서의 개구부의 크기가 더 작아지며, 결과적으로 균일한 크기의 컨택홀을 형성하기가 용이하지 않게 된다. 반응물질을 이용하는 경우에는 반응물질에서 유발되는 디펙(defect)으로 인해 반도체소자의 안정성이 저하될 수 있다.
본 발명이 해결하고자 하는 기술적 과제는, 포토리소그라피 기술의 한계를 극복하면서, 컨택홀들 사이의 간격 차이에 무관하게 크기가 균일하고 디펙이 발생되지 않도록 하는 반도체소자의 컨택홀 형성방법을 제공하는 것이다.
일 실시예에 따른 반도체소자의 컨택홀 형성방법은, 제1 포토레지스트막패턴을 이용하여 기판 위의 절연막 위에 제1 개구부를 갖는 하드마스크막패턴을 형성하는 단계와, 하드마스크막패턴의 측면에 스페이서막을 형성하는 단계와, 스페이서막의 일부 및 하드마스크막패턴의 일부를 노출시키는 제2 포토레지스트막패턴을 형성하는 단계와, 제2 포토레지스트막패턴 및 스페이서막을 식각마스크로 노출된 하드마스크막패턴 및 절연막을 제1 식각하여 절연막을 관통하는 제1 컨택홀을 형성하는 단계와, 제2 포토레지스트막패턴을 제거하는 단계와, 스페이서막의 일부 및 스페이서막 사이의 절연막을 노출시키는 제3 포토레지스트막패턴을 형성하는 단계와, 제3 포토레지스트막패턴 및 스페이서막을 식각마스크로 노출된 절연막을 제2 식각하여 절연막을 관통하는 제2 컨택홀을 형성하는 단계와, 제3 포토레지스트막패턴을 제거하는 단계와, 그리고 하드마스크막패턴 및 스페이서막을 제거하는 단계를 포함한다.
일 예에서, 하드마스크막패턴은 산화막을 사용하여 형성한다.
일 예에서, 하드마스크막패턴은 라인 형태로 형성한다.
일 예에서, 스페이서막은 제1 식각시 식각마스크로 사용될 수 있을 정도로 절연막 및 하드마스크막패턴과 충분한 식각선택비를 갖는 물질막으로 형성한다. 이 경우 절연막 및 하드마스크막패턴은 산화막으로 형성하고, 스페이서막은 금속막 및 질화막 중 적어도 어느 하나의 막을 포함하도록 형성할 수 있다.
일 예에서, 스페이서막은 제2 식각시 식각마스크로 사용될 수 있을 정도로 절연막과 충분한 식각선택비를 갖는 물질막으로 형성한다. 이 경우 절연막은 산화막으로 형성하고, 스페이서막은 금속막 및 질화막 중 적어도 어느 하나의 막을 포함하도록 형성할 수 있다.
일 예에서, 스페이서막은 이중막 구조를 갖도록 형성한다. 이 경우 이중막 구조의 스페이서막은 금속막 및 질화막의 적층구조일 수 있다.
일 예에서, 제2 포토레지스트막패턴은 하드마스크막패턴의 측면에 인접하는 스페이서막의 일부를 노출시키고, 스페이서막에 인접하는 하드마스크막패턴의 일부를 노출시키도록 형성한다.
일 예에서, 제2 포토레지스트막패턴 및 제3 포토레지스트막패턴은 홀 형태로 형성한다.
일 예에서, 스페이서막의 두께는, 인접하는 스페이서막 사이에서 노출되는 절연막의 폭이 제1 컨택홀의 폭과 동일하도록 설정한다.
일 예에서, 하드마스크막패턴 및 스페이서막을 제거하는 단계는 화학적 기계적 폴리싱(CMP) 공정을 사용하여 수행한다.
본 발명에 따르면, 포토리소그라피 기술의 한계에 의한 최소 크기의 컨택홀보다 작은 크기의 미세한 컨택홀을 형성할 수 있다는 이점이 제공된다.
도 1을 참조하면, 기판(100) 위에 하부막(102)을 형성한다. 기판(100)은 실리콘기판일 수 있으나, 절연막 위 실리콘(SOI; Silicon On Insulator) 기판일 수도 있다. 하부막(102)은 컨택을 통해 상부막(미도시)과 연결될 막으로서, 통상적으로 폴리실리콘막과 같은 도전막으로 이루어진다. 비록 도면상에는 하부막(102)이 기판(100) 바로 위에 배치되어 있는 것으로 도시되어 있지만, 기판(100)과 하부막(102) 사이에 다른 막들이 배치될 수도 있다는 것은 당연하다. 하부막(102) 위에 절연막(104)을 형성한다. 절연막(104)은 컨택홀이 형성될 막으로서, 산화막과 같은 통상의 층간절연(ILD; InterLayer Dielectric)막일 수 있다. 절연막(104) 위에 하드마스크막(106)을 형성한다. 하드마스크막(106)은 산화막을 사용하여 형성할 수 있다. 하드마스크막(106) 위에 제1 포토레지스트막패턴(110)을 형성한다. 제1 포토레지스트막패턴(110)은 하드마스크막(106)의 일부 표면을 노출시키는 개구부(112)를 갖는다. 비록 도 1에서 나타나지는 않지만, 제1 포토레지스트막패턴(110)은 개구부(112)의 폭(W1)만큼 이격된 라인(line) 형태로 형성된다. 본 실시예에서는, 컨택홀 3개가 배치될 수 있을 정도의 폭으로 개구부(112)의 폭(W1)을 설정한다.
도 2를 참조하면, 제1 포토레지스트막패턴(도 1의 110)을 식각마스크로 한 식각으로 하드마스크막(도 1의 106)의 노출부분을 식각한다. 이 식각에 의해 절연막(104)의 일부 표면을 노출시키는 개구부(108)를 갖는 하드마스크막패턴(107)이 형성된다. 하드마스크막패턴(107)을 형성한 후에는 제1 포토레지스트막패턴(110)을 제거한다. 도 3은 도 2의 평면도로서, 도 3의 선 Ⅱ-Ⅱ'를 따라 절단하여 나타내 보인 단면도가 도 2의 단면도이다. 도 2 및 도 3에 나타낸 바와 같이, 하드마스크막패턴(107)은 제1 포토레지스트막패턴(110)과 동일하게 개구부(108)의 폭(W2)만큼 이격된 라인 형태로 형성된다. 하드마스크막패턴(107)의 개구부(108)의 폭(W2)은 제1 포토레지스트막패턴(110)의 개구부(112)의 폭(W1)과 실질적으로 동일하다. 하드마스크막패턴(107)의 개구부(108)에 의해 3개의 컨택홀이 형성될 절연막(104) 표면이 노출된다.
도 4를 참조하면, 절연막(104)의 노출 표면 및 하드마스크막패턴(107) 위에 스페이서용 물질막(210/220)을 형성한다. 스페이서용 물질막(210/220)은, 비록 단일막으로도 형성할 수 있지만, 본 실시예에서는 제1 스페이서용 물질막(210) 및 제2 스페이서용 물질막(220)의 이중막으로 형성한다. 제1 스페이서용 물질막(210) 및 제2 스페이서용 물질막(220)은 하드마스크막패턴(107) 및 절연막(104)과의 식각선택비가 충분한 물질을 사용하여 형성한다. 일 예로, 하드마스크막패턴(107) 및 절연막(104)을 산화막으로 형성하는 경우, 제1 스페이서용 물질막(210)은 금속막을 사용하여 형성할 수 있으며, 제2 스페이서용 물질막(220)은 질화막을 사용하여 형성할 수 있다.
도 5를 참조하면, 제1 스페이서용 물질막(210) 및 제2 스페이서용 물질막(220)에 대한 블랑켓 식각(blanket etch)을 수행한다. 블랑켓 식각은, 예컨대 에치백(etchback)과 같은 이방성 식각방법을 사용하여 수행한다. 블랑켓 식각에 의해 하드마스크막패턴(107) 상부 표면 위와 절연막(104)의 일부 노출 표면 위의 제1 스페이서용 물질막(210) 및 제2 스페이서용 물질막(220)은 제거된다. 결과적으로 하드마스크막패턴(107) 표면에 제1 스페이서(211) 및 제2 스페이서(221)로 이루어지는 스페이서막(200)이 형성된다. 도 6은 도 5의 평면도로서, 도 6의 선 Ⅴ-Ⅴ'를 따라 절단하여 나타내 보인 단면도가 도 5의 단면도이다. 도 5 및 도 6에 나타낸 바와 같이, 하드마스크막패턴(107)이 갖는 개구부(108)의 폭(W2)에 비하여 하드마스크막패턴(107) 및 스페이서막(200)에 의해 노출되는 절연막(104)의 폭(W3)은 좁아진다. 좁아지는 크기는 폭(W2)에서 스페이서막(200) 두께의 2배를 뺀 크기이다. 따라서 스페이서막(200)의 두께에 의해 절연막(104)의 노출면 폭(W3)이 결정된다. 아래 설명될 바와 같이, 하드마스크막패턴(107) 및 스페이서막(200)에 의해 노출되는 절연막(104)의 노출면은 제1 컨택홀이 형성될 영역이다.
도 7을 참조하면, 제2 포토레지스트막패턴(120)을 형성하는데, 이 제2 포토레지스트막패턴(120)은 개구부(121)를 갖는다. 개구부(121)는 하드마스크막패턴(200)의 일부 표면과 스페이서막(200)의 일부가 노출되도록 일정한 폭(W4)을 갖는다. 제2 포토레지스트막패턴(120)은 제1 컨택홀을 형성하기 위한 식각시 식각마스크로 사용하기 위한 것이다. 따라서 제2 포토레지스트막패턴(120)이 갖는 개구부(121)는 라인 형태가 아닌 홀(hole) 형태가 되도록 한다. 도 8은 도 7의 평면도로서, 도 8에서 선 ⅤⅡ-ⅤⅡ'를 따라 절단하여 나타내 보인 단면도가 도 7의 단면도이다. 도 7 및 도 8에 나타낸 바와 같이, 제2 포토레지스트막패턴(120)의 개구부(121)는 수직 방향 및 수평 방향으로 상호 이격되도록 배치된다. 그리고 개구 부(121)를 통해서는 스페이서막(200)의 일부, 특히 하드마스크막패턴(107)의 측면에 인접한 부분이 노출되고, 또한 하드마스크막패턴(107)의 일부 표면, 특히 스페이서막(200)에 인접한 부분의 표면이 노출된다.
도 9를 참조하면, 제2 포토레지스트막패턴(120) 및 스페이서막(200)을 식각마스크로 하부막(102) 표면이 노출되도록 하드마스크막패턴(107) 및 절연막(104)의 노출부분을 순차적으로 식각한다. 이 식각에 의해 절연막(104)을 관통하여 하부막(102) 표면을 노출시키는 제1 컨택홀(301)이 형성된다. 앞서 도 4를 참조하여 설명한 바와 같이, 스페이서막(200)은 하드마스크막패턴(107) 및 절연막(104)과의 충분한 식각선택비를 갖는 물질막으로 형성되었다. 따라서 하드마스크막패턴(107)의 노출부분에 대한 식각이 이루어지는 동안 스페이서막(200)은 제2 포토레지스트막패턴(120)과 함께 식각마스크로서 작용할 수 있으며, 또한 하드마스크막패턴(107)의 제거로 인해 노출되는 절연막(104)에 대한 식각이 이루어지는 동안에도 여전히 제2 포토레지스트막패턴(102)과 함께 식각마스크로서 작용할 수 있다. 제1 컨택홀(301)을 형성한 후에는 제2 포토레지스트막패턴(120)을 제거한다. 도 10은 도 9의 평면도로서, 도 10의 선 ⅠⅩ-ⅠⅩ'를 따라 절단하여 나타내 보인 단면도가 도 9의 단면도이다. 도 9 및 도 10에 나타낸 바와 같이, 제2 포토레지스트막패턴(120)의 개구부(121)에 의해 노출되는 부분들 중에서 스페이서막(200)이 노출되는 부분을 제외한 나머지 부분에 하부막(102)을 노출시키는 제1 컨택홀(301)이 만들어진다. 제1 컨택홀(301)의 폭(W5)은 제2 포토레지스트막패턴(120)의 개구부(121) 폭(W4)보다 좁다. 좁아지는 정도는 스페이서막(120)의 노출되는 폭에 비례한다. 따라서 제2 포 토레지스트막패턴(120)의 개구부(121) 폭(W4)이 포토리소그라피 기술의 한계에 근접하는 가장 작은 크기를 갖더라도, 보다 좁은 폭(W5)의 제1 컨택홀(301)을 형성할 수 있다.
도 11을 참조하면, 제1 컨택홀(301)을 형성한 후에, 제1 컨택홀(301) 사이에 제2 컨택홀을 형성하기 위한 제3 포토레지스트막패턴(130)을 형성한다. 제3 포토레지스트막패턴(130)은 스페이서막(200)의 일부, 특히 스페이서막(200)의 바깥 부분과, 스페이서막(200) 사이에서 노출되는 절연막(104)을 노출시키는 개구부(131)를 갖는다. 또한 제3 포토레지스트막패턴(130)은 제1 컨택홀(301) 내부를 채우면서 모두 덮는다. 도 12는 도 11의 평면도로서, 도 12의 선 ⅩⅡ-ⅩⅡ'를 따라 절단하여 나타내 보인 단면도가 도 11의 단면도이다. 도 11 및 도 12에 나타낸 바와 같이, 제3 포토레지스트막패턴(130)은 제2 컨택홀을 형성하기 위한 식각시 식각마스크로 사용하기 위한 것이며, 이에 따라 제3 포토레지스트막패턴(130)이 갖는 개구부(131)도 제2 포토레지스트막패턴(120)과 마찬가지로 라인 형태가 아닌 홀(hole) 형태가 되도록 한다. 제3 포토레지스트막패턴(130)의 개구부(130)에 의해 양 측면으로 스페이서막(200)의 일부가 노출되고, 스페이서막(200) 사이에 하부의 절연막(104)이 노출된다.
도 13을 참조하면, 제3 포토레지스트막패턴(130) 및 스페이서막(200)을 식각마스크로 하부막(102) 표면이 노출되도록 절연막(104)의 노출부분을 식각한다. 이 식각에 의해 절연막(104)을 관통하여 하부막(102) 표면을 노출시키는 제2 컨택홀(302)이 형성된다. 앞서 도 4를 참조하여 설명한 바와 같이, 스페이서막(200)은 절연막(104)과의 충분한 식각선택비를 갖는 물질막으로 형성되었다. 따라서 절연막(104)의 노출부분에 대한 식각이 이루어지는 동안에 제3 포토레지스트막패턴(130)과 함께 식각마스크로서 작용할 수 있다. 제2 컨택홀(302)을 형성한 후에는 제3 포토레지스트막패턴(120)을 제거한다. 도 14은 도 13의 평면도로서, 도 14의 선 ⅩⅡ-ⅩⅡ'를 따라 절단하여 나타내 보인 단면도가 도 13의 단면도이다. 도 13 및 도 14에 나타낸 바와 같이, 제3 포토레지스트막패턴(130)의 개구부(131)에 의해 노출되는 부분들 중에서 스페이서막(200)이 노출되는 부분을 제외한 나머지 부분에 하부막(102)을 노출시키는 제2 컨택홀(302)이 만들어진다. 제2 컨택홀(302)의 폭(W7)은 제3 포토레지스트막패턴(130)의 개구부(131) 폭(W6)보다 좁다. 좁아지는 정도는 스페이서막(120)의 노출되는 폭에 비례한다. 따라서 제1 컨택홀(301)의 경우와 마찬가지로, 제3 포토레지스트막패턴(130)의 개구부(131) 폭(W6)이 포토리소그라피 기술의 한계에 근접하는 가장 작은 크기를 갖더라도, 보다 좁은 폭(W7)의 제2 컨택홀(302)을 형성할 수 있다. 제2 컨택홀(302)의 폭(W7)은 스페이서막(200)의 두께를 조절함으로써 제어할 수 있다. 제2 컨택홀(302)의 폭(W7)은 스페이서막(200)에 의해 노출되는 절연막(104)의 폭과 실질적으로 동일하다. 따라서 스페이서막(200)이 더 두꺼운 경우 노출되는 절연막(104)의 폭도 좁아지며, 따라서 보다 좁은 폭의 제2 컨택홀(302)을 형성할 수 있다. 반면에 스페이서막(200)이 더 얇은 경우 노출되는 절연막(104)의 폭도 넓어지며, 따라서 다소 넓은 폭의 제2 컨택홀(302)을 형성할 수 있다. 제1 컨택홀(301)의 폭(도 9 및 도 10의 W5)과 제2 컨택홀(302)의 폭(W7)이 실질적으로 동일해지도록 스페이서막(200)의 두께를 조절하는 것이 바람직하다.
도 15를 참조하면, 하드마스크막패턴(107) 및 스페이서막(200)을 제거한다. 일 예에서, 하드마스크막패턴(107) 및 스페이서막(200)의 제거는 평탄화, 예컨대 화학적기계적폴리싱(CMP; Chemical Mechanical Polishing) 공정으로 수행할 수 있다. 도 16은 도 15의 평면도로서, 도 16의 선 ⅩⅤ-ⅩⅤ'를 따라 절단하여 나타내 보인 단면도가 도 15의 단면도이다. 도 15 및 도 16을 참조하면, 절연막(104)을 관통하여 하부막(102)을 노출시키는 제1 컨택홀(301) 및 제2 컨택홀(302)이 상호 이격되도록 배치된다. 제1 컨택홀(301)은 폭(W5)을 갖고, 제2 컨택홀(302)의 폭(W7)을 갖는다. 제1 컨택홀(301)의 폭(W5)과 제2 컨택홀(302)의 폭(W7)은 실질적으로 동일하다. 앞서 도 9 및 도 13을 참조하여 설명한 바와 같이, 제1 컨택홀(301)의 폭(W5)과 제2 컨택홀(302)의 폭(W7)은 각각 제2 포토레지스트막패턴(도 9의 120)의 개구부(도 9의 121) 폭(W4) 및 제3 포토레지스트막패턴(도 13의 130)의 개구부(도 13의 131) 폭(W6)보다 작으며, 따라서 제1 컨택홀(301) 및 제2 컨택홀(302)은 포토리소그라피 기술의 한계로 인한 최소 크기의 컨택홀보다 작은 폭을 갖는다.
도 1 내지 도 16은 본 발명에 따른 반도체소자의 컨택홀 형성방법을 설명하기 위하여 나타내 보인 도면들이다.

Claims (13)

  1. 제1 포토레지스트막패턴을 이용하여 기판 위의 절연막 위에 제1 개구부를 갖는 하드마스크막패턴을 형성하는 단계;
    상기 하드마스크막패턴의 측면에 스페이서막을 형성하는 단계;
    상기 스페이서막의 일부 및 하드마스크막패턴의 일부를 노출시키는 제2 포토레지스트막패턴을 형성하는 단계;
    상기 제2 포토레지스트막패턴 및 스페이서막을 식각마스크로 상기 노출된 하드마스크막패턴 및 절연막을 제1 식각하여 상기 절연막을 관통하는 제1 컨택홀을 형성하는 단계;
    상기 제2 포토레지스트막패턴을 제거하는 단계;
    상기 스페이서막의 일부 및 상기 스페이서막 사이의 절연막을 노출시키는 제3 포토레지스트막패턴을 형성하는 단계;
    상기 제3 포토레지스트막패턴 및 스페이서막을 식각마스크로 상기 노출된 절연막을 제2 식각하여 상기 절연막을 관통하는 제2 컨택홀을 형성하는 단계;
    상기 제3 포토레지스트막패턴을 제거하는 단계; 및
    상기 하드마스크막패턴 및 스페이서막을 제거하는 단계를 포함하는 반도체소자의 컨택홀 형성방법.
  2. 제1항에 있어서,
    상기 하드마스크막패턴은 산화막을 사용하여 형성하는 반도체소자의 컨택홀 형성방법.
  3. 제1항에 있어서,
    상기 하드마스크막패턴은 라인 형태로 형성하는 반도체소자의 컨택홀 형성방법.
  4. 제1항에 있어서,
    상기 스페이서막은 상기 제1 식각시 식각마스크로 사용될 수 있을 정도로 상기 절연막 및 하드마스크막패턴과 충분한 식각선택비를 갖는 물질막으로 형성하는 반도체소자의 컨택홀 형성방법.
  5. 제4항에 있어서,
    상기 절연막 및 하드마스크막패턴은 산화막으로 형성하고, 상기 스페이서막은 금속막 및 질화막 중 적어도 어느 하나의 막을 포함하도록 형성하는 반도체소자의 컨택홀 형성방법.
  6. 제1항에 있어서,
    상기 스페이서막은 상기 제2 식각시 식각마스크로 사용될 수 있을 정도로 상기 절연막과 충분한 식각선택비를 갖는 물질막으로 형성하는 반도체소자의 컨택홀 형성방법.
  7. 제6항에 있어서,
    상기 절연막은 산화막으로 형성하고, 상기 스페이서막은 금속막 및 질화막 중 적어도 어느 하나의 막을 포함하도록 형성하는 반도체소자의 컨택홀 형성방법.
  8. 제1항에 있어서,
    상기 스페이서막은 이중막 구조를 갖도록 형성하는 반도체소자의 컨택홀 형성방법.
  9. 제8항에 있어서,
    상기 이중막 구조의 스페이서막은 금속막 및 질화막의 적층구조인 반도체소자의 컨택홀 형성방법.
  10. 제1항에 있어서,
    상기 제2 포토레지스트막패턴은 상기 하드마스크막패턴의 측면에 인접하는 스페이서막의 일부를 노출시키고, 상기 스페이서막에 인접하는 하드마스크막패턴의 일부를 노출시키도록 형성하는 반도체소자의 컨택홀 형성방법.
  11. 제1항에 있어서,
    상기 제2 포토레지스트막패턴 및 제3 포토레지스트막패턴은 홀 형태로 형성하는 반도체소자의 컨택홀 형성방법.
  12. 제1항에 있어서,
    상기 스페이서막의 두께는, 인접하는 스페이서막 사이에서 노출되는 절연막의 폭이 상기 제1 컨택홀의 폭과 동일하도록 설정하는 반도체소자의 컨택홀 형성방법.
  13. 제1항에 있어서,
    상기 하드마스크막패턴 및 스페이서막을 제거하는 단계는 화학적 기계적 폴리싱(CMP) 공정을 사용하여 수행하는 반도체소자의 컨택홀 형성방법.
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Citations (1)

* Cited by examiner, † Cited by third party
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Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11163295A (ja) 1997-11-10 1999-06-18 Samsung Electron Co Ltd 半導体素子のコンタクトホール形成方法

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* Cited by examiner, † Cited by third party
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