[go: up one dir, main page]

KR20100045060A - 산화물 ｃｍｐ에서의 층간절연막 및 이를 이용한 산화물 ｃｍｐ 방법 - Google Patents

산화물 ｃｍｐ에서의 층간절연막 및 이를 이용한 산화물 ｃｍｐ 방법 Download PDF

Info

Publication number
KR20100045060A
KR20100045060A KR1020080104089A KR20080104089A KR20100045060A KR 20100045060 A KR20100045060 A KR 20100045060A KR 1020080104089 A KR1020080104089 A KR 1020080104089A KR 20080104089 A KR20080104089 A KR 20080104089A KR 20100045060 A KR20100045060 A KR 20100045060A
Authority
KR
South Korea
Prior art keywords
film
oxide
cmp
stop
deposited
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
KR1020080104089A
Other languages
English (en)
Inventor
박경웅
김호윤
Original Assignee
주식회사 동부하이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 동부하이텍 filed Critical 주식회사 동부하이텍
Priority to KR1020080104089A priority Critical patent/KR20100045060A/ko
Publication of KR20100045060A publication Critical patent/KR20100045060A/ko
Ceased legal-status Critical Current

Links

Images

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B24—GRINDING; POLISHING
    • B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B37/00—Lapping machines or devices; Accessories
    • B24B37/005—Control means for lapping machines or devices
    • B24B37/013—Devices or means for detecting lapping completion
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 산화물 CMP에 관한 것으로서, 상세하게는 산화물 CMP를 위한 층간절연막을 형성하는 과정에서 CMP 정지막을 추가로 증착시켜서 CMP 종말점을 쉽고 정확하게 검출할 수 있는 산화물 CMP에서의 층간절연막 및 이를 이용한 산화물 CMP방법에 관한 것이다.
본 발명에 의한 산화물 CMP 공정에서의 층간절연막은 하부금속배선의 상부에 규정된 두께만큼 형성된 제1산화막; 상기 제1산화막위에 증착되어 CMP 공정의 정지막으로 사용되는 정지막; 상기 정지막의 상부에 증착되어 CMP 공정에 의해 제거되는 제2산화막을 포함하는 것을 특징으로 한다.
CMP, 산화물, 정지층, 종말점, EPD

Description

산화물 ＣＭＰ에서의 층간절연막 및 이를 이용한 산화물 ＣＭＰ 방법{Dielectric film in oxide CMP and CMP method using it}
본 발명은 산화물 CMP에 관한 것으로서, 상세하게는 산화물 CMP를 위한 층간절연막을 형성하는 과정에서 CMP 정지막을 추가로 증착시켜서 CMP 종말점을 쉽고 정확하게 검출할 수 있는 산화물 CMP에서의 층간절연막 및 이를 이용한 산화물 CMP방법에 관한 것이다.
라디오, 텔레비젼및 컴퓨터등에 사용되어지는 다이오드와 트랜지스터 등의 반도체 소자는 실리콘등의 단결정을 성장시킨 기둥 모양의 봉을 얇게 잘라서 원판 모양으로 만든 웨이퍼로부터 만들어진다. 즉, 실리콘 웨이퍼가 사진공정, 식각공정및 박막 형성공정등 일련의 단위 공정들을 순차적으로 거쳐서 제조되는 것이다. 그런데, 최근 컴퓨터등과 같은 정보매체의 급속한 보급에 따라 반도체 분야도 비약적으로 발전하여, 최근의 반도체 소자를 사용한 장치들은 고속으로 동작하는 동시에 대용량의 저장능력을 가질 것이 요구된다. 이와 같은 요건을 충족시키기 위해서는 필수적으로 고집적화가 필요하다.
고집적화된 반도체 소자는 층간절연막에 의해서 각 금속층이 여러층으로 분리된 다층 금속화 단계를 요구한다. 그러나 이러한 과정에서 생겨나는 기하학적 요철은 후속공정에 심각한 영향을 미칠 수 있다. 표면의 요철이 증가하면 박막형성시 단차부에서는 막의 두께가 얇게 된다. 또한 배선의 단선으로 인해 개방되거나 배선층간의 절연불량으로 인해 단락되기도 한다. 그러므로 제품의 수율이 낮아지고 또한 초기에는 정상적으로 동작해도 장기간 사용시 신뢰성의 문제가 발생한다. 표면의 요철은 포토리소그래피공정에서도 큰 문제를 일으킨다. 즉 노광시 노광계의 초점이 부분적으로 맞지 않게 되어 미세패턴을 형성하기 어렵게 된다. 이러한 이유로 연마기술은 개발되었는데, 전통적인 방안으로 에치백(etchback), 유리환류(glass reflow), 스핀-온 필름(spin-on film)등이 제시되었다.
최근에는 이러한 방법들이 가지고 있는 단점을 보완하고자 CMP(Chemical Mechanical Polishing, 화학적 기계적 연마) 방법이 많이 사용되고 있다. 화학적 기계적 연마 공정은 디바이스의 구조가 다층화되고 표면의 요철이 커지는 경향에 대응하고 고밀도 집적회로의 다층 배선의 층간 절연막을 서브 마이크론(Sub micron)이하의 표면 평탄화를 얻기 위해 대단히 중요한 공정이다.
이러한 CMP 공정은 금속 CMP와 산화물 CMP로 나눌 수 있으며, 산화물 CMP는 디바이스의 액티브 영역간의 분리 및 이전 공정에서 하드 마스크 역할을 한 질화막 필름을 제거될 수 있게 질화막 필름 위의 산화막을 제거해주는 STI-CMP 공정 및 소자와 금속배선과의 절연을 목적으로 생성된 산화막 부분에 CMP 공정을 적용하는 PMD(Pre Metal Dielectric) CMP 공정, 하부 금속배선과 상부 금속배선간의 절연을 목적으로 생성된 산화막 부분에 CMP 공정을 적용하는 IMD(Inter-Metal Dielectric) CMP 공정으로 이루어져 있다. 3가지의 산화물 CMP 공정 중 STI-CMP 공정의 경우, CMP 공정 진행중 질화막이 나타나면서 모터 토크가 확연히 변하는 지점을 종말점으로 잡는 방법을 이용하고 있다. 도 1은 CMP 종말점 검출방법 중에서 토크검출법에 의해 모터 토크가 급격히 변하는 지점에 의해 종말점을 검출하는 것을 보여주는 도면이다.
그러나, PMD와 IMD CMP 공정의 경우에는 STI CMP와 달리 종말점 신호를 발생시킬 수 있는 막 구조가 없으므로 종말점 검출 신호로서 CMP 공정의 종말점을 잡기가 매우 어렵다.
종래의 CMP 공정은 크게 시간에 기초한 연마과정과 종말점 검출에 기초한 연마과정으로 나눌 수 있다.
이중 산화물 CMP 공정의 경우 이전 공정 및 CMP 장비의 파라미터에 많은 영향을 받아서 CMP 공정이 원하는 만큼 일정하게 연마되지 않는 특성을 지닐 때가 많다. 이러한 점은 CMP 공정에 있어서 재작업을 발생시키는 주요원인이 된다. 그래서 막의 두께를 목표로 하기 위해서는 시간에 기초한 연마과정보다는 종말점 검출에 기초한 연마과정을 선호한다. 그러나 PMD와 IMD CMP 공정에서는 모터 토크에 의해 종말점을 검출할 경우에 종말점 검출 신호의 확연한 변화가 없기 때문에 종말점을 검출할 수 있는 새로운 방법이 필요하다.
본 발명은 상기된 문제점을 해결하기 위하여 발명된 것으로서, 산화물 연마, 특히 PMD와 IMD CMP를 위한 층간절연막을 형성하는 과정에서 정지막을 추가로 증착시켜서 CMP 종말점을 쉽고 정확하게 검출할 수 있는 산화물 CMP에서의 층간절연막 및 이를 이용한 산화물 CMP 방법을 제공함에 그 목적이 있다.
본 발명에 의한 산화물 CMP 공정에서의 층간절연막은 하부금속배선의 상부에 규정된 두께만큼 형성된 제1산화막; 상기 제1산화막위에 증착되어 CMP 공정의 정지 막으로 사용되는 정지막; 상기 정지막의 상부에 증착되어 CMP 공정에 의해 제거되는 제2산화막을 포함하는 것을 특징으로 한다.
본 발명의 다른 바람직한 특징에 의하면, 상기 제1산화막은 규정된 두께보다 1 내지 1000Å 두껍게 형성된다.
본 발명의 다른 바람직한 특징에 의하면, 상기 정지막은 1 내지 100Å의 두께로 형성된다.
본 발명의 다른 바람직한 특징에 의하면, 상기 정지막은 폴리실리콘막 또는 질화막이다.
본 발명에 의한 하부금속배선의 상부에 층간절연막으로 산화물을 증착시킨 후에 CMP 공정으로 평탄화시키는 방법은 하부 금속배선이 형성된 웨이퍼에 산화물이 규정된 두께 내지 규정된 두께보다 1000Å 두껍게 증착된 제1산화막, 폴리실리콘막 또는 질화막으로 이루어진 정지막, 제2산화막을 순차적으로 증착시키는 증착단계; CMP 공정으로 상기 정지막을 종말점으로 하여 제2산화막, 정지막과 제1산화막의 상기 규정된 두께보다 두껍게 증착된 부분을 제거하는 단계를 포함하는 것을 특징으로 한다.
본 발명은 산화물 CMP 공정 진행 중 산화막이 제거되면서 나타나는 정지막에 의한 CMP 종료점 신호가 급격하게 변화되어서 CMP 공정의 종말점을 비교적 쉽게 잡을 수 있다.
CMP 공정의 종말점을 쉽게 검출할 수 있다는 점은 연마가 덜 되어서 CMP 공정 재진행 또는 과연마되어서 증착공정 재진행과 같은 CMP 공정의 재작업을 제거할 수 있다는 장점이 있다.
또한 일반적으로 증착공정 진행 후의 막의 균일도는 CMP 공정 진행 후의 막의 균일도보다 양호하다. 본 발명에서는 이러한 사실을 바탕으로 제2산화막이 제거되고 정지막이 나타나면서 산화막과 정지막의 연마비에 의한 완충 역할 및 정지막이 제거되고 나면, 본 발명에서의 층간절연막의 구조는 산화막이 증착된 막 구조가 나타나면서 제거비를 서로 보완해주는 역할을 한다. 이는 CMP 공정 진행 후의 막 구조이지만, 실질적으로는 산화막의 증착 공정 진행 후의 막 구조와 같은 구조가 된다. 즉, 폴리실리콘막이 제거되고 나서 남은 산화막은 산화막이 증착된 구조와 같게 되고, 균일도 측면에서는 CMP 공정 진행 후의 막의 균일도보다 탁월히 좋은 특성을 지닌다.
본 발명에 의한 층간절연막의 구조는 웨이퍼 표면의 단차 제거 및 두께를 목표로 하여 매우 탁월한 효과를 지닌다.
이하 예시도면에 의거하여 본 발명의 일실시예에 대한 구성 및 작용을 상세히 설명한다. 다만, 아래의 실시예는 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 충분히 이해할 수 있도록 제공되는 것이지, 본 발명의 범위가 다음에 기술되는 실시예에 의해 한정되는 것은 아니다.
도 2는 본 발명에 의한 산화물 CMP 공정에서의 층간절연막의 단면도이다. 도 2에서 보는 바와 같이, 본 발명에 의한 산화물 CMP 공정에서의 층간절연막은 하부금속배선이 형성된 웨이퍼(10)의 상부에 증착시키고자 하는 산화막의 규정된 두께만큼 형성된 제1산화막(11), 제1산화막위에 증착되어 CMP 공정의 종말점 검출에 사용되는 정지막(12),정지막(12)의 상부에 증착되어 CMP 공정에 의해 제거되는 제2산화막(13)을 포함하고 있다.
제1산화막(11)은 최종적으로 형성하고자하는 산화막의 두께로 증착되어야 하며, 이 부분은 CMP 공정을 거친 후에 최종적으로 남게 되는 부분이다. 다만 제1산화막(11)은 CMP 공정을 거친 후의 웨이퍼의 표면이 평탄화가 되지 않은 경우에는 계속해서 제1산화막(11)의 일부를 CMP로 제거하여야 하므로, 제1산화막(11)은 최종적으로 형성하고자하는 규정된 산화막의 두께보다 1 ~ 1000Å 더 증착시키는 것이 바람직하다. 두께가 1000Å을 초과해서 증착시키는 것은 경제성이나 성능면에서 바람직하지 않다.
정지막(12)은 종말점 신호의 변화를 주기 위하여 증착되는 부분이다. 따라서 산화막과 연마율에 있어서 많은 차이가 나는 폴리실리콘막 또는 질화막이 정지막으로 사용하는 것이 바람직하다. 또한 정지막은 도 2에서 철부(볼록한 부분)에만 존재하게 만드는 것이 바람직하다. 이는 향후 CMP 공정 진행과정에서 정지막이 일부 남아서 문제가 발생하는 것을 방지하기 위함이다.
여기서 정지막(12)은 1 내지 100Å의 두께로 증착시키는 것이 바람직하다. 정지막(12)은 CMP 공정의 종말점 검출용으로 사용되는 것이므로 100Å 초과해서 증착시킬 필요는 없다.
제2산화막(13)은 정지막(12)의 상부에 증착되는데, 이 부분은 CMP 과정에서 대부분 제거되는 부분이다. 제2산화막(13)을 두껍게 증착시키면 정지막(12)을 제거한 웨이퍼의 표면이 거의 평탄화를 이룰 수 있으므로, 이 경우에는 제1산화막(11)을 규정된 두께보다 두껍게 증착시킬 필요가 없다.
이하 본 발명을 이용한 CMP 방법에 대하여 살펴본다. 본 발명에 의한 산화물 CMP 방법은 하부 금속배선이 형성된 웨이퍼에 산화물이 규정된 두께만큼 증착된 제1산화막, 폴리실리콘막 또는 질화막으로 이루어진 정지막, 제2산화막을 순차적으로 증착시키는 증착단계와 CMP 공정으로 상기 정지막을 종말점으로 하여 제2산화막과 정지막을 제거하는 단계를 포함하고 있다.
증착단계에서는 도 2에서의 구조가 형성될 수 있도록 제1산화막, 정지막, 제2산화막을 차례로 증착시킨다. 제1산화막, 정지막, 제2산화막에 대해서는 위에서 자세히 설명하였으므로, 여기서는 설명을 생략한다. 다만, 제1산화막을 규정된 두께만큼 산화물을 증착시켜서 생성시킬 수 도 있고, 아니면 규정된 두께보다 1 내지 1000Å 두껍게 증착시킬 수 있다.
제1산화막이 규정된 두께만큼 증착된 경우에는 CMP를 이용하여 제1산화막과 정지막만 제거하면 되지만, 규정된 두께보다 1 내지 1000Å 두껍게 증착된 경우에는 규정된 두께보다 두껍게 증착된 부분도 CMP에 의해 제거한다.
정지막은 하부에 금속배선등이 있는 부분에만 형성하는 것이 바람직하며, 이를 위해서 정지막을 형성하는 과정에서 사진식각공정을 거쳐야 한다. 즉, 정지막을 제1산화막의 상부에 증착시킨 후에 포토레지스트를 이용한 사진 식각공정을 통하여 하부에 금속배선등이 있는 부분에만 정지막이 형성될 수 있도록 한다.
실시예
1. 제1산화물층이 규정된 높이만큼 증착된 경우의 PMD CMP
도 3은 제1산화물층이 규정된 높이만큼 증착된 경우의 PMD CMP 과정을 도시한 도면이다. 도 3(a)에서 보는 바와 같이, 금속배선이 형성된 웨이퍼(100)의 상부에 제1절연막(110), 정지막(111), 제2절연막(112)이 차례로 증착되어 있다. 여기에 CMP 공정을 진행하여서 제2절연막(112)과 정지막(111)을 제거하게 된다. CMP 공정을 진행하게 되면 정지막(111)에 의해 종말점이 검출되고 이를 이용하여 CMP 공정을 끝나게 되어 도 3(b)에서 보는 바와 같이 원래 목표로 한 높이(200)에서 층간절연막이 형성된다.
2. 제1산화물층이 규정된 높이보다 두껍게 증착된 경우의 PMD CMP
도 4는 제1산화물층이 규정된 높이보다 두껍게 증착된 경우의 PMD CMP 과정을 도시한 도면이다. 도 3(a)에서 보는 바와 같이, 금속배선이 형성된 웨이퍼(100)의 상부에 제1절연막(120), 정지막(121), 제2절연막(122)이 차례로 증착되어 있다. 여기에 CMP 공정을 진행하여서 제2절연막(122), 정지막(121)과 규정된 높이보다 두껍게 증착된 제1산화막의 일부를 제거하게 된다. 즉, 도 4(b)에서 보는 바와 같이 원래 목표로 한 높이(200)에서 층간절연막이 형성된다.
3. 제1산화물층이 규정된 높이만큼 증착된 경우의 IMD CMP
도 5는 제1산화물층이 규정된 높이만큼 증착된 경우의 IMD CMP 과정을 도시한 도면이다. 도 5(a)에서 보는 바와 같이, 금속배선이 형성된 웨이퍼(100)의 상부에 제1절연막(130), 정지막(131), 제2절연막(132)이 차례로 증착되어 있다. 여기에 CMP 공정을 진행하여서 제2절연막(132)과 정지막(131)을 제거하게 된다. CMP 공정을 진행하게 되면 정지막(131)에 의해 종말점이 검출되고 이를 이용하여 CMP 공정을 끝나게 되어 도 5(b)에서 보는 바와 같이 원래 목표로 한 높이(200)에서 층간절연막이 형성된다.
4. 제1산화물층이 규정된 높이보다 두껍게 증착된 경우의 IMD CMP
도 6은 제1산화물층이 규정된 높이보다 두껍게 증착된 경우의 IMD CMP 과정 을 도시한 도면이다. 도 6(a)에서 보는 바와 같이, 금속배선이 형성된 웨이퍼(100)의 상부에 제1절연막(140), 정지막(141), 제2절연막(142)이 차례로 증착되어 있다. 여기에 CMP 공정을 진행하여서 제2절연막(142)과 정지막(141)을 제거하게 된다. CMP 공정을 진행하게 되면 정지막(141)에 의해 종말점이 검출되고 이를 이용하여 CMP 공정을 끝나게 되어 도 5(b)에서 보는 바와 같이 원래 목표로 한 높이(200)에서 층간절연막이 형성된다.
도 1은 CMP 종말점 검출방법 중에서 토크검출법에 의해 모터 토크가 급격히 변하는 지점(A)에 의해 종말점을 검출하는 것을 보여주는 도면,
도 2는 본 발명에 의한 산화물 CMP 공정에서의 층간절연막의 단면도,
도 3은 제1산화물층이 규정된 높이만큼 증착된 경우의 PMD CMP 과정을 도시한 도면,
도 4는 제1산화물층이 규정된 높이보다 두껍게 증착된 경우의 PMD CMP 과정을 도시한 도면,
도 5는 제1산화물층이 규정된 높이만큼 증착된 경우의 IMD CMP 과정을 도시한 도면,
도 6은 제1산화물층이 규정된 높이보다 두껍게 증착된 경우의 IMD CMP 과정을 도시한 도면이다.
<도면의 주요부분에 대한 주요부호의 설명>
100:웨이퍼
110,120,130,140 : 제1절연막
111,121,131,141 : 정지막
112,122,132,142 : 제2절연막

Claims (5)

  1. 하부금속배선의 상부에 층간절연막을 증착시킨 후에 CMP 공정으로 평탄화시키는 과정에 사용되는 상기 하부금속배선의 상부에 증착되는 층간절연막으로서,
    상기 층간절연막은
    하부금속배선의 상부에 규정된 두께만큼 형성된 제1산화막;
    상기 제1산화막위에 증착되어 CMP 공정의 정지막으로 사용되는 정지막;
    상기 정지막의 상부에 증착되어 CMP 공정에 의해 제거되는 제2산화막을 포함하는 것을 특징으로 하는 산화물 CMP 공정에서의 층간절연막.
  2. 제1항에 있어서, 상기 제1산화막은 규정된 두께보다 1 내지 1000Å 두껍게 형성된 것을 특징으로 하는 산화물 CMP 공정에서의 층간절연막.
  3. 제1항에 있어서, 상기 정지막은 1 내지 100Å의 두께로 형성되는 것을 특징으로 하는 산화물 CMP 공정에서의 층간절연막.
  4. 제1항에 있어서, 상기 정지막은 폴리실리콘막 또는 질화막인 것을 특징으로 하는 산화물 CMP 공정에서의 층간절연막.
  5. 하부금속배선의 상부에 층간절연막으로 산화물을 증착시킨 후에 CMP 공정으 로 평탄화시키는 과정에 있어서,
    하부 금속배선이 형성된 웨이퍼에 산화물이 규정된 두께 내지 규정된 두께보다 1000Å 두껍게 증착된 제1산화막, 폴리실리콘막 또는 질화막으로 이루어진 정지막, 제2산화막을 순차적으로 증착시키는 증착단계;
    CMP 공정으로 상기 정지막을 종말점으로 하여 제2산화막, 정지막과 제1산화막의 상기 규정된 두께보다 두껍게 증착된 부분을 제거하는 단계를 포함하는 것을 특징으로 하는 산화물 CMP 방법.
KR1020080104089A 2008-10-23 2008-10-23 산화물 ｃｍｐ에서의 층간절연막 및 이를 이용한 산화물 ｃｍｐ 방법 Ceased KR20100045060A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080104089A KR20100045060A (ko) 2008-10-23 2008-10-23 산화물 ｃｍｐ에서의 층간절연막 및 이를 이용한 산화물 ｃｍｐ 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080104089A KR20100045060A (ko) 2008-10-23 2008-10-23 산화물 ｃｍｐ에서의 층간절연막 및 이를 이용한 산화물 ｃｍｐ 방법

Publications (1)

Publication Number Publication Date
KR20100045060A true KR20100045060A (ko) 2010-05-03

Family

ID=42272859

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080104089A Ceased KR20100045060A (ko) 2008-10-23 2008-10-23 산화물 ｃｍｐ에서의 층간절연막 및 이를 이용한 산화물 ｃｍｐ 방법

Country Status (1)

Country Link
KR (1) KR20100045060A (ko)

Similar Documents

Publication Publication Date Title
US6806203B2 (en) Method of forming a dual damascene structure using an amorphous silicon hard mask
US7226853B2 (en) Method of forming a dual damascene structure utilizing a three layer hard mask structure
US6380087B1 (en) CMP process utilizing dummy plugs in damascene process
US6248667B1 (en) Chemical mechanical polishing method using double polishing stop layer
US7871908B2 (en) Method of manufacturing semiconductor device
US6841466B1 (en) Method of selectively making copper using plating technology
US7109557B2 (en) Sacrificial dielectric planarization layer
US20020094649A1 (en) Shallow trench isolation using non-conformal dielectric material and planarizatrion
US20060183333A1 (en) Methods of fabricating semiconductor device using sacrificial layer
US7196002B2 (en) Method of making dual damascene with via etch through
US6294471B1 (en) Method of eliminating dishing effect in polishing of dielectric film
US20080132030A1 (en) Method of manufacturing semiconductor device
US12027416B2 (en) BEOL etch stop layer without capacitance penalty
KR100240879B1 (ko) 반도체 장치의 평탄화 방법
EP1184903B1 (en) Method for forming a self-aligned dual damascene interconnection
KR20100045060A (ko) 산화물 ｃｍｐ에서의 층간절연막 및 이를 이용한 산화물 ｃｍｐ 방법
KR100560307B1 (ko) 반도체 소자 제조방법
US6468897B1 (en) Method of forming damascene structure
JP4540504B2 (ja) 半導体装置の製造方法
US20090023290A1 (en) Planarization method
US6897121B2 (en) Method of removing HDP oxide deposition
JP2006165214A (ja) 半導体装置およびその製造方法
KR100478481B1 (ko) 반도체 소자의 평탄화 방법
KR100605909B1 (ko) 금속배선의 절연막 평탄화 방법
JP2917917B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20081023

PA0201 Request for examination
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20100429

Patent event code: PE09021S01D

PG1501 Laying open of application
E601 Decision to refuse application
PE0601 Decision on rejection of patent

Patent event date: 20101005

Comment text: Decision to Refuse Application

Patent event code: PE06012S01D

Patent event date: 20100429

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I