JP2004103691A - 半導体装置の製造方法及び半導体装置 - Google Patents
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Abstract
【課題】トレンチ素子分離領域を伴い、トレンチの疎密が著しい半導体基板において容易にＣＭＰの研磨ムラを抑制し、少ない研磨量で膜厚ばらつきの少ない平坦化レベルを実現する半導体装置の製造方法及び半導体装置を提供する。
【解決手段】研磨レートの異なる２層（シリコン窒化膜１１とシリコン酸化窒化膜１２）のＣＭＰストッパ膜が用いられる。これにより、研磨レートの大きい方の、上層のシリコン酸化窒化膜１２が凹凸のダミーパターンＤＭＰ１を形成する。その後、トレンチが形成され、素子分離用の酸化膜１４が埋め込まれる。ＣＭＰ時において、素子分離用の酸化膜１４、シリコン酸化窒化膜１２、シリコン窒化膜１１の占める割合に応じて研磨速度に差がつく。これにより、研磨パッドにおける研磨レートの選択性が活かされる。
【選択図】 図１
【解決手段】研磨レートの異なる２層（シリコン窒化膜１１とシリコン酸化窒化膜１２）のＣＭＰストッパ膜が用いられる。これにより、研磨レートの大きい方の、上層のシリコン酸化窒化膜１２が凹凸のダミーパターンＤＭＰ１を形成する。その後、トレンチが形成され、素子分離用の酸化膜１４が埋め込まれる。ＣＭＰ時において、素子分離用の酸化膜１４、シリコン酸化窒化膜１２、シリコン窒化膜１１の占める割合に応じて研磨速度に差がつく。これにより、研磨パッドにおける研磨レートの選択性が活かされる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置製造に係り、特に素子分離領域用の溝の疎密が著しい半導体基板において化学的機械的研磨によって平坦化前処理を経る半導体装置の製造方法及び半導体装置に関する。
【０００２】
【従来の技術】
半導体基板上に形成した素子を互いに分離する方法としてトレンチ・アイソレーションが知られている。トレンチ・アイソレーションは、素子形成領域以外の半導体基板に溝（トレンチ）を形成し、溝内部を絶縁物、特に酸化シリコン膜などで充填し、素子間分離を実現する。トレンチ・アイソレーションは、ＬＯＣＯＳ分離法（選択酸化分離）に比べて基板中に深く分離距離を稼げる。このため、分離幅を著しく縮小することが可能である。トレンチ・アイソレーションはＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）と呼称され、半導体集積回路の高集積化に有利な構造である。
【０００３】
図５（ａ）〜（ｄ）は、それぞれ従来の半導体装置のＳＴＩ製造法を工程順に示す断面図である。
まず、図５（ａ）に示すように、半導体基板５１上においてフォトリソグラフィ工程を経て窒化膜（シリコン窒化膜）５２によるマスクパターンを形成する。このマスクパターンに従って基板５１に所定深さの溝パターン、いわゆるトレンチ５３をエッチング形成する。
【０００４】
次に、図５（ｂ）に示すように、トレンチ５３を酸化した後（図示せず）、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ）法により酸化膜（シリコン酸化膜）５４を形成する。酸化膜５４はトレンチ５３の凹凸に従って堆積レベルが異なってくる。すなわち、酸化膜５４に関し、トレンチ５３の密度が高い領域は堆積レベルが低く、それに比べてトレンチ５３があまり存在しない広い素子領域上は堆積レベルが高く、厚く形成された状態となる。
【０００５】
次に、図５（ｃ）に示すように、フォトリソグラフィ技術を利用することにより、素子領域上など比較的厚く形成された状態の酸化膜５４を選択的にエッチングし、ある程度薄くした領域５４１を作る。これにより、後に行われる平坦化工程における均一化を図る。
【０００６】
次に、図５（ｄ）に示すように、平坦化処理として化学的機械的研磨、いわゆるＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ ）技術を利用する。すなわち、被平坦化層の凹凸部に加わる研磨パッドの圧力差で研磨レートの選択性が生じ、所定時間経過後には凹凸部をなだらかにする。窒化膜５２をＣＭＰのストッパ膜として検出し、その後に窒化膜５２を除去する。これにより、トレンチ５３に酸化膜５４が埋め込まれたトレンチ素子分離絶縁膜が形成される。
【０００７】
【発明が解決しようとする課題】
上記構成のようにトレンチ・アイソレーションにＣＭＰを実施すれば、誤差の少ない平坦化レベルを実現することができる。しかしながら、やはりトレンチ５３の疎密によってＣＭＰ時に面内ばらつきが生じることが少なくない。ディシング等研磨ムラが起これば、窒化膜５２が早く露出してしまう領域が現れる。これによってＣＭＰ処理終了の検出がなされれば、酸化膜５４の残留領域が少なからず存在する。従って、その後の窒化膜５２の除去工程に支障をきたす。
【０００８】
このような事態の対策として、ＣＭＰ処理は、窒化膜５２の検出からさらに研磨時間を多く取り、窒化膜５２上に残留した酸化膜５４を完全に除去するといった過剰研磨を実行していた。この結果、ＣＭＰ効率の低下、研磨パッドの劣化の進行、トレンチ素子分離膜としての酸化膜５４の膜厚ばらつきに影響を及ぼすといった問題がある。
【０００９】
本発明は上記のような事情を考慮してなされたもので、トレンチ素子分離領域を伴い、特に素子分離領域用の溝の疎密が著しい半導体基板において容易にＣＭＰの研磨ムラを抑制することができ、少ない研磨量で膜厚ばらつきの少ない平坦化レベルを実現する半導体装置の製造方法及び半導体装置を提供しようとするものである。
【００１０】
【課題を解決するための手段】
本発明の［請求項１］に係る半導体装置の製造方法は、
半導体基板上において第１の研磨レートを有する第１の層を形成する工程と、前記第１の層上に前記第１の研磨レートより大きい第２の研磨レートを有する第２の層を形成する工程と、
少なくとも前記第２の層が複数の凹凸を有するように所定深さのダミーパターンを形成する工程と、
リソグラフィ技術を経て前記基板への素子分離用の溝パターンを形成する工程と、
前記第２の層上を含んで前記溝パターンを埋め込む素子分離用の離絶縁膜を堆積する工程と、
少なくとも前記第１の層が露出するまで化学的機械的研磨により平坦化する工程と、
前記第１の層を除去する工程と、
を具備したことを特徴とする。
【００１１】
上記本発明に係る半導体装置の製造方法によれば、研磨レートの異なる第１、第２の層を有し、第１の層上にそれより研磨レートの大きい第２の層が主に凹凸のダミーパターンを形成する。これにより、化学的機械的研磨の際、素子分離用の絶縁膜と第２の層、第２の層と第１の層において研磨速度に差をつけ、かつ研磨圧力の偏りを防止する。これにより、平坦化不均一性をなくす。また、研磨パッドにおける研磨レートの選択性が活かされ、過剰研磨など無駄のない均一的な化学的機械的研磨を実現する。
【００１２】
本発明の［請求項２］に係る半導体装置の製造方法は、［請求項１］に従属され、
前記第２の層は前記第１の層よりも厚く形成することを特徴とする。第２の層は、第１の層よりも研磨レートが大きく、また凹凸を形成する関係上、より望ましい構成である。
【００１３】
本発明の［請求項３］に係る半導体装置の製造方法は、［請求項１］または［請求項２］に従属され、
前記ダミーパターンにおける凹部の底部は第１の層が露出することを特徴とする。凹凸を形成するリソグラフィ工程の関係による。
【００１４】
本発明の［請求項４］に係る半導体装置の製造方法は、［請求項１］〜［請求項３］いずれか一つに従属され、
前記溝パターン形成周辺における前記第２の層はダミーパターンの凹部のみ、または凸部のみで構成されることを特徴とする。リソグラフィ工程の精度向上に寄与する。
【００１５】
本発明の［請求項５］に係る半導体装置の製造方法は、［請求項１］〜［請求項４］いずれか一つに従属され、
前記ダミーパターンは、格子溝パターンを有することを特徴とする。
本発明の［請求項６］に係る半導体装置の製造方法は、［請求項１］〜［請求項４］いずれか一つに従属され、
前記ダミーパターンは、複数の開口パターンを有することを特徴とする。
これらのダミーパターンは、均一的な化学的機械的研磨を実現するために好ましい構成である。
【００１６】
本発明の［請求項７］に係る半導体装置は、前記［請求項１］〜［請求項６］いずれかの方法を用いて素子分離領域及びこれに囲まれた素子領域が形成された半導体基板を構成することを特徴とする。
【００１７】
本発明の［請求項８］に係る半導体装置は、前記［請求項１］〜［請求項６］いずれかの方法を用いて素子分離領域及びこれに囲まれた素子領域が形成された評価用半導体ウェハを構成することを特徴とする。
【００１８】
【発明の実施の形態】
図１（ａ）〜（ｆ）は、それぞれ本発明の第１実施形態に係る半導体装置の製造方法及び半導体装置を工程順に示す断面図である。
図１（ａ）に示すように、半導体基板１０において、ＣＭＰ（化学的機械的研磨）のストッパ膜として第１の研磨レートを有する第１層、例えばシリコン窒化膜１１を形成する。このシリコン窒化膜１１上に、機能的にはストッパ膜ではあるが実質的には研磨速度調整用として働く第１の研磨レートより大きい第２の研磨レートを有する第２層、例えばシリコン酸化窒化膜１２を形成する。
【００１９】
次に図１（ｂ）に示すように、フォトリソグラフィ技術により形成されるレジストマスク（図示せず）及び反応性イオンエッチング技術を利用して、シリコン酸化窒化膜１２に対し複数の凹凸を有するように所定深さのダミーパターンＤＭＰ１を形成する。ここでは、第１層であるシリコン窒化膜１１が露出しないようにエッチング時間を制御してダミーパターンＤＭＰ１の凹凸が形成されている。また、素子分離用の溝パターン形成予定領域周辺は、ダミーパターンの凹凸を配列しない。図ではエッチングをしない凸部のみの状態としているが、エッチングして凹部のみの状態としてもよい。
【００２０】
次に図１（ｃ）に示すように、新たにフォトリソグラフィ技術を利用してレジストマスクＲＭを形成し、反応性イオンエッチング技術を利用して、素子分離用の溝パターン、いわゆるトレンチ１３をエッチング形成する。すなわち、シリコン酸化窒化膜１２及びシリコン窒化膜１１、さらには基板１０を反応ガスの切替えを伴い連続的にエッチングする。例えばシリコン酸化窒化膜１２及びシリコン窒化膜１１はＣＦ４やＣＨＦ３等で、また、基板１０はＣｌ２をエッチングガス種として利用する。ここでは、素子領域の関係上、トレンチ１３の疎密の差が現れている領域を示す。すなわち、素子領域Ａ１に比べて大面積の素子領域Ａ２が設けられる部分を含んでいる。
【００２１】
次に、図１（ｄ）に示すように、レジスト除去後、トレンチ１３を熱酸化し酸化膜（図示せず）を形成した後、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ）法により酸化膜（シリコン酸化膜）１４を形成する。酸化膜１４はトレンチ１３が形成する凹凸やダミーパターンＤＭＰ１の凹凸に従った堆積レベルとなる。大面積の素子領域Ａ２上にもダミーパターンＤＭＰ１があるため、堆積レベルの著しい変化は抑制される。
【００２２】
次に、図１（ｅ）に示すように、酸化膜１４を主としたＣＭＰを施す。ＣＭＰ途中、シリコン酸化窒化膜１２のダミーパターンＤＭＰ１により研磨圧力の偏りが防止されつつ、全体的に研磨速度が落ちる。やがてシリコン酸化窒化膜１２とシリコン窒化膜１１が混在する研磨に至り、シリコン酸化窒化膜１２の割合が極小になるとさらに研磨速度が落ちて研磨終了となる。
【００２３】
その後、図１（ｆ）に示すように、熱リン酸浸漬等によるシリコン窒化膜１１の除去工程を経る。これにより、トレンチ１３に酸化膜１４が埋め込まれたトレンチ素子分離絶縁膜が形成される。
【００２４】
上記第１実施形態及び方法によれば、研磨レートの異なる２層（シリコン窒化膜１１とシリコン酸化窒化膜１２）のＣＭＰストッパ膜が用いられる。これにより、研磨レートの大きい上層のシリコン酸化窒化膜１２がダミーパターンＤＭＰ１を形成し、研磨圧力の偏り防止に寄与する。また、素子分離用の酸化膜１４、シリコン酸化窒化膜１２、シリコン窒化膜１１の占める割合に応じて研磨速度に差がつく。これにより、研磨パッドにおける研磨レートの選択性が活かされ、過剰研磨など無駄のない均一的な化学的機械的研磨が達成される。
【００２５】
すなわち、従来の残留酸化膜の懸念は解消される。しかも、ＣＭＰ効率の低下、研磨パッドの劣化を最小限に抑えつつ、より適切な状態でシリコン窒化膜１１の除去工程に移行できる。よって、トレンチ素子分離膜としての酸化膜１４の膜厚ばらつきの影響は非常に小さいものとなり、以降の素子製造工程に高信頼性を保つことができる。
【００２６】
図２（ａ）〜（ｆ）は、それぞれ本発明の第２実施形態に係る半導体装置の製造方法及び半導体装置を工程順に示す断面図である。上記第１実施形態と同様の箇所には同一の符号を付して説明する。
図２（ａ）に示すように、半導体基板１０上に第１の研磨レートを有する第１層、例えばシリコン窒化膜１１、その上に第１の研磨レートより大きい第２の研磨レートを有する第２層、例えばシリコン酸化窒化膜１２を形成する。この構成は第１実施形態の図１（ａ）と同様である。
【００２７】
次に図２（ｂ）に示すように、フォトリソグラフィ技術により形成されるレジストマスク（図示せず）及び反応性イオンエッチング技術を利用して、シリコン酸化窒化膜１２に対し複数の凹凸を有するように所定深さのダミーパターンＤＭＰ２を形成する。ここでは、底部に第１層であるシリコン窒化膜１１を露出させる形態となっている。また、素子分離用の溝パターン形成予定領域周辺は、ダミーパターンの凹凸を配列しない。図ではエッチングしてシリコン窒化膜１１を露出させた凹部のみの状態としているが、エッチングせずに凸部のみの状態としてもよい。
【００２８】
次に図２（ｃ）に示すように、新たにフォトリソグラフィ技術を利用してレジストマスクＲＭを形成し、反応性イオンエッチング技術を利用して、素子分離用の溝パターン、いわゆるトレンチ１３をエッチング形成する。すなわち、シリコン窒化膜１１、基板１０を反応ガスの切替えを伴い連続的にエッチングする。例えばシリコン窒化膜１１はＣＦ４やＣＨＦ３等で、また、基板１０はＣｌ２をエッチングガス種として利用する。ここでは、素子領域の関係上、トレンチ１３の疎密の差が現れている領域を示す。すなわち、素子領域Ａ１に比べて大面積の素子領域Ａ２が設けられる部分を含んでいる。
【００２９】
次に、図２（ｄ）に示すように、レジスト除去後、トレンチ１３を熱酸化し酸化膜（図示せず）を形成した後、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ）法により酸化膜（シリコン酸化膜）１４を形成する。酸化膜１４はトレンチ１３が形成する凹凸やダミーパターンＤＭＰ２の凹凸に従った堆積レベルとなる。大面積の素子領域Ａ２上にもダミーパターンＤＭＰ２があるため、堆積レベルの著しい変化は抑制される。
【００３０】
次に、図２（ｅ）に示すように、酸化膜１４を主としたＣＭＰを施す。ＣＭＰ途中、シリコン酸化窒化膜１２のダミーパターンＤＭＰ２により研磨圧力の偏りが防止されつつ、全体的に研磨速度が落ちる。やがてシリコン酸化窒化膜１２とシリコン窒化膜１１が混在する研磨に至り、シリコン酸化窒化膜１２の割合が極小になるとさらに研磨速度が落ちて研磨終了となる。
【００３１】
その後、図２（ｆ）に示すように、熱リン酸浸漬等によるシリコン窒化膜１１の除去工程を経る。これにより、トレンチ１３に酸化膜１４が埋め込まれたトレンチ素子分離絶縁膜が形成される。
【００３２】
上記第２実施形態及び方法によっても前記第１実施形態と同様の効果が得られる。すなわち、２層ＣＭＰストッパ膜として、下層よりも研磨レートの大きい上層のシリコン酸化窒化膜１２がダミーパターンＤＭＰ２を形成することにより、研磨圧力の偏り防止に寄与する。また、素子分離用の酸化膜１４、シリコン酸化窒化膜１２、シリコン窒化膜１１の占める割合に応じて研磨速度に差がつく。これにより、研磨パッドにおける研磨レートの選択性が活かされ、過剰研磨など無駄のない均一的な化学的機械的研磨が達成される。
【００３３】
そして、従来の残留酸化膜の懸念は解消され、ＣＭＰ効率の低下、研磨パッドの劣化が最小限に抑えられる。従って、より適切な状態でシリコン窒化膜１１の除去工程に移行できる。よって、トレンチ素子分離膜としての酸化膜１４の膜厚ばらつきの影響は非常に小さいものとなり、以降の素子製造工程に高信頼性を保つことができる。
【００３４】
図３（ａ），（ｂ）は、それぞれ図１や図２に示すようなダミーパターンＤＭＰ１，２いずれにも使用可能な具体例を示す平面図である。図３（ａ）では、格子溝パターン３１をフォトリソグラフィ技術により形成する。また、図３（ｂ）では、複数の開口パターン３２をフォトリソグラフィ技術により形成する。つまり斜線で示すパターン３１、３２はいずれも凹部溝パターンとなり、研磨パッドの圧力の偏り防止に寄与し、より均一なＣＭＰを実現する。
【００３５】
図４は、前記第１、第２実施形態及び方法が採用される評価用ウェハの部分平面図である。微細化素子を含む半導体集積回路の設計、開発化に伴い、ゲート電極や配線形成に必要なリソグラフィ技術の評価、素子としての製造に関する膜質などの諸条件の評価は重要であり、予め評価用ウェハで評価される。すなわち、評価用ウェハにおいて、実際の設計に則した寸法、ピッチ等、所条件を盛り込んだ様々な素子のパターンが形成され、製造工程の評価がなされるのである。このような評価用ウェハ４１のチップ領域部分４２には容量形成領域等、大面積の素子領域が設けられることがある。すなわち、素子領域Ａ１に比べて大面積の素子領域Ａ２が設けられる部分を含んでいる。素子分離領域ＳＴＩは斜線で示してあり、図のようにトレンチの疎密の差が著しい。このような構成に前記第１、第２実施形態及び方法が採用されることによって、高信頼性の素子分離領域が得られ、適正な評価用ウェハが構成できるのである。
【００３６】
なお、各実施形態において、ＣＭＰのストッパ膜として第１の研磨レートを有する第１層はシリコン窒化膜（１１）、第２層はシリコン酸化窒化膜（１２）を示したが、これに限らない。第１層上により大きい研磨レートの第２層が研磨速度調整用として凹凸が構成されれば、他の材料を用いても構わない。
【００３７】
【発明の効果】
以上説明したように本発明によれば、ＣＭＰストッパとして、研磨レートの異なる第１、第２の層を有し、第１の層上にそれより研磨レートの大きい第２の層が主に凹凸のダミーパターンを形成する。これにより、化学的機械的研磨の際、素子分離用の絶縁膜と第２の層、第２の層と第１の層において研磨速度に差をつけ、かつ研磨圧力の偏りを防止する。これにより、平坦化不均一性をなくす。また、研磨パッドにおける研磨レートの選択性が活かされ、過剰研磨など無駄のない均一的な化学的機械的研磨を実現する。この結果、トレンチ素子分離領域を伴い、特に素子分離領域用の溝の疎密が著しい半導体基板において容易にＣＭＰの研磨ムラを抑制することができ、少ない研磨量で膜厚ばらつきの少ない平坦化レベルを実現する半導体装置の製造方法及び半導体装置を提供することができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｆ）は、それぞれ本発明の第１実施形態に係る半導体装置の製造方法及び半導体装置を工程順に示す断面図である。
【図２】（ａ）〜（ｆ）は、それぞれ本発明の第２実施形態に係る半導体装置の製造方法及び半導体装置を工程順に示す断面図である。
【図３】（ａ），（ｂ）は、それぞれ図１や図２に示すようなダミーパターンＤＭＰ１，２いずれにも使用可能な具体例を示す平面図である。
【図４】前記第１、第２実施形態及び方法が採用される評価用ウェハの部分平面図である。
【図５】（ａ）〜（ｄ）は、それぞれ従来の半導体装置のＳＴＩ製造法を工程順に示す断面図である。
【符号の説明】
１０，５１…半導体基板、１１，５２…シリコン窒化膜、
１２…シリコン酸化窒化膜、１３，５３…トレンチ、１４，５４…酸化膜、
３１，３２…凹部溝パターン、４１…評価用ウェハ、４２…チップ領域部分、
ＤＭＰ…ダミーパターン、Ａ１，Ａ２…素子領域
【発明の属する技術分野】
本発明は、半導体装置製造に係り、特に素子分離領域用の溝の疎密が著しい半導体基板において化学的機械的研磨によって平坦化前処理を経る半導体装置の製造方法及び半導体装置に関する。
【０００２】
【従来の技術】
半導体基板上に形成した素子を互いに分離する方法としてトレンチ・アイソレーションが知られている。トレンチ・アイソレーションは、素子形成領域以外の半導体基板に溝（トレンチ）を形成し、溝内部を絶縁物、特に酸化シリコン膜などで充填し、素子間分離を実現する。トレンチ・アイソレーションは、ＬＯＣＯＳ分離法（選択酸化分離）に比べて基板中に深く分離距離を稼げる。このため、分離幅を著しく縮小することが可能である。トレンチ・アイソレーションはＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）と呼称され、半導体集積回路の高集積化に有利な構造である。
【０００３】
図５（ａ）〜（ｄ）は、それぞれ従来の半導体装置のＳＴＩ製造法を工程順に示す断面図である。
まず、図５（ａ）に示すように、半導体基板５１上においてフォトリソグラフィ工程を経て窒化膜（シリコン窒化膜）５２によるマスクパターンを形成する。このマスクパターンに従って基板５１に所定深さの溝パターン、いわゆるトレンチ５３をエッチング形成する。
【０００４】
次に、図５（ｂ）に示すように、トレンチ５３を酸化した後（図示せず）、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ）法により酸化膜（シリコン酸化膜）５４を形成する。酸化膜５４はトレンチ５３の凹凸に従って堆積レベルが異なってくる。すなわち、酸化膜５４に関し、トレンチ５３の密度が高い領域は堆積レベルが低く、それに比べてトレンチ５３があまり存在しない広い素子領域上は堆積レベルが高く、厚く形成された状態となる。
【０００５】
次に、図５（ｃ）に示すように、フォトリソグラフィ技術を利用することにより、素子領域上など比較的厚く形成された状態の酸化膜５４を選択的にエッチングし、ある程度薄くした領域５４１を作る。これにより、後に行われる平坦化工程における均一化を図る。
【０００６】
次に、図５（ｄ）に示すように、平坦化処理として化学的機械的研磨、いわゆるＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ ）技術を利用する。すなわち、被平坦化層の凹凸部に加わる研磨パッドの圧力差で研磨レートの選択性が生じ、所定時間経過後には凹凸部をなだらかにする。窒化膜５２をＣＭＰのストッパ膜として検出し、その後に窒化膜５２を除去する。これにより、トレンチ５３に酸化膜５４が埋め込まれたトレンチ素子分離絶縁膜が形成される。
【０００７】
【発明が解決しようとする課題】
上記構成のようにトレンチ・アイソレーションにＣＭＰを実施すれば、誤差の少ない平坦化レベルを実現することができる。しかしながら、やはりトレンチ５３の疎密によってＣＭＰ時に面内ばらつきが生じることが少なくない。ディシング等研磨ムラが起これば、窒化膜５２が早く露出してしまう領域が現れる。これによってＣＭＰ処理終了の検出がなされれば、酸化膜５４の残留領域が少なからず存在する。従って、その後の窒化膜５２の除去工程に支障をきたす。
【０００８】
このような事態の対策として、ＣＭＰ処理は、窒化膜５２の検出からさらに研磨時間を多く取り、窒化膜５２上に残留した酸化膜５４を完全に除去するといった過剰研磨を実行していた。この結果、ＣＭＰ効率の低下、研磨パッドの劣化の進行、トレンチ素子分離膜としての酸化膜５４の膜厚ばらつきに影響を及ぼすといった問題がある。
【０００９】
本発明は上記のような事情を考慮してなされたもので、トレンチ素子分離領域を伴い、特に素子分離領域用の溝の疎密が著しい半導体基板において容易にＣＭＰの研磨ムラを抑制することができ、少ない研磨量で膜厚ばらつきの少ない平坦化レベルを実現する半導体装置の製造方法及び半導体装置を提供しようとするものである。
【００１０】
【課題を解決するための手段】
本発明の［請求項１］に係る半導体装置の製造方法は、
半導体基板上において第１の研磨レートを有する第１の層を形成する工程と、前記第１の層上に前記第１の研磨レートより大きい第２の研磨レートを有する第２の層を形成する工程と、
少なくとも前記第２の層が複数の凹凸を有するように所定深さのダミーパターンを形成する工程と、
リソグラフィ技術を経て前記基板への素子分離用の溝パターンを形成する工程と、
前記第２の層上を含んで前記溝パターンを埋め込む素子分離用の離絶縁膜を堆積する工程と、
少なくとも前記第１の層が露出するまで化学的機械的研磨により平坦化する工程と、
前記第１の層を除去する工程と、
を具備したことを特徴とする。
【００１１】
上記本発明に係る半導体装置の製造方法によれば、研磨レートの異なる第１、第２の層を有し、第１の層上にそれより研磨レートの大きい第２の層が主に凹凸のダミーパターンを形成する。これにより、化学的機械的研磨の際、素子分離用の絶縁膜と第２の層、第２の層と第１の層において研磨速度に差をつけ、かつ研磨圧力の偏りを防止する。これにより、平坦化不均一性をなくす。また、研磨パッドにおける研磨レートの選択性が活かされ、過剰研磨など無駄のない均一的な化学的機械的研磨を実現する。
【００１２】
本発明の［請求項２］に係る半導体装置の製造方法は、［請求項１］に従属され、
前記第２の層は前記第１の層よりも厚く形成することを特徴とする。第２の層は、第１の層よりも研磨レートが大きく、また凹凸を形成する関係上、より望ましい構成である。
【００１３】
本発明の［請求項３］に係る半導体装置の製造方法は、［請求項１］または［請求項２］に従属され、
前記ダミーパターンにおける凹部の底部は第１の層が露出することを特徴とする。凹凸を形成するリソグラフィ工程の関係による。
【００１４】
本発明の［請求項４］に係る半導体装置の製造方法は、［請求項１］〜［請求項３］いずれか一つに従属され、
前記溝パターン形成周辺における前記第２の層はダミーパターンの凹部のみ、または凸部のみで構成されることを特徴とする。リソグラフィ工程の精度向上に寄与する。
【００１５】
本発明の［請求項５］に係る半導体装置の製造方法は、［請求項１］〜［請求項４］いずれか一つに従属され、
前記ダミーパターンは、格子溝パターンを有することを特徴とする。
本発明の［請求項６］に係る半導体装置の製造方法は、［請求項１］〜［請求項４］いずれか一つに従属され、
前記ダミーパターンは、複数の開口パターンを有することを特徴とする。
これらのダミーパターンは、均一的な化学的機械的研磨を実現するために好ましい構成である。
【００１６】
本発明の［請求項７］に係る半導体装置は、前記［請求項１］〜［請求項６］いずれかの方法を用いて素子分離領域及びこれに囲まれた素子領域が形成された半導体基板を構成することを特徴とする。
【００１７】
本発明の［請求項８］に係る半導体装置は、前記［請求項１］〜［請求項６］いずれかの方法を用いて素子分離領域及びこれに囲まれた素子領域が形成された評価用半導体ウェハを構成することを特徴とする。
【００１８】
【発明の実施の形態】
図１（ａ）〜（ｆ）は、それぞれ本発明の第１実施形態に係る半導体装置の製造方法及び半導体装置を工程順に示す断面図である。
図１（ａ）に示すように、半導体基板１０において、ＣＭＰ（化学的機械的研磨）のストッパ膜として第１の研磨レートを有する第１層、例えばシリコン窒化膜１１を形成する。このシリコン窒化膜１１上に、機能的にはストッパ膜ではあるが実質的には研磨速度調整用として働く第１の研磨レートより大きい第２の研磨レートを有する第２層、例えばシリコン酸化窒化膜１２を形成する。
【００１９】
次に図１（ｂ）に示すように、フォトリソグラフィ技術により形成されるレジストマスク（図示せず）及び反応性イオンエッチング技術を利用して、シリコン酸化窒化膜１２に対し複数の凹凸を有するように所定深さのダミーパターンＤＭＰ１を形成する。ここでは、第１層であるシリコン窒化膜１１が露出しないようにエッチング時間を制御してダミーパターンＤＭＰ１の凹凸が形成されている。また、素子分離用の溝パターン形成予定領域周辺は、ダミーパターンの凹凸を配列しない。図ではエッチングをしない凸部のみの状態としているが、エッチングして凹部のみの状態としてもよい。
【００２０】
次に図１（ｃ）に示すように、新たにフォトリソグラフィ技術を利用してレジストマスクＲＭを形成し、反応性イオンエッチング技術を利用して、素子分離用の溝パターン、いわゆるトレンチ１３をエッチング形成する。すなわち、シリコン酸化窒化膜１２及びシリコン窒化膜１１、さらには基板１０を反応ガスの切替えを伴い連続的にエッチングする。例えばシリコン酸化窒化膜１２及びシリコン窒化膜１１はＣＦ４やＣＨＦ３等で、また、基板１０はＣｌ２をエッチングガス種として利用する。ここでは、素子領域の関係上、トレンチ１３の疎密の差が現れている領域を示す。すなわち、素子領域Ａ１に比べて大面積の素子領域Ａ２が設けられる部分を含んでいる。
【００２１】
次に、図１（ｄ）に示すように、レジスト除去後、トレンチ１３を熱酸化し酸化膜（図示せず）を形成した後、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ）法により酸化膜（シリコン酸化膜）１４を形成する。酸化膜１４はトレンチ１３が形成する凹凸やダミーパターンＤＭＰ１の凹凸に従った堆積レベルとなる。大面積の素子領域Ａ２上にもダミーパターンＤＭＰ１があるため、堆積レベルの著しい変化は抑制される。
【００２２】
次に、図１（ｅ）に示すように、酸化膜１４を主としたＣＭＰを施す。ＣＭＰ途中、シリコン酸化窒化膜１２のダミーパターンＤＭＰ１により研磨圧力の偏りが防止されつつ、全体的に研磨速度が落ちる。やがてシリコン酸化窒化膜１２とシリコン窒化膜１１が混在する研磨に至り、シリコン酸化窒化膜１２の割合が極小になるとさらに研磨速度が落ちて研磨終了となる。
【００２３】
その後、図１（ｆ）に示すように、熱リン酸浸漬等によるシリコン窒化膜１１の除去工程を経る。これにより、トレンチ１３に酸化膜１４が埋め込まれたトレンチ素子分離絶縁膜が形成される。
【００２４】
上記第１実施形態及び方法によれば、研磨レートの異なる２層（シリコン窒化膜１１とシリコン酸化窒化膜１２）のＣＭＰストッパ膜が用いられる。これにより、研磨レートの大きい上層のシリコン酸化窒化膜１２がダミーパターンＤＭＰ１を形成し、研磨圧力の偏り防止に寄与する。また、素子分離用の酸化膜１４、シリコン酸化窒化膜１２、シリコン窒化膜１１の占める割合に応じて研磨速度に差がつく。これにより、研磨パッドにおける研磨レートの選択性が活かされ、過剰研磨など無駄のない均一的な化学的機械的研磨が達成される。
【００２５】
すなわち、従来の残留酸化膜の懸念は解消される。しかも、ＣＭＰ効率の低下、研磨パッドの劣化を最小限に抑えつつ、より適切な状態でシリコン窒化膜１１の除去工程に移行できる。よって、トレンチ素子分離膜としての酸化膜１４の膜厚ばらつきの影響は非常に小さいものとなり、以降の素子製造工程に高信頼性を保つことができる。
【００２６】
図２（ａ）〜（ｆ）は、それぞれ本発明の第２実施形態に係る半導体装置の製造方法及び半導体装置を工程順に示す断面図である。上記第１実施形態と同様の箇所には同一の符号を付して説明する。
図２（ａ）に示すように、半導体基板１０上に第１の研磨レートを有する第１層、例えばシリコン窒化膜１１、その上に第１の研磨レートより大きい第２の研磨レートを有する第２層、例えばシリコン酸化窒化膜１２を形成する。この構成は第１実施形態の図１（ａ）と同様である。
【００２７】
次に図２（ｂ）に示すように、フォトリソグラフィ技術により形成されるレジストマスク（図示せず）及び反応性イオンエッチング技術を利用して、シリコン酸化窒化膜１２に対し複数の凹凸を有するように所定深さのダミーパターンＤＭＰ２を形成する。ここでは、底部に第１層であるシリコン窒化膜１１を露出させる形態となっている。また、素子分離用の溝パターン形成予定領域周辺は、ダミーパターンの凹凸を配列しない。図ではエッチングしてシリコン窒化膜１１を露出させた凹部のみの状態としているが、エッチングせずに凸部のみの状態としてもよい。
【００２８】
次に図２（ｃ）に示すように、新たにフォトリソグラフィ技術を利用してレジストマスクＲＭを形成し、反応性イオンエッチング技術を利用して、素子分離用の溝パターン、いわゆるトレンチ１３をエッチング形成する。すなわち、シリコン窒化膜１１、基板１０を反応ガスの切替えを伴い連続的にエッチングする。例えばシリコン窒化膜１１はＣＦ４やＣＨＦ３等で、また、基板１０はＣｌ２をエッチングガス種として利用する。ここでは、素子領域の関係上、トレンチ１３の疎密の差が現れている領域を示す。すなわち、素子領域Ａ１に比べて大面積の素子領域Ａ２が設けられる部分を含んでいる。
【００２９】
次に、図２（ｄ）に示すように、レジスト除去後、トレンチ１３を熱酸化し酸化膜（図示せず）を形成した後、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ）法により酸化膜（シリコン酸化膜）１４を形成する。酸化膜１４はトレンチ１３が形成する凹凸やダミーパターンＤＭＰ２の凹凸に従った堆積レベルとなる。大面積の素子領域Ａ２上にもダミーパターンＤＭＰ２があるため、堆積レベルの著しい変化は抑制される。
【００３０】
次に、図２（ｅ）に示すように、酸化膜１４を主としたＣＭＰを施す。ＣＭＰ途中、シリコン酸化窒化膜１２のダミーパターンＤＭＰ２により研磨圧力の偏りが防止されつつ、全体的に研磨速度が落ちる。やがてシリコン酸化窒化膜１２とシリコン窒化膜１１が混在する研磨に至り、シリコン酸化窒化膜１２の割合が極小になるとさらに研磨速度が落ちて研磨終了となる。
【００３１】
その後、図２（ｆ）に示すように、熱リン酸浸漬等によるシリコン窒化膜１１の除去工程を経る。これにより、トレンチ１３に酸化膜１４が埋め込まれたトレンチ素子分離絶縁膜が形成される。
【００３２】
上記第２実施形態及び方法によっても前記第１実施形態と同様の効果が得られる。すなわち、２層ＣＭＰストッパ膜として、下層よりも研磨レートの大きい上層のシリコン酸化窒化膜１２がダミーパターンＤＭＰ２を形成することにより、研磨圧力の偏り防止に寄与する。また、素子分離用の酸化膜１４、シリコン酸化窒化膜１２、シリコン窒化膜１１の占める割合に応じて研磨速度に差がつく。これにより、研磨パッドにおける研磨レートの選択性が活かされ、過剰研磨など無駄のない均一的な化学的機械的研磨が達成される。
【００３３】
そして、従来の残留酸化膜の懸念は解消され、ＣＭＰ効率の低下、研磨パッドの劣化が最小限に抑えられる。従って、より適切な状態でシリコン窒化膜１１の除去工程に移行できる。よって、トレンチ素子分離膜としての酸化膜１４の膜厚ばらつきの影響は非常に小さいものとなり、以降の素子製造工程に高信頼性を保つことができる。
【００３４】
図３（ａ），（ｂ）は、それぞれ図１や図２に示すようなダミーパターンＤＭＰ１，２いずれにも使用可能な具体例を示す平面図である。図３（ａ）では、格子溝パターン３１をフォトリソグラフィ技術により形成する。また、図３（ｂ）では、複数の開口パターン３２をフォトリソグラフィ技術により形成する。つまり斜線で示すパターン３１、３２はいずれも凹部溝パターンとなり、研磨パッドの圧力の偏り防止に寄与し、より均一なＣＭＰを実現する。
【００３５】
図４は、前記第１、第２実施形態及び方法が採用される評価用ウェハの部分平面図である。微細化素子を含む半導体集積回路の設計、開発化に伴い、ゲート電極や配線形成に必要なリソグラフィ技術の評価、素子としての製造に関する膜質などの諸条件の評価は重要であり、予め評価用ウェハで評価される。すなわち、評価用ウェハにおいて、実際の設計に則した寸法、ピッチ等、所条件を盛り込んだ様々な素子のパターンが形成され、製造工程の評価がなされるのである。このような評価用ウェハ４１のチップ領域部分４２には容量形成領域等、大面積の素子領域が設けられることがある。すなわち、素子領域Ａ１に比べて大面積の素子領域Ａ２が設けられる部分を含んでいる。素子分離領域ＳＴＩは斜線で示してあり、図のようにトレンチの疎密の差が著しい。このような構成に前記第１、第２実施形態及び方法が採用されることによって、高信頼性の素子分離領域が得られ、適正な評価用ウェハが構成できるのである。
【００３６】
なお、各実施形態において、ＣＭＰのストッパ膜として第１の研磨レートを有する第１層はシリコン窒化膜（１１）、第２層はシリコン酸化窒化膜（１２）を示したが、これに限らない。第１層上により大きい研磨レートの第２層が研磨速度調整用として凹凸が構成されれば、他の材料を用いても構わない。
【００３７】
【発明の効果】
以上説明したように本発明によれば、ＣＭＰストッパとして、研磨レートの異なる第１、第２の層を有し、第１の層上にそれより研磨レートの大きい第２の層が主に凹凸のダミーパターンを形成する。これにより、化学的機械的研磨の際、素子分離用の絶縁膜と第２の層、第２の層と第１の層において研磨速度に差をつけ、かつ研磨圧力の偏りを防止する。これにより、平坦化不均一性をなくす。また、研磨パッドにおける研磨レートの選択性が活かされ、過剰研磨など無駄のない均一的な化学的機械的研磨を実現する。この結果、トレンチ素子分離領域を伴い、特に素子分離領域用の溝の疎密が著しい半導体基板において容易にＣＭＰの研磨ムラを抑制することができ、少ない研磨量で膜厚ばらつきの少ない平坦化レベルを実現する半導体装置の製造方法及び半導体装置を提供することができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｆ）は、それぞれ本発明の第１実施形態に係る半導体装置の製造方法及び半導体装置を工程順に示す断面図である。
【図２】（ａ）〜（ｆ）は、それぞれ本発明の第２実施形態に係る半導体装置の製造方法及び半導体装置を工程順に示す断面図である。
【図３】（ａ），（ｂ）は、それぞれ図１や図２に示すようなダミーパターンＤＭＰ１，２いずれにも使用可能な具体例を示す平面図である。
【図４】前記第１、第２実施形態及び方法が採用される評価用ウェハの部分平面図である。
【図５】（ａ）〜（ｄ）は、それぞれ従来の半導体装置のＳＴＩ製造法を工程順に示す断面図である。
【符号の説明】
１０，５１…半導体基板、１１，５２…シリコン窒化膜、
１２…シリコン酸化窒化膜、１３，５３…トレンチ、１４，５４…酸化膜、
３１，３２…凹部溝パターン、４１…評価用ウェハ、４２…チップ領域部分、
ＤＭＰ…ダミーパターン、Ａ１，Ａ２…素子領域
Claims (8)
- 半導体基板上において第１の研磨レートを有する第１の層を形成する工程と、
前記第１の層上に前記第１の研磨レートより大きい第２の研磨レートを有する第２の層を形成する工程と、
少なくとも前記第２の層が複数の凹凸を有するように所定深さのダミーパターンを形成する工程と、
リソグラフィ技術を経て前記基板への素子分離用の溝パターンを形成する工程と、
前記第２の層上を含んで前記溝パターンを埋め込む素子分離用の絶縁膜を堆積する工程と、
少なくとも前記第１の層が露出するまで化学的機械的研磨により平坦化する工程と、
前記第１の層を除去する工程と、
を具備したことを特徴とする半導体装置の製造方法。 - 前記第２の層は前記第１の層よりも厚く形成することを特徴とする請求項１記載の半導体装置の製造方法。
- 前記ダミーパターンにおける凹部の底部は第１の層が露出することを特徴とする請求項１または２記載の半導体装置の製造方法。
- 前記溝パターン形成周辺における前記第２の層はダミーパターンの凹部のみ、または凸部のみで構成されることを特徴とする請求項１〜３いずれか一つに記載の半導体装置の製造方法。
- 前記ダミーパターンは、格子溝パターンを有することを特徴とする請求項１〜４いずれか一つに記載の半導体装置の製造方法。
半導体装置。 - 前記ダミーパターンは、複数の開口パターンを有することを特徴とする請求項１〜４いずれか一つに記載の半導体装置の製造方法。
- 前記［請求項１］〜［請求項６］いずれかの方法を用いて素子分離領域及びこれに囲まれた素子領域が形成された半導体基板を構成することを特徴とする半導体装置。
- 前記［請求項１］〜［請求項６］いずれかの方法を用いて素子分離領域及びこれに囲まれた素子領域が形成された評価用半導体ウェハを構成することを特徴とする半導体装置。
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