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JP2007273871A - 設計データ作成方法、設計データ作成プログラム、及び半導体装置の製造方法 - Google Patents

設計データ作成方法、設計データ作成プログラム、及び半導体装置の製造方法 Download PDF

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JP2007273871A JP2006099717A JP2006099717A JP2007273871A JP 2007273871 A JP2007273871 A JP 2007273871A JP 2006099717 A JP2006099717 A JP 2006099717A JP 2006099717 A JP2006099717 A JP 2006099717A JP 2007273871 A JP2007273871 A JP 2007273871A
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Abstract

【課題】作成された設計データを用いて製造される半導体装置の歩留まりを向上させる設計データ作成方法、設計データ作成プログラム、及び半導体装置の製造方法を提供すること。
【解決手段】本発明の一形態の設計データ作成方法は、半導体装置の設計データを作成する設計データ作成方法であって、パターンレイアウトに含まれるコンタクトホール層パターンを挟む上層配線パターンと下層配線パターンとのＡＮＤ領域を抽出し（Ｓ３１）、前記ＡＮＤ領域に含まれるコンタクトホール層パターンを抽出し（Ｓ３２）、前記ＡＮＤ領域の中心と前記コンタクトホール層パターンの中心とが一致するように前記コンタクトホール層パターンを移動する（Ｓ３３）。
【選択図】 図１

Description

本発明は、半導体装置の設計データを作成する際にコンタクトホール層パターンの位置修正を行う設計データ作成方法、設計データ作成プログラム、及び半導体装置の製造方法に関する。
半導体装置の微細化に伴い、層間の合わせずれまたは仕上がり寸法誤差に起因する電気特性の不良が大きな問題となっている。例えば、メタル配線層とコンタクトホール層との層間オーバレイがずれると、十分な接触面積を確保することができない。それにより層間の接触抵抗が大きくなり、ひいてはＲＣ遅延が発生し、信号タイミングが不整合を生じる。また、ウェハ上でのメタル配線の仕上がり形状が製造プロセスでの誤差により設計形状よりも小さくなった場合でも、同様に接触抵抗が増大することになる。
図７は、メタル配線層とコンタクトホール層との層間の設計制約を示す平面図であり、（ａ）は設計制約を満たしている場合を示す図、（ｂ）は設計制約を満たしていない場合を示す図である。接触面積の低減により接触抵抗が大きくなることを回避するために、従来では設計段階で、図７の（ａ）に示すように、メタル配線層Ｍとコンタクトホール層Ｖとの層間で余裕を持たせるように設計制約が設定される。こうすることで、層間の合わせずれや仕上がり寸法誤差があった場合でも、規定通りの接触抵抗が得られる。
従来の半導体装置の設計データ作成方法では、まずメタル配線層とコンタクトホール層のパターン形状を、通常の配置配線ツールを用いて決定する。次に、メタル配線層の製造プロセス裕度を上げるために、パターンが疎らな箇所のメタル配線の幅を太くする処理、いわゆる太め処理がなされる。このためメタル配線は、配置配線ツールで決定されたパターンと太め処理後の実際のパターンとが異なる。なお、コンタクトホール層は配置配線ツールで配置されたままであり、メタル配線の太め処理がなされる前の設計データに基づき配置されている。
図８は、従来の半導体装置の設計データ作成方法を示す図であり、（ａ）は配置配線後、（ｂ）は太め処理後、（ｃ）はシミュレーションによるパターン形状を示す図である。図８の（ａ）に示す配置配線後の暫定パターンレイアウトでは、コンタクトホール層Ｖは、対応するメタル配線層Ｍに対して幅方向に対称に配置されていたが、図８の（ｂ）に示す太め処理後では非対称（左寄り）の配置となる。このため、メタル配線層Ｍとコンタクトホール層Ｖとの層間の合わせずれや製造プロセスによる仕上がり形状誤差によって、メタル配線層Ｍとコンタクトホール層Ｖの接触面積を十分に取れない危険性が生じる。
図８の（ｃ）では、太め処理後のパターンレイアウトを基にシミュレーションを行った場合のウェハ上でのメタル配線層Ｍとコンタクトホール層Ｖの形状を示した。太め処理後には層間の合わせずれが無いにもかかわらず、シミュレーションではＭの端辺がショートニングすることでＶがＭの領域外にはみ出してしまい、ＭとＶの接触面積が小さくなっていることがわかる。すなわち、このようなパターンレイアウトでは、半導体装置の製造時に高い歩留まりを得ることができない。
なお、特許文献１には、所定のデザインルールに従って設計された半導体装置の光露光工程において使用するマスクの設計パターンから、露光量と焦点距離の変動に対するプロセス裕度が所定の基準値に達していないパターンを抽出し、前記プロセス裕度が前記基準値を満たすように前記パターンを補正する方法が開示されている。
特開２００２−１３１８８２号公報
本発明の目的は、作成された設計データを用いて製造される半導体装置の歩留まりを向上させる設計データ作成方法、設計データ作成プログラム、及び半導体装置の製造方法を提供することにある。
本発明の一形態の設計データ作成方法は、半導体装置の設計データを作成する設計データ作成方法であって、パターンレイアウトに含まれるコンタクトホール層パターンを挟む上層配線パターンと下層配線パターンとのＡＮＤ領域を抽出し、前記ＡＮＤ領域に含まれるコンタクトホール層パターンを抽出し、前記ＡＮＤ領域の中心と前記コンタクトホール層パターンの中心とが一致するように前記コンタクトホール層パターンを移動する。
本発明の他の形態の設計データ作成方法は、半導体装置の設計データを作成する設計データ作成方法であって、パターンレイアウトに含まれるコンタクトホール層パターンを挟む上層配線パターンと下層配線パターンとのＡＮＤ領域を抽出し、前記ＡＮＤ領域に含まれるコンタクトホール層パターンを抽出し、所定の設計制約を満たす範囲内で前記ＡＮＤ領域の中心と前記コンタクトホール層パターンの中心とが最も接近するように前記コンタクトホール層パターンを移動する。
本発明の他の形態の設計データ作成方法は、半導体装置の設計データを作成する設計データ作成方法であって、パターンレイアウトに含まれるコンタクトホール層パターンを挟む上層配線パターンと下層配線パターンのそれぞれについて、所定のプロセス誤差を考慮した複数のプロセス条件でパターン形状をシミュレーションし、前記シミュレーションの結果を基に、前記上層配線パターン及び前記下層配線パターンと前記コンタクトホール層パターンとの接触面積が最小になるプロセス条件を前記複数のプロセス条件から決定し、決定した前記プロセス条件での前記上層配線パターンのシミュレーション形状と前記下層配線パターンのシミュレーション形状とのＡＮＤ領域を抽出し、前記ＡＮＤ領域の重心を求め、前記ＡＮＤ領域の重心と前記コンタクトホール層パターンの中心とが一致するように前記コンタクトホール層パターンを移動する。
本発明の他の形態の設計データ作成プログラムは、コンピュータに、半導体装置のパターンレイアウトに含まれるコンタクトホール層パターンを挟む上層配線パターンと下層配線パターンとのＡＮＤ領域を抽出させ、前記ＡＮＤ領域に含まれるコンタクトホール層パターンを抽出させ、前記ＡＮＤ領域の中心と前記コンタクトホール層パターンの中心とが一致するように前記コンタクトホール層パターンを移動させて前記半導体装置の設計データを作成させる。
本発明によれば、作成された設計データを用いて製造される半導体装置の歩留まりを向上させる設計データ作成方法、設計データ作成プログラム、及び半導体装置の製造方法
を提供できる。
以下、実施の形態を図面を参照して説明する。
（第１の実施の形態）
図１は、第１の実施の形態に係る半導体装置の設計データ作成方法の処理手順を示すフローチャートである。本第１の実施の形態の設計データ作成方法は、図示しないコンピュータが、内蔵しているか図示しない記憶媒体に記憶されている設計データ作成プログラムを実行することにより実施される。
まず、ステップＳ１で、配置配線ツールを用いて暫定的にメタル配線層及びコンタクトホール層のパターンレイアウトを決定する。次に第１の工程として、ステップＳ２で、パターンレイアウト中のメタル配線層に含まれるパターンに対して、製造プロセス裕度を高めるために所定のルールに従って太め処理（パターンレイアウトに対してリソグラフィマージンを増大し、パターンの幅を大きくする処理）を行う。次に第２の工程として、ステップＳ３で、太め処理後のパターンレイアウトに含まれるコンタクトホール層の位置修正を行う。このコンタクトホール層は、メタル配線層間を電気的に導通する。
図２の（ａ）（ｂ）（ｃ）は、第２の工程の詳細を説明するための図である。図２の（ａ）は、配置配線後のパターンレイアウトであり、メタル下層配線Ｍ１とメタル上層配線Ｍ２とがコンタクトホール層Ｖ２を介して電気的に接続されている。すなわち、メタル下層配線Ｍ１とメタル上層配線Ｍ２はコンタクトホール層Ｖ２を挟んでいる。
このパターンレイアウトに対して太め処理を施した結果が図２の（ｂ）である。図２の（ａ）に示す配置配線後のパターンレイアウトでは、Ｍ１パターンとＭ２パターンが交差する領域の中心にＶ２パターンが配置されていたのに対し、図２の（ｂ）に示す太め処理後のパターンレイアウトでは中心に配置されていない。
これを是正するために、ステップＳ３１で、メタル下層配線Ｍ１とメタル上層配線Ｍ２に含まれるパターンが重なるＡＮＤ領域ＡをＢｏｏｌｅａｎ演算で抽出する。ステップＳ３２で、そのＡＮＤ領域Ａにコンタクトホール層Ｖ２パターンが含まれるか否かを判定する。Ｖ２パターンがＡＮＤ領域Ａに含まれている場合は、ステップＳ３３で、図２の（ｃ）に示すように、注目するＶ２パターンの中心がＡＮＤ領域Ａの中心と一致するようにＶ２パターンを移動する。このＶ２パターン移動をパターンレイアウトに含まれる全てのＶ２パターンに対して行い、ステップＳ４で、パターンレイアウトを決定する。以上のように作成された設計データを用いて半導体装置が製造されることになる。
このようにして得られたパターンレイアウトでは、コンタクトホール層パターンは、対応するメタル配線層パターンに対して幅方向に対称に配置される。そのため、メタル配線層とコンタクトホール層との層間の合わせずれや寸法誤差があっても、メタル配線層とコンタクトホール層の接触面積を十分に取ることが可能となる。
図３は、決定されたパターンレイアウトにおけるメタル下層配線Ｍ１、コンタクトホール層Ｖ２、及びメタル上層配線Ｍ２のウェハ上でのシミュレーション形状を示す図である。図３では、図８の（ｃ）と同様に１つのＭ１の端辺がショートニングしているが、Ｖ２はＭ１からはみ出しておらず、Ｍ１とＶ２の接触面積が十分に取れている。このようにして、半導体装置の製造時に高い歩留まりを得ることが可能となる。
また、上記のようにして移動されたコンタクトホールのデータは、履歴として保存される。例えば、設計リファインなどでメタル配線層パターンを配置配線ツールで再発生する場合には、修正されたコンタクトホールの位置を目標にメタル配線層パターンが発生されることになる。
また、本第１の実施の形態では配線層として下層配線及び上層配線ともにメタル配線を想定して説明を行ったが、例えば、下層配線としてトランジスタの素子領域及びゲートを想定した場合でも、同様の効果を得ることができることは明白である。
（第２の実施の形態）
第２の実施の形態の設計データ作成方法は、図示しないコンピュータが、内蔵しているか図示しない記憶媒体に記憶されている設計データ作成プログラムを実行することにより実施される。本第２の実施の形態では、まず第１の実施の形態と同様に図１の処理手順に沿ってパターンレイアウトを決定する。
まず、ステップＳ１で、配置配線ツールを用いて暫定的にメタル配線層及びコンタクトホール層のパターンレイアウトを決定する。次に第１の工程として、ステップＳ２で、パターンレイアウト中のメタル配線層に含まれるパターンに対して、製造プロセス裕度を高めるために所定のルールに従って太め処理を行う。次に第２の工程として、ステップＳ３で、太め処理後のパターンレイアウトに含まれるコンタクトホール層の位置修正を行う。
図４の（ａ）（ｂ）（ｃ）（ｄ）は、第２の工程の詳細を説明するための図である。図４の（ａ）は、配置配線後のパターンレイアウトであり、１つのメタル下層配線Ｍ１と１つのメタル上層配線Ｍ２とがコンタクトホール層Ｖ２を介して電気的に接続されている。このパターンレイアウトに対して太め処理を施した結果が図４の（ｂ）である。
ステップＳ３１で、太め処理後のＭ１パターンとＭ２パターンとのＡＮＤ領域をＢｏｏｌｅａｎ演算で抽出する。ステップＳ３２で、そのＡＮＤ領域にＶ２パターンが存在する場合は、ステップＳ３３で、Ｖ２パターンの中心がＡＮＤ領域の中心と一致するようにＶ２パターンを移動するが、その際、所定の設計制約を満たす必要がある。ここで設計制約を満たせない場合は、設計制約を満たす範囲内で、ＡＮＤ領域の中心に最も近い箇所にＶ２パターンの中心が一致するようにＶ２パターンを移動する。
例えば、コンタクトホール層Ｖ２の２組の対向するエッジのどちらかの組の１つのエッジがメタル下層配線Ｍ１のパターンエッジと５０ｎｍ以上の距離を保たなければならないという設計制約を設定する。
図４の（ａ）では、配置配線後のメタル下層配線Ｍ１の上エッジとコンタクトホール層Ｖ２の１つのエッジとの距離が６０ｎｍである。図４の（ｂ）に示すように、太め処理を行うことで上層のＭ２パターンが４０ｎｍ太くなり、図４の（ｃ）に示すように、Ｍ１パターンとＭ２パターンとのＡＮＤ領域Ａの中心Ｃは、配置配線後と比較して上方に２０ｎｍ移動する。しかし、Ｖ２パターンの中心をＡＮＤ領域Ａの中心Ｃに一致させるためにＶ２パターンを上方に２０ｎｍに移動すると、Ｍ１の上エッジとコンタクトホール層Ｖ２のエッジとの距離が４０ｎｍになり、設計制約を満たさなくなる。そこで図４の（ｄ）に示すように、設計制約を満たし、かつＡＮＤ領域Ａの中心ＣとＶ２パターンの中心とをできるだけ近づけるために、Ｖ２パターンを上方に１０ｎｍに移動させた。この場合、Ｍ１の上エッジとコンタクトホール層Ｖ２のエッジとの距離は５０ｎｍになる。以上のように作成された設計データを用いて半導体装置が製造されることになる。
このようにして得られたパターンレイアウトでは、コンタクトホール層パターンは、対応するメタル配線層パターンに対して、設計制約を満たす範囲内で、かつコンタクトホール層パターンの中心とＡＮＤ領域の中心とが最も接近した状態で配置される。そのため、メタル配線層とコンタクトホール層との層間の合わせずれや寸法誤差があっても、メタル配線層とコンタクトホール層の接触面積を十分に取ることが可能となり、半導体装置の製造時に高い歩留まりを得ることが可能となる。
なお、本第２の実施の形態ではメタル配線層とコンタクトホール層との層間の設計制約を例示したが、コンタクトホール層内での設計制約も違反しないようにコンタクトホールを移動させることもできる。
（第３の実施の形態）
本第３の実施の形態では、以下のようにパターンレイアウトを作成する。
図５は、第３の実施の形態に係る半導体装置の設計データ作成方法の処理手順を示すフローチャートである。本第３の実施の形態の設計データ作成方法は、図示しないコンピュータが、内蔵しているか図示しない記憶媒体に記憶されている設計データ作成プログラムを実行することにより実施される。
まず、ステップＳ１１で、配置配線ツールを用いて暫定的にメタル配線層及びコンタクトホール層のパターンレイアウトを決定する。次に第１の工程として、ステップＳ１２で、パターンレイアウト中のメタル配線層に含まれるパターンに対して、製造プロセス裕度を高めるために所定のルールに従って太め処理を行う。次に第２の工程として、ステップＳ１３で、太め処理後のメタル配線層パターンに対して光近接効果補正を行い、マスクパターンを決定する。次に第３の工程として、ステップＳ１４で、各メタル配線層の製造シミュレーションを行う。
図６の（ａ）は、第３の工程の詳細を説明するための図である。図６の（ａ）は、決定されたパターンレイアウトにおけるメタル下層配線Ｍ１及びメタル上層配線Ｍ２のウェハ上でのシミュレーション形状を示す。各メタル配線層のパターン形状の製造シミュレーションを行う際、図６の（ａ）に示すように、製造プロセスで生じる誤差を考慮して、複数（例えば３つ）のプロセス条件（露光量、焦点深度等）で行う。次に第４の工程として、ステップＳ１５で、シミュレーションの結果を基に、複数のプロセス条件の中からメタル下層配線パターン及びメタル上層配線パターンとコンタクトホール層パターンとの接触面積が最も小さくなるプロセス条件を決定する。
図６の（ｂ）は、第４の工程の詳細を説明するための図である。図６の（ｂ）では、複数のプロセス条件の中から条件１が抽出されている。次に第５の工程として、ステップＳ１６で、抽出したプロセス条件１におけるメタル下層配線Ｍ１パターンのシミュレーション形状とメタル上層配線Ｍ２パターンのシミュレーション形状とが重なるＡＮＤ領域ＡをＢｏｏｌｅａｎ演算で抽出する。
次に第６の工程として、ステップＳ１７で、ＡＮＤ領域Ａの重心Ｇを求め、ＡＮＤ領域Ａの重心Ｇとコンタクトホール層Ｖ２パターンの中心とが一致するようにＶ２パターンを移動する。このＶ２パターン移動をパターンレイアウトに含まれる全てのＶ２パターンに対して行い、ステップＳ１８で、パターンレイアウトを決定する。以上のように作成された設計データを用いて半導体装置が製造されることになる。
このようにして得られたパターンレイアウトでは、コンタクトホール層パターンは、対応するメタル配線層パターンに対して、コンタクトホール層パターンの中心とＡＮＤ領域の重心とが合致した状態で配置される。そのため、メタル配線層とコンタクトホール層との層間の合わせずれや寸法誤差があっても、メタル配線層とコンタクトホール層の接触面積を十分に取ることが可能となり、半導体装置の製造時に高い歩留まりを得ることが可能となる。
従来から、半導体装置パターンのメタル配線層においてリソグラフィマージンを向上するために、設計データ中のパターンに対して通常太め処理が行われている。しかし、太め処理を行うことにより、設計データではメタル配線層パターンの中心とコンタクトホール層パターンの中心とがずれる。両者の中心が一致しないと、層間の位置ずれや配線層のｓｈｏｒｔｅｎｉｎｇなどにより、電気的な導通が取れなくなる危険性が高まる。
上記実施の形態では、太め処理後のメタル配線層パターンの中心または重心とコンタクトホール層パターンの中心とを合わせること、あるいは所定の設計制約を満たす範囲内で、太め処理後のメタル配線層パターンの中心とコンタクトホール層パターンの中心とをできるだけ接近させることにより、メタル配線層パターンとコンタクトホール層パターンとの接触面積が増加する。よって、作成された設計データを用いて製造される半導体装置の接触不良などによる歩留まり低下を抑制することが可能になり、歩留まりを向上することができる。
なお、本発明は上記各実施の形態のみに限定されず、要旨を変更しない範囲で適宜変形して実施できる。
第１の実施の形態に係る半導体装置の設計データ作成方法の処理手順を示すフローチャート。 第１の実施の形態に係る第２の工程の詳細を説明するための図。 第１の実施の形態に係る決定されたパターンレイアウトにおけるメタル下層配線、コンタクトホール層、及びメタル上層配線のウェハ上でのシミュレーション形状を示す図。 第２の実施の形態に係る第２の工程の詳細を説明するための図。 第３の実施の形態に係る半導体装置の設計データ作成方法の処理手順を示すフローチャート。 第３の実施の形態に係る第３の工程の詳細を説明するための図。 従来技術に係るメタル配線層とコンタクトホール層との層間の設計制約を示す図。 従来技術に係る半導体装置の設計データ作成方法を示す図。
符号の説明
Ｍ１…メタル下層配線、Ｍ２…メタル上層配線、Ｖ２…コンタクトホール層、Ａ…ＡＮＤ領域

Claims (5)

  1. 半導体装置の設計データを作成する設計データ作成方法であって、
    パターンレイアウトに含まれるコンタクトホール層パターンを挟む上層配線パターンと下層配線パターンとのＡＮＤ領域を抽出し、
    前記ＡＮＤ領域に含まれるコンタクトホール層パターンを抽出し、
    前記ＡＮＤ領域の中心と前記コンタクトホール層パターンの中心とが一致するように前記コンタクトホール層パターンを移動することを特徴とする設計データ作成方法。
  2. 半導体装置の設計データを作成する設計データ作成方法であって、
    パターンレイアウトに含まれるコンタクトホール層パターンを挟む上層配線パターンと下層配線パターンとのＡＮＤ領域を抽出し、
    前記ＡＮＤ領域に含まれるコンタクトホール層パターンを抽出し、
    所定の設計制約を満たす範囲内で前記ＡＮＤ領域の中心と前記コンタクトホール層パターンの中心とが最も接近するように前記コンタクトホール層パターンを移動することを特徴とする設計データ作成方法。
  3. 半導体装置の設計データを作成する設計データ作成方法であって、
    パターンレイアウトに含まれるコンタクトホール層パターンを挟む上層配線パターンと下層配線パターンのそれぞれについて、所定のプロセス誤差を考慮した複数のプロセス条件でパターン形状をシミュレーションし、
    前記シミュレーションの結果を基に、前記上層配線パターン及び前記下層配線パターンと前記コンタクトホール層パターンとの接触面積が最小になるプロセス条件を前記複数のプロセス条件から決定し、
    決定した前記プロセス条件での前記上層配線パターンのシミュレーション形状と前記下層配線パターンのシミュレーション形状とのＡＮＤ領域を抽出し、
    前記ＡＮＤ領域の重心を求め、
    前記ＡＮＤ領域の重心と前記コンタクトホール層パターンの中心とが一致するように前記コンタクトホール層パターンを移動することを特徴とする設計データ作成方法。
  4. コンピュータに、
    半導体装置のパターンレイアウトに含まれるコンタクトホール層パターンを挟む上層配線パターンと下層配線パターンとのＡＮＤ領域を抽出させ、
    前記ＡＮＤ領域に含まれるコンタクトホール層パターンを抽出させ、
    前記ＡＮＤ領域の中心と前記コンタクトホール層パターンの中心とが一致するように前記コンタクトホール層パターンを移動させて前記半導体装置の設計データを作成させることを特徴とする設計データ作成プログラム。
  5. 請求項１乃至３のいずれかに記載の設計データ作成方法で作成された設計データを用いて半導体装置を製造することを特徴とする半導体装置の製造方法。
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