JP3408762B2 - Ｓｏｉ構造の半導体装置及びその製造方法 - Google Patents
Ｓｏｉ構造の半導体装置及びその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
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- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6708—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device for preventing the kink effect or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
- H10D30/6711—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device for preventing the kink effect or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect by using electrodes contacting the supplementary regions or layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI
Landscapes
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】この発明はＳＯＩ構造を有す
る半導体装置に関し、より詳細には、高濃度不純物拡散
層を有するＳＯＩ基板に形成され、特に低電圧動作集積
回路に適用可能な半導体装置に関する。
る半導体装置に関し、より詳細には、高濃度不純物拡散
層を有するＳＯＩ基板に形成され、特に低電圧動作集積
回路に適用可能な半導体装置に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】最近の
ＣＭＯＳ回路は低電圧動作が実現されているが、このよ
うな低電圧動作（Ｖdd＜１．５Ｖ）の実現に対して、Ｃ
ＭＯＳ回路を構成するＭＯＳＦＥＴは、十分な動作マー
ジンを持たせるために、その閾値電圧（Ｖth）を電源電
圧（Ｖdd）の１／４以下程度に減少させる必要がある。
しかし、閾値電圧が低下すると、ＭＯＳＦＥＴのＯＦＦ
リーク電流が次式の関係に従って指数関数的に増加す
る。
ＣＭＯＳ回路は低電圧動作が実現されているが、このよ
うな低電圧動作（Ｖdd＜１．５Ｖ）の実現に対して、Ｃ
ＭＯＳ回路を構成するＭＯＳＦＥＴは、十分な動作マー
ジンを持たせるために、その閾値電圧（Ｖth）を電源電
圧（Ｖdd）の１／４以下程度に減少させる必要がある。
しかし、閾値電圧が低下すると、ＭＯＳＦＥＴのＯＦＦ
リーク電流が次式の関係に従って指数関数的に増加す
る。
【０００３】
【数１】
【０００４】（ここで、Ｉdoffはオフ時（Vg＝０）のド
レイン電流、Ｉo はVg＝ＶＶthのときのドレイン電流、
Ｓはサブスレッショルドの傾き（Ｓファクタ）、Ｃdは
空乏層容量、Ｃoxはゲート容量である） この関係によれば、トランジスタの動作電圧とＬＳＩの
スタンバイ電流とはトレードオフの関係にあることがわ
かる。よって、閾値電圧の低いＭＯＳＦＥＴでは大きい
スタンバイ電流を生じるため、低電圧、低消費電力及び
バッテリー動作ＬＳＩ等に対しては実用的でない。
レイン電流、Ｉo はVg＝ＶＶthのときのドレイン電流、
Ｓはサブスレッショルドの傾き（Ｓファクタ）、Ｃdは
空乏層容量、Ｃoxはゲート容量である） この関係によれば、トランジスタの動作電圧とＬＳＩの
スタンバイ電流とはトレードオフの関係にあることがわ
かる。よって、閾値電圧の低いＭＯＳＦＥＴでは大きい
スタンバイ電流を生じるため、低電圧、低消費電力及び
バッテリー動作ＬＳＩ等に対しては実用的でない。
【０００５】このような低閾値電圧とＯＦＦリーク電流
とのトレードオフの問題を解決する方法として、動作状
態とスタンバイ状態とにおけるＭＯＳＦＥＴの閾値電圧
をコントロールする、すなわち、トランジスタの動作状
態ではＭＯＳＦＥＴの低電圧動作を実現するために閾値
電圧を低く設定し、ＯＦＦ状態ではＯＦＦリーク電流を
低減するために閾値電圧を高く設定する方法が考えられ
る。
とのトレードオフの問題を解決する方法として、動作状
態とスタンバイ状態とにおけるＭＯＳＦＥＴの閾値電圧
をコントロールする、すなわち、トランジスタの動作状
態ではＭＯＳＦＥＴの低電圧動作を実現するために閾値
電圧を低く設定し、ＯＦＦ状態ではＯＦＦリーク電流を
低減するために閾値電圧を高く設定する方法が考えられ
る。
【０００６】ところで、ＭＯＳＦＥＴがＳＯＩ基板に形
成された場合には、完全な誘電体分離、ラッチアップフ
リー等いくつかの利点があるとともに、特に、完全空乏
化されたＳＯＩ構造のＭＯＳＦＥＴについては、表面半
導体層のチャネル領域の全部が空乏化するに十分薄いた
め、Ｃd＝０となり、Ｓファクタを室温では６０ｍＶ／
ｄｅｃまで減少することができる。これにより、ＯＦＦ
電流を低減することができる。しかし、低閾値電圧のト
レードオフは、より低い電圧にシフトされるだけであ
る。
成された場合には、完全な誘電体分離、ラッチアップフ
リー等いくつかの利点があるとともに、特に、完全空乏
化されたＳＯＩ構造のＭＯＳＦＥＴについては、表面半
導体層のチャネル領域の全部が空乏化するに十分薄いた
め、Ｃd＝０となり、Ｓファクタを室温では６０ｍＶ／
ｄｅｃまで減少することができる。これにより、ＯＦＦ
電流を低減することができる。しかし、低閾値電圧のト
レードオフは、より低い電圧にシフトされるだけであ
る。
【０００７】また、閾値電圧をコントロールする方法の
一つとして、例えば、ＳＯＩ構造の基板に形成されたＤ
ＴＭＯＳ（ダイナミック・スレッショルドＭＯＳ）がＩ
ＥＥＥに提案されている。このＤＴＭＯＳは、図１０に
示したように、シリコン基板３０上に埋め込み絶縁膜３
１及び表面半導体層３２が形成され、表面半導体層３２
上にゲート電極３３が形成されるとともに、表面半導体
層３２にソース／ドレイン領域３２ａ及びチャネル領域
３２ｂが形成された構造を有している。また、ゲート電
極３３は、チャネル領域３２ｂと電気的に接続されてい
る。このような構造により、チャネル領域３２ｂに電圧
が直接印加され、よって、チャネルの閾値電圧をコント
ロールすることができる。
一つとして、例えば、ＳＯＩ構造の基板に形成されたＤ
ＴＭＯＳ（ダイナミック・スレッショルドＭＯＳ）がＩ
ＥＥＥに提案されている。このＤＴＭＯＳは、図１０に
示したように、シリコン基板３０上に埋め込み絶縁膜３
１及び表面半導体層３２が形成され、表面半導体層３２
上にゲート電極３３が形成されるとともに、表面半導体
層３２にソース／ドレイン領域３２ａ及びチャネル領域
３２ｂが形成された構造を有している。また、ゲート電
極３３は、チャネル領域３２ｂと電気的に接続されてい
る。このような構造により、チャネル領域３２ｂに電圧
が直接印加され、よって、チャネルの閾値電圧をコント
ロールすることができる。
【０００８】しかし、このＤＴＭＯＳでは、トランジス
タごとに、チャネル領域３２ｂがゲート電極３３と直接
接続されるために、チャネル領域３２ｂとゲート電極３
３とのコンタクトを別途設けなくてはならず、レイアウ
ト面積の増大を招くとともに、製造工程を複雑化すると
いう問題がある。さらに、動作電圧Ｖddは、リーク電流
を避けるために、ソース／基板間のダイオードのターン
オフ電圧（０．６Ｖ）より十分低くしなければならず、
応用面が制限されるという課題もある。
タごとに、チャネル領域３２ｂがゲート電極３３と直接
接続されるために、チャネル領域３２ｂとゲート電極３
３とのコンタクトを別途設けなくてはならず、レイアウ
ト面積の増大を招くとともに、製造工程を複雑化すると
いう問題がある。さらに、動作電圧Ｖddは、リーク電流
を避けるために、ソース／基板間のダイオードのターン
オフ電圧（０．６Ｖ）より十分低くしなければならず、
応用面が制限されるという課題もある。
【０００９】さらに、別の例として、図１１に示すよう
なＳＯＩ構造のＭＯＳ型半導体装置が、特開平９−２４
６５６２号公報に提案されている。この半導体装置は、
表面半導体層上にゲート電極４３が形成されるととも
に、表面半導体層にソース／ドレイン領域４１、４２及
びチャネル領域４０が形成され、ソース領域４１に素子
分離膜４５を介して隣接してボディコンタクト領域９
と、チャネル領域４０とボディコンタクト領域４４とを
電気的に接続する経路４６を備えた構造である。このよ
うな構造により、チャネル領域４０に電圧が直接印加さ
れ、よって、チャネルの閾値電圧をコントロールするこ
とができる。
なＳＯＩ構造のＭＯＳ型半導体装置が、特開平９−２４
６５６２号公報に提案されている。この半導体装置は、
表面半導体層上にゲート電極４３が形成されるととも
に、表面半導体層にソース／ドレイン領域４１、４２及
びチャネル領域４０が形成され、ソース領域４１に素子
分離膜４５を介して隣接してボディコンタクト領域９
と、チャネル領域４０とボディコンタクト領域４４とを
電気的に接続する経路４６を備えた構造である。このよ
うな構造により、チャネル領域４０に電圧が直接印加さ
れ、よって、チャネルの閾値電圧をコントロールするこ
とができる。
【００１０】しかし、このような構造では、トランジス
タを囲む領域にチャネル領域４０とボディコンタクト領
域４４とを接続する経路４６が形成されているので、よ
り大きな半導体装置の設計面積が必要となるという問題
がある。
タを囲む領域にチャネル領域４０とボディコンタクト領
域４４とを接続する経路４６が形成されているので、よ
り大きな半導体装置の設計面積が必要となるという問題
がある。
【００１１】また、さらに別の例として、図１２に示す
ような半導体装置が、特開平９−３６２４６号公報に提
案されている。この半導体装置は、シリコン基板５０上
に埋め込み絶縁膜５１及び表面半導体層５２が形成さ
れ、表面半導体層５２上にＭＯＳトランジスタが形成さ
れており、このＭＯＳトランジスタのチャネル領域５３
が、それぞれバイアス回路５４に接続されることによ
り、チャネル領域５３に電圧が直接印加され、よって、
チャネルの閾値電圧をコントロールすることができる。
しかし、この半導体装置においては、上記と同様に、ト
ランジスタごとにバイアス回路に接続されるため、より
大きな面積を要するという問題がある。
ような半導体装置が、特開平９−３６２４６号公報に提
案されている。この半導体装置は、シリコン基板５０上
に埋め込み絶縁膜５１及び表面半導体層５２が形成さ
れ、表面半導体層５２上にＭＯＳトランジスタが形成さ
れており、このＭＯＳトランジスタのチャネル領域５３
が、それぞれバイアス回路５４に接続されることによ
り、チャネル領域５３に電圧が直接印加され、よって、
チャネルの閾値電圧をコントロールすることができる。
しかし、この半導体装置においては、上記と同様に、ト
ランジスタごとにバイアス回路に接続されるため、より
大きな面積を要するという問題がある。
【００１２】
【課題を解決するための手段】本発明によれば、埋め込
み絶縁膜及び第１導電型の表面半導体層が積層されてな
るＳＯＩ基板と、前記表面半導体層に形成された第２導
電型ソース／ドレイン領域と、該ソース／ドレイン領域
間の第１導電型チャネル領域上にゲート絶縁膜を介して
形成されたゲート電極とからなり、前記ソース／ドレイ
ン領域が、前記表面半導体層の厚さよりも薄く形成され
ており、前記チャネル領域が、前記埋め込み絶縁膜近傍
においてその表面領域よりも第１導電型不純物濃度が高
く設定された第１導電型高濃度不純物拡散層を有し、ト
ランジスタの電気的特性を調整又は変化させることがで
きるように制御電源に接続されてなるＳＯＩ構造の半導
体装置が提供される。
み絶縁膜及び第１導電型の表面半導体層が積層されてな
るＳＯＩ基板と、前記表面半導体層に形成された第２導
電型ソース／ドレイン領域と、該ソース／ドレイン領域
間の第１導電型チャネル領域上にゲート絶縁膜を介して
形成されたゲート電極とからなり、前記ソース／ドレイ
ン領域が、前記表面半導体層の厚さよりも薄く形成され
ており、前記チャネル領域が、前記埋め込み絶縁膜近傍
においてその表面領域よりも第１導電型不純物濃度が高
く設定された第１導電型高濃度不純物拡散層を有し、ト
ランジスタの電気的特性を調整又は変化させることがで
きるように制御電源に接続されてなるＳＯＩ構造の半導
体装置が提供される。
【００１３】 また、本発明によれば、(i) 基板上に、
埋め込み絶縁膜及び第１導電型の表面半導体層を形成
し、第１導電型の表面半導体層の表面にのみ第２導電型
不純物を注入して、該表面の第１導電型不純物濃度を低
減させ、さらに、該表面半導体層上にゲート絶縁膜及び
ゲート電極を形成し、(ii)該ゲート電極をマスクとして
用いて第２導電型不純物イオンを注入することにより第
２導電型ソース／ドレイン領域を形成し、(iii) 続いて
該ゲート電極をマスクとして用いて第２導電型不純物イ
オンをより深く注入することにより、第２導電型ソース
／ドレイン領域下の第１導電型の表面半導体層の第１導
電型不純物濃度を低減させて、第２導電型ソース／ドレ
イン領域間の第１導電型チャネル領域であって、埋め込
み絶縁膜近傍においてその表面領域よりも第１導電型不
純物濃度が高い第１導電型高濃度不純物拡散層を形成す
るＳＯＩ構造の半導体装置の製造方法が提供される。さ
らに、本発明によれば、(i) 基板上に、埋め込み絶縁膜
を形成し、該埋め込み絶縁膜上に、表面の不純物濃度
が、その内部よりも低くなるように第１導電型の表面半
導体層を形成し、さらに、該表面半導体層上にゲート絶
縁膜及びゲート電極を形成し、(ii)該ゲート電極をマス
クとして用いて第２導電型不純物イオンを注入すること
により第２導電型ソース／ドレイン領域を形成し、(ii
i) 続いて該ゲート電極をマスクとして用いて第２導電
型不純物イオンをより深く注入することにより、第２導
電型ソース／ドレイン領域下の第１導電型の表面半導体
層の第１導電型不純物濃度を低減させて、第２導電型ソ
ース／ドレイン領域間の第１導電型チャネル領域であっ
て、埋め込み絶縁膜近傍においてその表面領域よりも第
１導電型不純物濃度が高い第１導電型高濃度不純物拡散
層を形成するＳＯＩ構造の半導体装置の製造方法が提供
される。
埋め込み絶縁膜及び第１導電型の表面半導体層を形成
し、第１導電型の表面半導体層の表面にのみ第２導電型
不純物を注入して、該表面の第１導電型不純物濃度を低
減させ、さらに、該表面半導体層上にゲート絶縁膜及び
ゲート電極を形成し、(ii)該ゲート電極をマスクとして
用いて第２導電型不純物イオンを注入することにより第
２導電型ソース／ドレイン領域を形成し、(iii) 続いて
該ゲート電極をマスクとして用いて第２導電型不純物イ
オンをより深く注入することにより、第２導電型ソース
／ドレイン領域下の第１導電型の表面半導体層の第１導
電型不純物濃度を低減させて、第２導電型ソース／ドレ
イン領域間の第１導電型チャネル領域であって、埋め込
み絶縁膜近傍においてその表面領域よりも第１導電型不
純物濃度が高い第１導電型高濃度不純物拡散層を形成す
るＳＯＩ構造の半導体装置の製造方法が提供される。さ
らに、本発明によれば、(i) 基板上に、埋め込み絶縁膜
を形成し、該埋め込み絶縁膜上に、表面の不純物濃度
が、その内部よりも低くなるように第１導電型の表面半
導体層を形成し、さらに、該表面半導体層上にゲート絶
縁膜及びゲート電極を形成し、(ii)該ゲート電極をマス
クとして用いて第２導電型不純物イオンを注入すること
により第２導電型ソース／ドレイン領域を形成し、(ii
i) 続いて該ゲート電極をマスクとして用いて第２導電
型不純物イオンをより深く注入することにより、第２導
電型ソース／ドレイン領域下の第１導電型の表面半導体
層の第１導電型不純物濃度を低減させて、第２導電型ソ
ース／ドレイン領域間の第１導電型チャネル領域であっ
て、埋め込み絶縁膜近傍においてその表面領域よりも第
１導電型不純物濃度が高い第１導電型高濃度不純物拡散
層を形成するＳＯＩ構造の半導体装置の製造方法が提供
される。
【００１４】
【発明の実施の形態】本発明のＳＯＩ構造の半導体装置
は、主として、埋め込み絶縁膜及び第1導電型の表面半
導体層が積層されてなるＳＯＩ基板と、表面半導体層の
厚さよりも薄く形成された第2導電型ソース／ドレイン
領域と、これらソース／ドレイン領域間に配置され、埋
め込み絶縁膜近傍においてその表面領域よりも不純物濃
度が高く設定された第1導電型高濃度不純物拡散層を有
する第1導電型チャネル領域と、この第1導電型チャネル
領域上に形成されたゲート電極とからなる。
は、主として、埋め込み絶縁膜及び第1導電型の表面半
導体層が積層されてなるＳＯＩ基板と、表面半導体層の
厚さよりも薄く形成された第2導電型ソース／ドレイン
領域と、これらソース／ドレイン領域間に配置され、埋
め込み絶縁膜近傍においてその表面領域よりも不純物濃
度が高く設定された第1導電型高濃度不純物拡散層を有
する第1導電型チャネル領域と、この第1導電型チャネル
領域上に形成されたゲート電極とからなる。
【００１５】本発明におけるＳＯＩ基板は、通常支持基
板上に、埋め込み絶縁膜、さらにその上に表面半導体層
が形成されてなることで、低消費電力、高速動作の実現
に有効な基板で、貼り合わせＳＯＩ（ＢＥＳＯＩ）、Ｓ
ＩＭＯＸ（Separation by Implantation of Oxygen）型
基板等として用いられるものが挙げられる。支持基板と
しては、例えば、シリコン、ゲルマニウム等の半導体基
板、ＧａＡｓ、ＩｎＧａＡｓ等の化合物半導体、サファ
イア、石英、ガラス、プラスチック等の絶縁性基板等、
種々の基板を使用することができる。なお、この支持基
板として、上記支持基板上にトランジスタやキャパシタ
等の素子又は回路等が形成された基板を使用してもよ
い。
板上に、埋め込み絶縁膜、さらにその上に表面半導体層
が形成されてなることで、低消費電力、高速動作の実現
に有効な基板で、貼り合わせＳＯＩ（ＢＥＳＯＩ）、Ｓ
ＩＭＯＸ（Separation by Implantation of Oxygen）型
基板等として用いられるものが挙げられる。支持基板と
しては、例えば、シリコン、ゲルマニウム等の半導体基
板、ＧａＡｓ、ＩｎＧａＡｓ等の化合物半導体、サファ
イア、石英、ガラス、プラスチック等の絶縁性基板等、
種々の基板を使用することができる。なお、この支持基
板として、上記支持基板上にトランジスタやキャパシタ
等の素子又は回路等が形成された基板を使用してもよ
い。
【００１６】埋め込み絶縁膜としては、例えばＳｉＯ2
膜、ＳｉＮ膜等が挙げられる。この際の膜厚は、得よう
とする半導体装置の特性、得られた半導体装置を使用す
る際の印加電圧の高さ等を考慮して適宜調整することが
できるが、例えば、５０ｎｍ〜５００ｎｍ程度が挙げら
れる。
膜、ＳｉＮ膜等が挙げられる。この際の膜厚は、得よう
とする半導体装置の特性、得られた半導体装置を使用す
る際の印加電圧の高さ等を考慮して適宜調整することが
できるが、例えば、５０ｎｍ〜５００ｎｍ程度が挙げら
れる。
【００１７】表面半導体層は、トランジスタを形成する
ための活性層として機能する半導体薄膜であり、シリコ
ン、ゲルマニウム等の半導体、ＧａＡｓ、ＩｎＧａＡｓ
等の化合物半導体等による薄膜で形成することができ
る。なかでもシリコン薄膜が好ましい。表面半導体層の
膜厚は、得られる半導体装置の特性等を考慮して、例え
ば、後述するトランジスタのソース／ドレイン領域の接
合深さ、表面半導体層表面のチャネル領域の深さ、不純
物濃度、埋め込み絶縁膜の近傍に配置する高濃度不純物
拡散層の深さ、不純物濃度等の種々のパラメータによっ
て、適宜調整することができ、例えば、１５０ｎｍ〜２
００ｎｍ程度が挙げられる。
ための活性層として機能する半導体薄膜であり、シリコ
ン、ゲルマニウム等の半導体、ＧａＡｓ、ＩｎＧａＡｓ
等の化合物半導体等による薄膜で形成することができ
る。なかでもシリコン薄膜が好ましい。表面半導体層の
膜厚は、得られる半導体装置の特性等を考慮して、例え
ば、後述するトランジスタのソース／ドレイン領域の接
合深さ、表面半導体層表面のチャネル領域の深さ、不純
物濃度、埋め込み絶縁膜の近傍に配置する高濃度不純物
拡散層の深さ、不純物濃度等の種々のパラメータによっ
て、適宜調整することができ、例えば、１５０ｎｍ〜２
００ｎｍ程度が挙げられる。
【００１８】表面半導体層は、上記したように、主とし
て表面半導体層の厚さよりも薄く形成された第2導電
型ソース／ドレイン領域と、これらソース／ドレイン
領域間に配置する表面チャネルと、この表面チャネル直
下であって、埋め込み絶縁膜近傍において表面チャネル
よりも不純物濃度が高く設定された第1導電型の高濃度
不純物拡散層とからなるチャネル領域と、第1導電型
高濃度不純物拡散層に隣接するとともに第2導電型ソー
ス／ドレイン領域直下に配置し、表面チャネルと同程度
かそれよりも低い第１導電型不純物濃度を有する低濃度
不純物拡散層とからなる。
て表面半導体層の厚さよりも薄く形成された第2導電
型ソース／ドレイン領域と、これらソース／ドレイン
領域間に配置する表面チャネルと、この表面チャネル直
下であって、埋め込み絶縁膜近傍において表面チャネル
よりも不純物濃度が高く設定された第1導電型の高濃度
不純物拡散層とからなるチャネル領域と、第1導電型
高濃度不純物拡散層に隣接するとともに第2導電型ソー
ス／ドレイン領域直下に配置し、表面チャネルと同程度
かそれよりも低い第１導電型不純物濃度を有する低濃度
不純物拡散層とからなる。
【００１９】第2導電型ソース／ドレイン領域は、表
面半導体層の導電型と逆導電型の不純物を、例えば１×
１０20〜１×１０21ａｔｏｍｓ／ｃｍ3程度の濃度で含
有して形成することができる。なお、このソース／ドレ
イン領域は、チャネル側のソース／ドレイン領域端にＬ
ＤＤ構造のような低濃度の領域、あるいは同じ濃度の領
域や高濃度の領域で、ソース／ドレイン領域の接合深さ
よりやや浅い領域を有していてもよい。また、ソース／
ドレイン領域の深さは、得られる半導体装置の特性等に
より適宜調整することができるが、表面半導体層の膜厚
（例えば、２００ｎｍ）の５０％前後、具体的には８０
ｎｍ〜１５０ｎｍ、特に１００ｎｍ〜１５０ｎｍ程度と
することができる。
面半導体層の導電型と逆導電型の不純物を、例えば１×
１０20〜１×１０21ａｔｏｍｓ／ｃｍ3程度の濃度で含
有して形成することができる。なお、このソース／ドレ
イン領域は、チャネル側のソース／ドレイン領域端にＬ
ＤＤ構造のような低濃度の領域、あるいは同じ濃度の領
域や高濃度の領域で、ソース／ドレイン領域の接合深さ
よりやや浅い領域を有していてもよい。また、ソース／
ドレイン領域の深さは、得られる半導体装置の特性等に
より適宜調整することができるが、表面半導体層の膜厚
（例えば、２００ｎｍ）の５０％前後、具体的には８０
ｎｍ〜１５０ｎｍ、特に１００ｎｍ〜１５０ｎｍ程度と
することができる。
【００２０】チャネル領域は、深さ方向に図2に示す
ように、表面チャネルと高濃度不純物拡散層とが急峻に
変化するドーピングプロファイルを有する。つまり、表
面チャネルの第１導電型不純物濃度をＮａ、埋め込み絶
縁膜付近の高濃度不純物拡散層の第１導電型不純物濃度
をＮｂとすると、Ｎｂ＞＞Ｎａとなるように不純物濃度
が設定される。これらの不純物濃度は、表面半導体層の
膜厚、表面チャネルの厚み、高濃度不純物拡散層の厚み
等により適宜調整することができるが、例えば、表面チ
ャネルの第２導電型不純物濃度Ｎａは１×１０15〜１×
１０18ａｔｏｍｓ／ｃｍ3 程度、埋め込み絶縁膜付近の
高濃度不純物拡散層の第１導電型不純物濃度Ｎｂは１×
１０18〜１×１０20ａｔｏｍｓ／ｃｍ3程度が挙げられ
る。また、表面チャネルの厚み、高濃度不純物拡散層の
厚みは、表面半導体層の膜厚等により適宜調整すること
ができるが、例えば、それぞれ３０ｎｍ〜１５０ｎｍ程
度、５０ｎｍ〜１５０ｎｍ程度が挙げられる。なお、表
面チャネルは、
ように、表面チャネルと高濃度不純物拡散層とが急峻に
変化するドーピングプロファイルを有する。つまり、表
面チャネルの第１導電型不純物濃度をＮａ、埋め込み絶
縁膜付近の高濃度不純物拡散層の第１導電型不純物濃度
をＮｂとすると、Ｎｂ＞＞Ｎａとなるように不純物濃度
が設定される。これらの不純物濃度は、表面半導体層の
膜厚、表面チャネルの厚み、高濃度不純物拡散層の厚み
等により適宜調整することができるが、例えば、表面チ
ャネルの第２導電型不純物濃度Ｎａは１×１０15〜１×
１０18ａｔｏｍｓ／ｃｍ3 程度、埋め込み絶縁膜付近の
高濃度不純物拡散層の第１導電型不純物濃度Ｎｂは１×
１０18〜１×１０20ａｔｏｍｓ／ｃｍ3程度が挙げられ
る。また、表面チャネルの厚み、高濃度不純物拡散層の
厚みは、表面半導体層の膜厚等により適宜調整すること
ができるが、例えば、それぞれ３０ｎｍ〜１５０ｎｍ程
度、５０ｎｍ〜１５０ｎｍ程度が挙げられる。なお、表
面チャネルは、
【００２１】
【数２】
【００２２】（式中、Ｔｂは表面チャネルの厚み、εは
表面半導体を構成する半導体の誘電率、φF はフェルミ
ポテンシャル、ｑは素電荷量である）の条件を満たす膜
厚、不純物濃度に設定することにより、本発明の半導体
装置における表面チャネル層４を完全空乏化するように
動作させることができるため好ましい。
表面半導体を構成する半導体の誘電率、φF はフェルミ
ポテンシャル、ｑは素電荷量である）の条件を満たす膜
厚、不純物濃度に設定することにより、本発明の半導体
装置における表面チャネル層４を完全空乏化するように
動作させることができるため好ましい。
【００２３】また、高濃度不純物拡散層は、
【００２４】
【数３】
【００２５】（式中、Ｘｄは高濃度不純物拡散層の厚
み、Ｖbiはビルトイン電圧である）の条件を満たす膜
厚、不純物濃度に設定することが好ましい。なお、高濃
度不純物拡散層は、表面半導体層に形成されるウェルと
して形成されてもよい。
み、Ｖbiはビルトイン電圧である）の条件を満たす膜
厚、不純物濃度に設定することが好ましい。なお、高濃
度不純物拡散層は、表面半導体層に形成されるウェルと
して形成されてもよい。
【００２６】さらに、この場合の本発明のＳＯＩ構造の
半導体装置における閾値電圧Ｖthは
半導体装置における閾値電圧Ｖthは
【００２７】
【数４】
【００２８】（式中、Ｖfbはフラットバンド電圧、Ｃｂ
はε／Ｔｂで表され、Ｃoxはゲート絶縁膜の容量、Ｖｂ
は基板への印加電圧である）で表される。この式によれ
ば、閾値電圧Ｖthと基板への印加電圧Ｖｂとは直線的な
関係を示すことから、基板への印加電圧Ｖｂによって閾
値電圧Ｖthを制御することが容易であることがわかる。
はε／Ｔｂで表され、Ｃoxはゲート絶縁膜の容量、Ｖｂ
は基板への印加電圧である）で表される。この式によれ
ば、閾値電圧Ｖthと基板への印加電圧Ｖｂとは直線的な
関係を示すことから、基板への印加電圧Ｖｂによって閾
値電圧Ｖthを制御することが容易であることがわかる。
【００２９】ソース／ドレイン領域直下に配置する第
１導電型低濃度不純物拡散層は、ソース／ドレイン領域
の接合容量を低減することができるように設定されるこ
とが好ましく、例えば、表面チャネルと同程度か、好ま
しくはそれよりも低い第１導電型不純物濃度、具体的に
は、１×１０15〜１×１０17ａｔｏｍｓ／ｃｍ3 程度、
埋め込み絶縁膜付近の高濃度不純物拡散層の第１導電型
不純物濃度で、５０ｎｍ〜１５０ｎｍ程度の厚みで形成
することができる。また、低濃度不純物拡散層は、完全
空乏化、つまり、ソース／ドレイン領域の下方、すなわ
ちソース／ドレイン領域の接合面から表面半導体層と埋
め込み絶縁膜との界面まで、全て空乏化されている状態
を意味する。
１導電型低濃度不純物拡散層は、ソース／ドレイン領域
の接合容量を低減することができるように設定されるこ
とが好ましく、例えば、表面チャネルと同程度か、好ま
しくはそれよりも低い第１導電型不純物濃度、具体的に
は、１×１０15〜１×１０17ａｔｏｍｓ／ｃｍ3 程度、
埋め込み絶縁膜付近の高濃度不純物拡散層の第１導電型
不純物濃度で、５０ｎｍ〜１５０ｎｍ程度の厚みで形成
することができる。また、低濃度不純物拡散層は、完全
空乏化、つまり、ソース／ドレイン領域の下方、すなわ
ちソース／ドレイン領域の接合面から表面半導体層と埋
め込み絶縁膜との界面まで、全て空乏化されている状態
を意味する。
【００３０】このように低濃度不純物拡散層を完全空乏
化の状態に制御することにより、ソース／ドレイン領域
下に広がる空乏層による容量が埋め込み絶縁膜の容量と
直列接続するので、ソース／ドレイン接合容量、つまり
トランジスタの負荷容量を低減することができ、ひいて
は装置自体の低消費電力化・高速化を実現できる。
化の状態に制御することにより、ソース／ドレイン領域
下に広がる空乏層による容量が埋め込み絶縁膜の容量と
直列接続するので、ソース／ドレイン接合容量、つまり
トランジスタの負荷容量を低減することができ、ひいて
は装置自体の低消費電力化・高速化を実現できる。
【００３１】また、本発明のＳＯＩ構造の半導体装置
は、表面半導体層に形成されたソース／ドレイン領域
と、チャネル領域上に形成されたゲート絶縁膜及びゲー
ト電極とからなるトランジスタを有する。ゲート絶縁膜
は、通常ゲート絶縁膜として機能する材料及び膜厚で形
成することができる。ゲート電極は、ポリシリコン；
Ｗ、Ｔａ、Ｔｉ、Ｍｏ等の高融点金属のシリサイド；こ
れらシリサイド（例えばＭｏＳｉ2、ＷＳｉ2）とポリシ
リコンとからなるポリサイド；その他の金属等により、
膜厚１５０ｎｍ〜３００ｎｍ程度で形成することができ
る。なお、ゲート電極は、後述するソース／ドレイン領
域形成のための不純物の横方向への拡散等を考慮して、
絶縁膜によるサイドウォールスペーサを有していてもよ
い。
は、表面半導体層に形成されたソース／ドレイン領域
と、チャネル領域上に形成されたゲート絶縁膜及びゲー
ト電極とからなるトランジスタを有する。ゲート絶縁膜
は、通常ゲート絶縁膜として機能する材料及び膜厚で形
成することができる。ゲート電極は、ポリシリコン；
Ｗ、Ｔａ、Ｔｉ、Ｍｏ等の高融点金属のシリサイド；こ
れらシリサイド（例えばＭｏＳｉ2、ＷＳｉ2）とポリシ
リコンとからなるポリサイド；その他の金属等により、
膜厚１５０ｎｍ〜３００ｎｍ程度で形成することができ
る。なお、ゲート電極は、後述するソース／ドレイン領
域形成のための不純物の横方向への拡散等を考慮して、
絶縁膜によるサイドウォールスペーサを有していてもよ
い。
【００３２】なお、上記の高濃度不純物拡散層がウェル
として形成される場合には、このウェル内にトランジス
タが複数個形成され、各トランジスタがロコス酸化膜や
トレンチ素子分離膜により分離されていることが好まし
い。これらロコス酸化膜やトレンチ素子分離膜の膜厚
は、表面半導体層の膜厚よりも薄く形成されていること
が好ましい。これにより、ロコス酸化膜やトレンチ素子
分離膜の直下に高濃度不純物拡散層が広がることとな
り、この高濃度不純物拡散層により、隣接する半導体装
置のチャネル領域同士を電気的に接続することができ
る。なお、この場合のロコス酸化膜やトレンチ素子分離
膜の直下に広がる高濃度不純物拡散層は、半導体装置の
サイズ、動作電圧等により適宜調整することができる
が、その膜厚と不純物濃度は、表面チャネル下の高濃度
不純物拡散層への印可電圧、半導体装置、すなわちＭＯ
ＳＦＥＴの閾値電圧を制御するために重要である。例え
ば、表面半導体層の膜厚が１５０ｎｍ〜２００ｎｍ程度
の場合、素子分離膜厚は５０ｎｍ〜１５０ｎｍ程度の膜
厚とすることができ、高濃度不純物拡散層の不純物濃度
は、表面チャネル下の高濃度不純物拡散層と同程度の不
純物濃度とすることができる。また、互いに接続された
複数のチャネル領域を１か所で電源に接続させることが
でき、これにより、チャネル領域の閾値電圧を制御する
ことができ、電気的特性を調整または変化させることが
できる。なお、チャネル領域の閾値電圧を制御する方法
としては、例えば、トランジスタのアクティブ時（オン
時）にはバイアス電圧を印可し、スタンバイ時（オフ
時）にはフローティング状態とするか、オン時にはフロ
ーティング状態にし、オフ時にはバイアス電圧を印可す
る方法が挙げられる。これにより、オン時には閾値電圧
の絶対値を減少させて駆動能力を向上させることがで
き、一方オフ時においてはリーク電流又は消費電流を減
少させることができる。
として形成される場合には、このウェル内にトランジス
タが複数個形成され、各トランジスタがロコス酸化膜や
トレンチ素子分離膜により分離されていることが好まし
い。これらロコス酸化膜やトレンチ素子分離膜の膜厚
は、表面半導体層の膜厚よりも薄く形成されていること
が好ましい。これにより、ロコス酸化膜やトレンチ素子
分離膜の直下に高濃度不純物拡散層が広がることとな
り、この高濃度不純物拡散層により、隣接する半導体装
置のチャネル領域同士を電気的に接続することができ
る。なお、この場合のロコス酸化膜やトレンチ素子分離
膜の直下に広がる高濃度不純物拡散層は、半導体装置の
サイズ、動作電圧等により適宜調整することができる
が、その膜厚と不純物濃度は、表面チャネル下の高濃度
不純物拡散層への印可電圧、半導体装置、すなわちＭＯ
ＳＦＥＴの閾値電圧を制御するために重要である。例え
ば、表面半導体層の膜厚が１５０ｎｍ〜２００ｎｍ程度
の場合、素子分離膜厚は５０ｎｍ〜１５０ｎｍ程度の膜
厚とすることができ、高濃度不純物拡散層の不純物濃度
は、表面チャネル下の高濃度不純物拡散層と同程度の不
純物濃度とすることができる。また、互いに接続された
複数のチャネル領域を１か所で電源に接続させることが
でき、これにより、チャネル領域の閾値電圧を制御する
ことができ、電気的特性を調整または変化させることが
できる。なお、チャネル領域の閾値電圧を制御する方法
としては、例えば、トランジスタのアクティブ時（オン
時）にはバイアス電圧を印可し、スタンバイ時（オフ
時）にはフローティング状態とするか、オン時にはフロ
ーティング状態にし、オフ時にはバイアス電圧を印可す
る方法が挙げられる。これにより、オン時には閾値電圧
の絶対値を減少させて駆動能力を向上させることがで
き、一方オフ時においてはリーク電流又は消費電流を減
少させることができる。
【００３３】本発明のＳＯＩ構造の半導体装置は、工程
(i)において、まず基板上に、埋め込み絶縁膜及び第１
導電型の表面半導体層を形成する。基板上に埋め込み絶
縁膜を形成する方法は、公知の方法、例えばシランガス
と酸素ガス等を使用するＣＶＤ法等により形成すること
ができる。第1導電型の表面半導体層は、当該分野で公
知の半導体層の形成方法にしたがって、所望の膜厚で形
成することができる。
(i)において、まず基板上に、埋め込み絶縁膜及び第１
導電型の表面半導体層を形成する。基板上に埋め込み絶
縁膜を形成する方法は、公知の方法、例えばシランガス
と酸素ガス等を使用するＣＶＤ法等により形成すること
ができる。第1導電型の表面半導体層は、当該分野で公
知の半導体層の形成方法にしたがって、所望の膜厚で形
成することができる。
【００３４】また、表面半導体層を第1導電型とする方
法は、特に限定されるものではなく、第1導電型不純物
をドーピングしながら表面半導体層を形成する方法でも
よいし、表面半導体層を形成した後、第1導電型不純物
を表面半導体層に注入すること等によってドーピングす
る方法でもよい。この際の第1導電型不純物は、Ｐ型の
場合はボロン、ＢＦ2、アルミニウム、ガリウム、イン
ジウム等が挙げられるが、拡散の正確な制御を行うこと
ができる低拡散係数を有するガリウム、インジウム等が
好ましい。一方、Ｎ型の場合は、リン又は砒素等が挙げ
られる。なお、表面半導体層に第1導電型不純物をドー
ピングする場合には、表面半導体層全体にわたって均一
な濃度でドーピングしてもよいし、表面半導体層の表面
の不純物濃度を低めにドーピングしてもよいし、表面半
導体層全体にわたって均一な濃度でドーピングした後
に、第2導電型の不純物をドーピングすることにより、
第1導電型の不純物濃度を低減させてもよい。この際の
第1導電型の不純物濃度は、表面半導体層全体にわたっ
て均一な濃度でドーピングする場合には、１×１０18〜
１×１０20ａｔｏｍｓ／ｃｍ3程度が好ましい。一方、
表面半導体の表面の不純物濃度を低めにドーピングする
場合には、表面の不純物濃度が１×１０15〜１×１０18
ａｔｏｍｓ／ｃｍ3程度とすることが好ましい。
法は、特に限定されるものではなく、第1導電型不純物
をドーピングしながら表面半導体層を形成する方法でも
よいし、表面半導体層を形成した後、第1導電型不純物
を表面半導体層に注入すること等によってドーピングす
る方法でもよい。この際の第1導電型不純物は、Ｐ型の
場合はボロン、ＢＦ2、アルミニウム、ガリウム、イン
ジウム等が挙げられるが、拡散の正確な制御を行うこと
ができる低拡散係数を有するガリウム、インジウム等が
好ましい。一方、Ｎ型の場合は、リン又は砒素等が挙げ
られる。なお、表面半導体層に第1導電型不純物をドー
ピングする場合には、表面半導体層全体にわたって均一
な濃度でドーピングしてもよいし、表面半導体層の表面
の不純物濃度を低めにドーピングしてもよいし、表面半
導体層全体にわたって均一な濃度でドーピングした後
に、第2導電型の不純物をドーピングすることにより、
第1導電型の不純物濃度を低減させてもよい。この際の
第1導電型の不純物濃度は、表面半導体層全体にわたっ
て均一な濃度でドーピングする場合には、１×１０18〜
１×１０20ａｔｏｍｓ／ｃｍ3程度が好ましい。一方、
表面半導体の表面の不純物濃度を低めにドーピングする
場合には、表面の不純物濃度が１×１０15〜１×１０18
ａｔｏｍｓ／ｃｍ3程度とすることが好ましい。
【００３５】次に、表面半導体層上にゲート絶縁膜及び
ゲート電極を形成する。ゲート絶縁膜及びゲート電極の
形成は、通常のＭＯＳトランジスタを形成する方法にし
たがって形成することができる。
ゲート電極を形成する。ゲート絶縁膜及びゲート電極の
形成は、通常のＭＯＳトランジスタを形成する方法にし
たがって形成することができる。
【００３６】工程(ii)において、ゲート電極をマスクと
して用いて第２導電型不純物イオンを注入することによ
り第２導電型ソース／ドレイン領域を形成する。この際
の第2導電型不純物は、Ｎ型又はＰ型のいずれの導電型
でもよく、上記の不純物と同様のものを用いることがで
きる。ソース／ドレイン領域の深さは、表面半導体層の
膜厚等により調整することができるが、例えば、表面半
導体層が１５０ｎｍ〜２００ｎｍ程度の場合には、１０
０ｎｍ〜１５０ｎｍ程度の深さであることが好ましい。
例えば、リンを用いる場合には、１０〜２５ｋｅＶ程度
の加速エネルギー、１×１０15〜４×１０15ａｔｏｍｓ
／ｃｍ2 程度のドーズでイオン注入することにより、最
終的に不純物濃度を、１×１０20〜１×１０21ａｔｏｍ
ｓ／ｃｍ 3 程度とする方法が挙げられる。また、砒素を
用いる場合には、２０〜５０ｋｅＶ程度の加速エネルギ
ー、１×１０15〜４×１０15ａｔｏｍｓ／ｃｍ2 程度の
ドーズでイオン注入する方法が挙げられる。なお、ソー
ス／ドレイン領域はＬＤＤ領域やＤＤＤ領域を有する構
造で形成してもよい。
して用いて第２導電型不純物イオンを注入することによ
り第２導電型ソース／ドレイン領域を形成する。この際
の第2導電型不純物は、Ｎ型又はＰ型のいずれの導電型
でもよく、上記の不純物と同様のものを用いることがで
きる。ソース／ドレイン領域の深さは、表面半導体層の
膜厚等により調整することができるが、例えば、表面半
導体層が１５０ｎｍ〜２００ｎｍ程度の場合には、１０
０ｎｍ〜１５０ｎｍ程度の深さであることが好ましい。
例えば、リンを用いる場合には、１０〜２５ｋｅＶ程度
の加速エネルギー、１×１０15〜４×１０15ａｔｏｍｓ
／ｃｍ2 程度のドーズでイオン注入することにより、最
終的に不純物濃度を、１×１０20〜１×１０21ａｔｏｍ
ｓ／ｃｍ 3 程度とする方法が挙げられる。また、砒素を
用いる場合には、２０〜５０ｋｅＶ程度の加速エネルギ
ー、１×１０15〜４×１０15ａｔｏｍｓ／ｃｍ2 程度の
ドーズでイオン注入する方法が挙げられる。なお、ソー
ス／ドレイン領域はＬＤＤ領域やＤＤＤ領域を有する構
造で形成してもよい。
【００３７】工程(iii)において、ゲート電極をマスク
として用いて第２導電型不純物イオンをより深く注入す
る。これにより、第２導電型ソース／ドレイン領域下の
第１導電型の表面半導体層の第１導電型不純物濃度を低
減させることができ、結果的に、第２導電型ソース／ド
レイン領域間の第１導電型チャネル領域であって、埋め
込み絶縁膜近傍においてその表面領域よりも第１導電型
不純物濃度が高い第１導電型高濃度不純物拡散層を形成
することができる。この際の第2導電型不純物のイオン
注入は、例えば、表面半導体層が１５０ｎｍ〜２００ｎ
ｍ程度、ゲート電極が２００ｎｍ程度の膜厚のポリシリ
コンにより形成されている場合には、リンを用いて１５
０〜１７０ｋｅＶの加速エネルギー、１×１０13〜５×
１０14ａｔｏｍｓ／ｃｍ2 程度のドーズで行うことによ
り、最終的に第1導電型の不純物濃度を１×１０15〜１
×１０17ａｔｏｍｓ／ｃｍ3 程度とする方法が挙げられ
る。また、砒素を用いる場合には、３２０〜３８０ｋｅ
Ｖの加速エネルギー、１×１０13〜５×１０14ａｔｏｍ
ｓ／ｃｍ2 程度のドーズでイオン注入する方法が挙げら
れる。
として用いて第２導電型不純物イオンをより深く注入す
る。これにより、第２導電型ソース／ドレイン領域下の
第１導電型の表面半導体層の第１導電型不純物濃度を低
減させることができ、結果的に、第２導電型ソース／ド
レイン領域間の第１導電型チャネル領域であって、埋め
込み絶縁膜近傍においてその表面領域よりも第１導電型
不純物濃度が高い第１導電型高濃度不純物拡散層を形成
することができる。この際の第2導電型不純物のイオン
注入は、例えば、表面半導体層が１５０ｎｍ〜２００ｎ
ｍ程度、ゲート電極が２００ｎｍ程度の膜厚のポリシリ
コンにより形成されている場合には、リンを用いて１５
０〜１７０ｋｅＶの加速エネルギー、１×１０13〜５×
１０14ａｔｏｍｓ／ｃｍ2 程度のドーズで行うことによ
り、最終的に第1導電型の不純物濃度を１×１０15〜１
×１０17ａｔｏｍｓ／ｃｍ3 程度とする方法が挙げられ
る。また、砒素を用いる場合には、３２０〜３８０ｋｅ
Ｖの加速エネルギー、１×１０13〜５×１０14ａｔｏｍ
ｓ／ｃｍ2 程度のドーズでイオン注入する方法が挙げら
れる。
【００３８】なお、工程（ｉ）におけるゲート絶縁膜及
びゲート電極の形成前に、表面半導体層の表面の第1導
電型不純物濃度が、埋め込み絶縁膜近傍の第1導電型不
純物濃度よりも低くされていない場合には、工程(iii)
における第2導電型不純物のイオン注入は、ゲート電極
が存在する領域においてはゲート電極及びゲート絶縁膜
を貫通し、表面半導体層の表面にイオンが到達する加速
エネルギー、イオン種を選択するとともに、ゲート電極
及びゲート絶縁膜の膜厚をも調整することが好ましい。
一方、ゲート電極が存在しない領域では、ソース／ドレ
イン領域を貫通し、ソース／ドレイン領域と埋め込み絶
縁膜との間の表面半導体層にまで到達し、ソース／ドレ
イン領域下の表面半導体層の第１導電型不純物濃度を低
減させることができる。以下に、本発明のＳＯＩ構造の
半導体装置の実施の形態を、図面に基づて説明する。
びゲート電極の形成前に、表面半導体層の表面の第1導
電型不純物濃度が、埋め込み絶縁膜近傍の第1導電型不
純物濃度よりも低くされていない場合には、工程(iii)
における第2導電型不純物のイオン注入は、ゲート電極
が存在する領域においてはゲート電極及びゲート絶縁膜
を貫通し、表面半導体層の表面にイオンが到達する加速
エネルギー、イオン種を選択するとともに、ゲート電極
及びゲート絶縁膜の膜厚をも調整することが好ましい。
一方、ゲート電極が存在しない領域では、ソース／ドレ
イン領域を貫通し、ソース／ドレイン領域と埋め込み絶
縁膜との間の表面半導体層にまで到達し、ソース／ドレ
イン領域下の表面半導体層の第１導電型不純物濃度を低
減させることができる。以下に、本発明のＳＯＩ構造の
半導体装置の実施の形態を、図面に基づて説明する。
【００３９】実施の形態１
ＳＯＩ構造のＮＭＯＳＦＥＴを図１に示す。図１におい
ては、シリコン基板１上に、埋め込み絶縁膜２及び表面
シリコン層３が積層されて、ＳＯＩ構造の基板が用いら
れている。
ては、シリコン基板１上に、埋め込み絶縁膜２及び表面
シリコン層３が積層されて、ＳＯＩ構造の基板が用いら
れている。
【００４０】ＳＯＩ構造の基板における表面シリコン層
３の表面には、表面シリコン層３の膜厚よりも薄いＮ型
のソース／ドレイン領域６、７が形成されている。表面
シリコン層３の表面であって、ソース／ドレイン領域
６、７間には、Ｐ型の表面チャネル４が配置している。
また、ソース／ドレイン領域６、７直下の表面シリコン
層３には、表面チャネル４よりも不純物濃度が低く設定
されたＰ型の低濃度不純物拡散層８、９が形成されてい
る。さらに、Ｐ型の表面チャネル４の直下であって、低
濃度不純物拡散層８、９間には、図2の不純物濃度のプ
ロファイルに示したように、表面チャネル４よりも不純
物濃度が高く設定されたＰ型の高濃度不純物拡散層５が
形成されており、この高濃度不純物拡散層５が外部電圧
１０に接続されている。また、表面チャネル４上には、
ゲート絶縁膜２４を介してゲート電極１１が形成されて
いる。
３の表面には、表面シリコン層３の膜厚よりも薄いＮ型
のソース／ドレイン領域６、７が形成されている。表面
シリコン層３の表面であって、ソース／ドレイン領域
６、７間には、Ｐ型の表面チャネル４が配置している。
また、ソース／ドレイン領域６、７直下の表面シリコン
層３には、表面チャネル４よりも不純物濃度が低く設定
されたＰ型の低濃度不純物拡散層８、９が形成されてい
る。さらに、Ｐ型の表面チャネル４の直下であって、低
濃度不純物拡散層８、９間には、図2の不純物濃度のプ
ロファイルに示したように、表面チャネル４よりも不純
物濃度が高く設定されたＰ型の高濃度不純物拡散層５が
形成されており、この高濃度不純物拡散層５が外部電圧
１０に接続されている。また、表面チャネル４上には、
ゲート絶縁膜２４を介してゲート電極１１が形成されて
いる。
【００４１】なお、上記においては、１つのＮＭＯＳＦ
ＥＴについて説明したが、図３に示したように、ＣＭＯ
ＳＦＥＴであってもよい。図３のＣＭＯＳＦＥＴは、表
面シリコン層３に、表面シリコン層３の膜厚以上の膜厚
を有し、埋め込み絶縁膜２にまで至る分離領域１３が形
成され、ＮＭＯＳ領域とＰＭＯＳ領域とが分離されてい
る。この分離領域により、ＮＭＯＳとＰＭＯＳとの相互
干渉（例えば、ラッチアップ等）を避けることができ
る。
ＥＴについて説明したが、図３に示したように、ＣＭＯ
ＳＦＥＴであってもよい。図３のＣＭＯＳＦＥＴは、表
面シリコン層３に、表面シリコン層３の膜厚以上の膜厚
を有し、埋め込み絶縁膜２にまで至る分離領域１３が形
成され、ＮＭＯＳ領域とＰＭＯＳ領域とが分離されてい
る。この分離領域により、ＮＭＯＳとＰＭＯＳとの相互
干渉（例えば、ラッチアップ等）を避けることができ
る。
【００４２】また、これらＮＭＯＳ領域とＰＭＯＳ領域
とに、それぞれ表面シリコン層３の膜厚より薄い膜厚の
素子分離領域１２が形成され、これらの素子分離領域１
２によって分離された複数個のＮＭＯＳＦＥＴ及びＰＭ
ＯＳＦＥＴがそれぞれ形成されている。
とに、それぞれ表面シリコン層３の膜厚より薄い膜厚の
素子分離領域１２が形成され、これらの素子分離領域１
２によって分離された複数個のＮＭＯＳＦＥＴ及びＰＭ
ＯＳＦＥＴがそれぞれ形成されている。
【００４３】複数のＭＯＳＦＥＴのＰ型及びＮ型の高濃
度不純物拡散層５、１５は、それぞれ素子分離領域１２
の下に配置するＰ型又はＮ型の高濃度不純物拡散層５
ａ、１５ａによって共通接続されており、それぞれ１箇
所で外部電圧１０、２０に接続されている。
度不純物拡散層５、１５は、それぞれ素子分離領域１２
の下に配置するＰ型又はＮ型の高濃度不純物拡散層５
ａ、１５ａによって共通接続されており、それぞれ１箇
所で外部電圧１０、２０に接続されている。
【００４４】ＰＭＯＳＦＥＴは、上記したＮＭＯＳＦＥ
Ｔと導電型が異なる以外は実質的に同様の構成、つま
り、Ｐ型のソース／ドレイン領域１６、１７、Ｎ型のチ
ャネル領域１４、Ｎ型の低濃度不純物拡散層１８、１
９、Ｎ型の高濃度不純物拡散層１５、ゲート絶縁膜及び
ゲート電極２１による構成を有しており、ＮＭＯＳＦＥ
Ｔと同様に、外部電圧２０に接続されている。
Ｔと導電型が異なる以外は実質的に同様の構成、つま
り、Ｐ型のソース／ドレイン領域１６、１７、Ｎ型のチ
ャネル領域１４、Ｎ型の低濃度不純物拡散層１８、１
９、Ｎ型の高濃度不純物拡散層１５、ゲート絶縁膜及び
ゲート電極２１による構成を有しており、ＮＭＯＳＦＥ
Ｔと同様に、外部電圧２０に接続されている。
【００４５】このような構成を有するＭＯＳＦＥＴは、
以下のような利点を有する。 （ａ）ソース／ドレイン領域６、７、１６、１７の接合
容量を、低濃度不純物散層８、９、１８、１９の完全空
乏化により低減できる。 （ｂ）表面シリコン層３は、完全空乏化ＳＯＩ構造の表
面シリコン層よりも膜厚でよいため、プロセスマージン
を広くとることができ、製造が容易となる。 （ｃ）サブスレショドスウィングは完全空乏化型のＳＯ
Ｉより大きいが、外部電圧１０、２０による基板印加電
圧を制御することにより、ＯＦＦリーク電流が低減する
ように閾値電圧を調整することができる。 （ｄ）外部電圧１０、２０との接続を、高濃度不純物拡
散層５、１５によって行うことができ、この高濃度不純
物拡散層５、１５は、隣接する複数のトランジスタ間で
共通ウェル領域として形成することができるため、基板
電圧を与えるために外部エリアをとる必要がなく、占有
面積を縮小できる。また、トランジスタの設計配置はバ
ルクＣＭＯＳと同等にすることができる。 （ｅ）表面チャネル４、１４の直下の高濃度不純物拡散
層５、１５は抵抗が非常に低いため、ＲＣ遅延や、例え
ば、ゲート電圧が印可された際の表面チャネル４、１４
の電位の過渡的な現象を除去できる。
以下のような利点を有する。 （ａ）ソース／ドレイン領域６、７、１６、１７の接合
容量を、低濃度不純物散層８、９、１８、１９の完全空
乏化により低減できる。 （ｂ）表面シリコン層３は、完全空乏化ＳＯＩ構造の表
面シリコン層よりも膜厚でよいため、プロセスマージン
を広くとることができ、製造が容易となる。 （ｃ）サブスレショドスウィングは完全空乏化型のＳＯ
Ｉより大きいが、外部電圧１０、２０による基板印加電
圧を制御することにより、ＯＦＦリーク電流が低減する
ように閾値電圧を調整することができる。 （ｄ）外部電圧１０、２０との接続を、高濃度不純物拡
散層５、１５によって行うことができ、この高濃度不純
物拡散層５、１５は、隣接する複数のトランジスタ間で
共通ウェル領域として形成することができるため、基板
電圧を与えるために外部エリアをとる必要がなく、占有
面積を縮小できる。また、トランジスタの設計配置はバ
ルクＣＭＯＳと同等にすることができる。 （ｅ）表面チャネル４、１４の直下の高濃度不純物拡散
層５、１５は抵抗が非常に低いため、ＲＣ遅延や、例え
ば、ゲート電圧が印可された際の表面チャネル４、１４
の電位の過渡的な現象を除去できる。
【００４６】以下に、上記のＳＯＩ構造のＭＯＳＦＥＴ
の特性について説明する。まず、上記のＳＯＩ構造のＭ
ＯＳＦＥＴは、必ずしも完全空乏化型ではないため、Ｓ
ファクタを減少させることによるＯＦＦ電流の低減はで
きないが、表面シリコン層３における高濃度不純物拡散
層５により、ＭＯＳＦＥＴのＯＮ／ＯＦＦ動作時におけ
る閾値電圧を制御することができる。
の特性について説明する。まず、上記のＳＯＩ構造のＭ
ＯＳＦＥＴは、必ずしも完全空乏化型ではないため、Ｓ
ファクタを減少させることによるＯＦＦ電流の低減はで
きないが、表面シリコン層３における高濃度不純物拡散
層５により、ＭＯＳＦＥＴのＯＮ／ＯＦＦ動作時におけ
る閾値電圧を制御することができる。
【００４７】つまり、図４に示したように、上記ＳＯＩ
構造のＭＯＳＦＥＴのＩｄ−Ｖｇ特性によれば、ゲート
電極のＷ／Ｌ＝２μｍ／０．３５μｍ、Ｖｄｓ＝０．６
Ｖの場合、基板への印加電圧Ｖｂを０Ｖにすると低い閾
値電圧を得ることができ、基板コンタクトをオープンと
することにより、高い閾値電圧を得ることができる。よ
って、例えば、通常動作の間は、基板への印加電圧を調
整することにより、ＭＯＳＦＥＴの閾値電圧を０．１Ｖ
程度以下に低下させ、高い駆動能力を発揮させることが
でき、一方、ＯＦＦ状態の間は、基板への印加電圧を調
整することにより、ＭＯＳＦＥＴの閾値電圧を０．６Ｖ
程度以上に増加させ、ＯＦＦリーク電流を減少させるこ
とができる。
構造のＭＯＳＦＥＴのＩｄ−Ｖｇ特性によれば、ゲート
電極のＷ／Ｌ＝２μｍ／０．３５μｍ、Ｖｄｓ＝０．６
Ｖの場合、基板への印加電圧Ｖｂを０Ｖにすると低い閾
値電圧を得ることができ、基板コンタクトをオープンと
することにより、高い閾値電圧を得ることができる。よ
って、例えば、通常動作の間は、基板への印加電圧を調
整することにより、ＭＯＳＦＥＴの閾値電圧を０．１Ｖ
程度以下に低下させ、高い駆動能力を発揮させることが
でき、一方、ＯＦＦ状態の間は、基板への印加電圧を調
整することにより、ＭＯＳＦＥＴの閾値電圧を０．６Ｖ
程度以上に増加させ、ＯＦＦリーク電流を減少させるこ
とができる。
【００４８】ウェル抵抗Ｒｗは、図3で示したように、
ゲート下の高濃度領域５と素子分離膜下の高濃度領域５
ａの濃度を適切に調整することにより決定することがで
きる。したがって、そのウェル抵抗Ｒｗは、以下の基板
電流の効果とＡＣ過渡現象とを考慮して決定する。一般
に、ウェル内に形成されたＭＯＳＦＥＴとウェルコンタ
クトＣｗとが、図５（ａ）に示したように、距離Ｓ離れ
ている場合、ウェル抵抗Ｒｗは、図５（ｂ）及び（ｃ）
に示したように、基板電流Ｉsubによって引き起こされ
るオーミック的な電圧降下によるソース接合での順方向
バイアスになるのを避けるため、以下の式に示すよう
に、十分に低くしなければならない。
ゲート下の高濃度領域５と素子分離膜下の高濃度領域５
ａの濃度を適切に調整することにより決定することがで
きる。したがって、そのウェル抵抗Ｒｗは、以下の基板
電流の効果とＡＣ過渡現象とを考慮して決定する。一般
に、ウェル内に形成されたＭＯＳＦＥＴとウェルコンタ
クトＣｗとが、図５（ａ）に示したように、距離Ｓ離れ
ている場合、ウェル抵抗Ｒｗは、図５（ｂ）及び（ｃ）
に示したように、基板電流Ｉsubによって引き起こされ
るオーミック的な電圧降下によるソース接合での順方向
バイアスになるのを避けるため、以下の式に示すよう
に、十分に低くしなければならない。
【００４９】
【数５】
【００５０】ウェル抵抗Ｒｗは、レイアウトとウェルの
抵抗率に依存する。図６は、ウェルのシート抵抗を３０
０Ω／sqr.、１０3Ω／sqr.、３×１０3Ω／sqr.及び１
０4Ω／sqr.と変化させた場合のウェル抵抗ＲｗとＭＯ
ＳＦＥＴ−ウェルコンタクト間距離Ｓとの関係を示す。
なお、ここでのＭＯＳＦＥＴは、低電圧動作（Ｖdd〜１
Ｖ程度）では、基板電流Ｉsubが１０ｎＡ／μｍ程度以
下と非常に小さいため、ゲート幅Ｗが１０μｍのＭＯＳ
ＦＥＴでは、基板電流Ｉsubが１００ｎＡ程度以下とな
り、ウェル抵抗Ｒｗは１０6 Ω以下となる。よって、例
えば、ウェルのシート抵抗が２０００Ω／sqr.程度以下
の低電圧動作のデバイスにも十分に応用できる。さら
に、ウェルコンタクトに関するＡＣの過渡的な効果を得
るために、低いウェル抵抗Ｒｗと低いウェル容量Ｃｗが
必要とされる。この条件は
抵抗率に依存する。図６は、ウェルのシート抵抗を３０
０Ω／sqr.、１０3Ω／sqr.、３×１０3Ω／sqr.及び１
０4Ω／sqr.と変化させた場合のウェル抵抗ＲｗとＭＯ
ＳＦＥＴ−ウェルコンタクト間距離Ｓとの関係を示す。
なお、ここでのＭＯＳＦＥＴは、低電圧動作（Ｖdd〜１
Ｖ程度）では、基板電流Ｉsubが１０ｎＡ／μｍ程度以
下と非常に小さいため、ゲート幅Ｗが１０μｍのＭＯＳ
ＦＥＴでは、基板電流Ｉsubが１００ｎＡ程度以下とな
り、ウェル抵抗Ｒｗは１０6 Ω以下となる。よって、例
えば、ウェルのシート抵抗が２０００Ω／sqr.程度以下
の低電圧動作のデバイスにも十分に応用できる。さら
に、ウェルコンタクトに関するＡＣの過渡的な効果を得
るために、低いウェル抵抗Ｒｗと低いウェル容量Ｃｗが
必要とされる。この条件は
【００５１】
【数６】
【００５２】（ここで、trは、信号の立ち上がり時間を
示す）で示される。例えば、trが５０psec程度以下のよ
うな高速の信号に対しては、Ｒｗ・Ｃｗ＜＜１００psec
となる。ウェル抵抗Ｒｗが２０００Ω程度以下、Ｃｗ＜
＜５×１０-14 Ｆの典型的な場合、
示す）で示される。例えば、trが５０psec程度以下のよ
うな高速の信号に対しては、Ｒｗ・Ｃｗ＜＜１００psec
となる。ウェル抵抗Ｒｗが２０００Ω程度以下、Ｃｗ＜
＜５×１０-14 Ｆの典型的な場合、
【００５３】
【数７】
【００５４】と表される。これらの関係は、ウェルの厚
さとウェル抵抗とを見積もるガイドラインとしていられ
る。一般に高速な動作回路に対し、Ｒｗ・Ｃｗ時定数
は、ウェルコンタクトのデザインにより厳しい条件を賦
す。
さとウェル抵抗とを見積もるガイドラインとしていられ
る。一般に高速な動作回路に対し、Ｒｗ・Ｃｗ時定数
は、ウェルコンタクトのデザインにより厳しい条件を賦
す。
【００５５】以下に、図１に示したＮＭＯＳＦＥＴの製
造方法を説明する。まず、図７（ａ）に示したように、
シリコン基板１上に、膜厚５０ｎｍ〜５００ｎｍ程度の
ＳｉＯ2 からなる埋め込み絶縁膜２及び膜厚１５０ｎｍ
〜２００ｎｍ程度の表面シリコン層３が積層されてなる
ＳＯＩ基板を用いる。なお、この表面シリコン層３に
は、ＬＯＣＯＳ法又はトレンチ法等によって、表面シリ
コン層３よりも厚い膜厚を有する分離領域、各ＮＭＯＳ
ＦＥＴを分離するための素子分離領域が形成されている
（図示せず）。
造方法を説明する。まず、図７（ａ）に示したように、
シリコン基板１上に、膜厚５０ｎｍ〜５００ｎｍ程度の
ＳｉＯ2 からなる埋め込み絶縁膜２及び膜厚１５０ｎｍ
〜２００ｎｍ程度の表面シリコン層３が積層されてなる
ＳＯＩ基板を用いる。なお、この表面シリコン層３に
は、ＬＯＣＯＳ法又はトレンチ法等によって、表面シリ
コン層３よりも厚い膜厚を有する分離領域、各ＮＭＯＳ
ＦＥＴを分離するための素子分離領域が形成されている
（図示せず）。
【００５６】次いで、表面シリコン層３に、例えば、ボ
ロンイオンを、３０ｋｅＶ、２×１０14ａｔｏｍｓ／ｃ
ｍ2 のドーズでイオン注入し、次いで、９００℃、６０
分間アニールすることによって、ボロンイオンが１０19
ａｔｏｍｓ／ｃｍ3以上の濃度となるＰ型の高濃度不純
物拡散層５を形成する。この高濃度不純物拡散層５は、
トランジスタが低い配線抵抗及び低いコンタクト抵抗を
持つために必要である。
ロンイオンを、３０ｋｅＶ、２×１０14ａｔｏｍｓ／ｃ
ｍ2 のドーズでイオン注入し、次いで、９００℃、６０
分間アニールすることによって、ボロンイオンが１０19
ａｔｏｍｓ／ｃｍ3以上の濃度となるＰ型の高濃度不純
物拡散層５を形成する。この高濃度不純物拡散層５は、
トランジスタが低い配線抵抗及び低いコンタクト抵抗を
持つために必要である。
【００５７】次に、図７（ｂ）に示したように、表面シ
リコン層３表面に、膜厚１０ｎｍ程度の酸化膜２５を形
成し、この酸化膜２５を通して表面シリコン層３表面に
Ａｓイオン２２を、２０ｋｅＶ、１×１０14ａｔｏｍｓ
／ｃｍ2 のドーズで注入する。このＡｓイオン２２は、
高濃度不純物拡散層５の表面の不純物の一部をキャンセ
ルして、結果的に１×１０16〜１×１０17ａｔｏｍｓ／
ｃｍ3程度の不純物濃度に設定されたｐ型の表面チャネ
ル４を形成する。これにより、低電圧動作（ＯＮ状態）
に対し閾値電圧が０．１Ｖとなるデバイスを得ることが
できる。
リコン層３表面に、膜厚１０ｎｍ程度の酸化膜２５を形
成し、この酸化膜２５を通して表面シリコン層３表面に
Ａｓイオン２２を、２０ｋｅＶ、１×１０14ａｔｏｍｓ
／ｃｍ2 のドーズで注入する。このＡｓイオン２２は、
高濃度不純物拡散層５の表面の不純物の一部をキャンセ
ルして、結果的に１×１０16〜１×１０17ａｔｏｍｓ／
ｃｍ3程度の不純物濃度に設定されたｐ型の表面チャネ
ル４を形成する。これにより、低電圧動作（ＯＮ状態）
に対し閾値電圧が０．１Ｖとなるデバイスを得ることが
できる。
【００５８】続いて、図７（ｃ）に示したように、表面
シリコン層３上にゲート絶縁膜２４を形成する。このゲ
ート絶縁膜２４の膜厚は、サブハーフミクロンのチャネ
ル長のデバイスでは４ｎｍ〜８ｎｍ程度である。ゲート
絶縁膜２４上に膜厚２００ｎｍ程度のポリシリコン膜を
形成し、フォトリソグラフィ及びエッチング技術により
パターニングして、ゲート電極１１を形成する。次い
で、ゲート電極１１をマスクとして用いて、Ａｓイオン
２３を表面シリコン層３に注入する。イオン注入は、３
２０ｋｅＶで、１×１０14ａｔｏｍｓ／ｃｍ2程度のド
ーズで行うことにより、高濃度不純物拡散層５のうち、
ソース／ドレイン領域６、７と埋め込み絶縁膜２との接
合付近の不純物の一部をキャンセルして、結果的に１×
１０15〜１×１０17ａｔｏｍｓ／ｃｍ3程度の不純物濃
度に設定されたｐ型の低濃度不純物拡散層８、９を形成
する。また、リンを４０ｋｅＶ、４×１０15ａｔｏｍｓ
／ｃｍ2 程度のドーズでイオン注入することにより、高
濃度不純物拡散層５のうち、表面シリコン層３の表面の
不純物をキャンセルし、さらにその導電型を変換させ
て、結果的に１×１０20〜１×１０21ａｔｏｍｓ／ｃｍ
3程度の不純物濃度に設定されたＮ型のソース／ドレイ
ン領域６、７を形成する。これにより、図１に示したよ
うに、ソース／ドレイン領域６、７の直にＰ型の低濃度
不純物拡散層８、９を形成することができる。
シリコン層３上にゲート絶縁膜２４を形成する。このゲ
ート絶縁膜２４の膜厚は、サブハーフミクロンのチャネ
ル長のデバイスでは４ｎｍ〜８ｎｍ程度である。ゲート
絶縁膜２４上に膜厚２００ｎｍ程度のポリシリコン膜を
形成し、フォトリソグラフィ及びエッチング技術により
パターニングして、ゲート電極１１を形成する。次い
で、ゲート電極１１をマスクとして用いて、Ａｓイオン
２３を表面シリコン層３に注入する。イオン注入は、３
２０ｋｅＶで、１×１０14ａｔｏｍｓ／ｃｍ2程度のド
ーズで行うことにより、高濃度不純物拡散層５のうち、
ソース／ドレイン領域６、７と埋め込み絶縁膜２との接
合付近の不純物の一部をキャンセルして、結果的に１×
１０15〜１×１０17ａｔｏｍｓ／ｃｍ3程度の不純物濃
度に設定されたｐ型の低濃度不純物拡散層８、９を形成
する。また、リンを４０ｋｅＶ、４×１０15ａｔｏｍｓ
／ｃｍ2 程度のドーズでイオン注入することにより、高
濃度不純物拡散層５のうち、表面シリコン層３の表面の
不純物をキャンセルし、さらにその導電型を変換させ
て、結果的に１×１０20〜１×１０21ａｔｏｍｓ／ｃｍ
3程度の不純物濃度に設定されたＮ型のソース／ドレイ
ン領域６、７を形成する。これにより、図１に示したよ
うに、ソース／ドレイン領域６、７の直にＰ型の低濃度
不純物拡散層８、９を形成することができる。
【００５９】なお、上記工程は、ＰＭＯＳＦＥＴと同時
に行うことができる。また、基板接続及びコンタクトの
形成は、一般のバルクＣＭＯＳプロセスと同様に行い、
メタル配線で接続することにより半導体装置を完成す
る。
に行うことができる。また、基板接続及びコンタクトの
形成は、一般のバルクＣＭＯＳプロセスと同様に行い、
メタル配線で接続することにより半導体装置を完成す
る。
【００６０】実施の形態２
この実施の形態のＳＯＩ構造のＮＭＯＳＦＥＴは、図８
に示したように、Ｎ型のソース／ドレイン領域６、７直
下の表面シリコン層３ａに、表面チャネル４と同等の不
純物濃度に設定されたＰ型の不純物拡散層８ａ、９ａが
形成されている以外は、実施の形態１のＳＯＩ構造のＮ
ＭＯＳＦＥＴと同様である。
に示したように、Ｎ型のソース／ドレイン領域６、７直
下の表面シリコン層３ａに、表面チャネル４と同等の不
純物濃度に設定されたＰ型の不純物拡散層８ａ、９ａが
形成されている以外は、実施の形態１のＳＯＩ構造のＮ
ＭＯＳＦＥＴと同様である。
【００６１】図８のＳＯＩ構造のＮＭＯＳＦＥＴの製造
方法を説明する。まず、実施の形態１と同様のＳＯＩ基
板を用い、表面シリコン層３にＰ型の高濃度不純物拡散
層５を形成する。
方法を説明する。まず、実施の形態１と同様のＳＯＩ基
板を用い、表面シリコン層３にＰ型の高濃度不純物拡散
層５を形成する。
【００６２】その後、図９に示したように、表面シリコ
ン層３の表面に、ゲート絶縁膜２４、ゲート電極１１を
形成する。次いで、ゲート電極１１をマスクとして用い
て、ゲート電極１１直下の表面シリコン層３の表面と埋
め込み絶縁膜２との接合付近とに、同時にリンイオン２
５を注入する。この際のイオン注入は、１５０ｋｅＶ
で、１×１０14ａｔｏｍｓ／ｃｍ2のドーズで行うこと
により、高濃度不純物拡散層５のうち、表面チャネル４
及び表面シリコン層３と埋め込み絶縁膜２との接合付近
の不純物の一部をキャンセルして、結果的に１×１０17
ａｔｏｍｓ／ｃｍ 3程度の不純物濃度に設定されたｐ型
の表面チャネル４及び不純物拡散層８ａ、９ａを形成す
る。また、リンを４０ｋｅＶ、４×１０15ａｔｏｍｓ／
ｃｍ2のドーズでイオン注入することにより、高濃度不
純物拡散層５のうち、表面シリコン層３ａの表面の不純
物をキャンセルし、さらにその導電型を変換させて、結
果的に１×１０20〜１×１０21ａｔｏｍｓ／ｃｍ3程度
の不純物濃度に設定されたＮ型のソース／ドレイン領域
６、７を形成する。
ン層３の表面に、ゲート絶縁膜２４、ゲート電極１１を
形成する。次いで、ゲート電極１１をマスクとして用い
て、ゲート電極１１直下の表面シリコン層３の表面と埋
め込み絶縁膜２との接合付近とに、同時にリンイオン２
５を注入する。この際のイオン注入は、１５０ｋｅＶ
で、１×１０14ａｔｏｍｓ／ｃｍ2のドーズで行うこと
により、高濃度不純物拡散層５のうち、表面チャネル４
及び表面シリコン層３と埋め込み絶縁膜２との接合付近
の不純物の一部をキャンセルして、結果的に１×１０17
ａｔｏｍｓ／ｃｍ 3程度の不純物濃度に設定されたｐ型
の表面チャネル４及び不純物拡散層８ａ、９ａを形成す
る。また、リンを４０ｋｅＶ、４×１０15ａｔｏｍｓ／
ｃｍ2のドーズでイオン注入することにより、高濃度不
純物拡散層５のうち、表面シリコン層３ａの表面の不純
物をキャンセルし、さらにその導電型を変換させて、結
果的に１×１０20〜１×１０21ａｔｏｍｓ／ｃｍ3程度
の不純物濃度に設定されたＮ型のソース／ドレイン領域
６、７を形成する。
【００６３】これにより、実施の形態１の製造方法より
も製造工程を減らしながら、図１に示したＳＯＩ構造の
ＭＯＳＦＥＴと同様に、ソース／ドレイン領域６、７の
直下にＰ型の不純物拡散層８ａ、９ａを形成することが
できるとともに、不純物拡散層８ａ、９ａとほぼ同程度
の不純物濃度を有する表面チャネル４を形成することが
できる。
も製造工程を減らしながら、図１に示したＳＯＩ構造の
ＭＯＳＦＥＴと同様に、ソース／ドレイン領域６、７の
直下にＰ型の不純物拡散層８ａ、９ａを形成することが
できるとともに、不純物拡散層８ａ、９ａとほぼ同程度
の不純物濃度を有する表面チャネル４を形成することが
できる。
【００６４】
【発明の効果】本発明によれば、埋め込み絶縁膜及び第
１導電型の表面半導体層が積層されてなるＳＯＩ基板
と、前記表面半導体層に形成された第２導電型ソース／
ドレイン領域と、該ソース／ドレイン領域間の第１導電
型チャネル領域上にゲート絶縁膜を介して形成されたゲ
ート電極とからなり、 前記ソース／ドレイン領域が、
前記表面半導体層の厚さよりも薄く形成されており、前
記チャネル領域が、前記埋め込み絶縁膜近傍においてそ
の表面領域よりも第１導電型不純物濃度が高く設定され
た第１導電型高濃度不純物拡散層を有しているので、表
面チャネルの直下の高濃度不純物拡散層は抵抗が非常に
低いため、ＲＣ遅延や、例えば、ゲート電圧が印加され
た際の表面チャネル４、１４の電位の過渡的な現象を除
去できる。しかも、本発明によれば、表面半導体層を比
較的厚膜で形成することができるためプロセスマージン
を広くとることができ、製造が容易となる。
１導電型の表面半導体層が積層されてなるＳＯＩ基板
と、前記表面半導体層に形成された第２導電型ソース／
ドレイン領域と、該ソース／ドレイン領域間の第１導電
型チャネル領域上にゲート絶縁膜を介して形成されたゲ
ート電極とからなり、 前記ソース／ドレイン領域が、
前記表面半導体層の厚さよりも薄く形成されており、前
記チャネル領域が、前記埋め込み絶縁膜近傍においてそ
の表面領域よりも第１導電型不純物濃度が高く設定され
た第１導電型高濃度不純物拡散層を有しているので、表
面チャネルの直下の高濃度不純物拡散層は抵抗が非常に
低いため、ＲＣ遅延や、例えば、ゲート電圧が印加され
た際の表面チャネル４、１４の電位の過渡的な現象を除
去できる。しかも、本発明によれば、表面半導体層を比
較的厚膜で形成することができるためプロセスマージン
を広くとることができ、製造が容易となる。
【００６５】また、チャネル領域が電源に接続されてな
る場合には、外部電圧によりチャネル領域の印加電圧を
制御することができ、よって、オン時には半導体装置の
駆動能力を向上させて低電圧動作を実現することができ
るとともに、オフ時にはオフリーク電流が低減するよう
に閾値電圧を調整することができる。さらに、ソース／
ドレイン領域と埋め込み絶縁膜との間の表面半導体層が
完全に空乏化している場合には、ソース／ドレイン領域
の接合容量を低減することが可能となる。
る場合には、外部電圧によりチャネル領域の印加電圧を
制御することができ、よって、オン時には半導体装置の
駆動能力を向上させて低電圧動作を実現することができ
るとともに、オフ時にはオフリーク電流が低減するよう
に閾値電圧を調整することができる。さらに、ソース／
ドレイン領域と埋め込み絶縁膜との間の表面半導体層が
完全に空乏化している場合には、ソース／ドレイン領域
の接合容量を低減することが可能となる。
【００６６】また、チャネル領域が、素子分離領域直下
に形成された高濃度不純物拡散層を介して互いに隣接す
るチャネル領域と接続され、かつ１ケ所で電源に接続さ
れている場合には、基板電圧を与えてポテンシャルを制
御したり、半導体装置の閾値を制御するため外部エリア
をわざわざとる必要がなく、占有面積を縮小できる。ま
た、トランジスタの設計配置はバルクＣＭＯＳと同等に
することができ、より高集積化を図ることが可能とな
る。
に形成された高濃度不純物拡散層を介して互いに隣接す
るチャネル領域と接続され、かつ１ケ所で電源に接続さ
れている場合には、基板電圧を与えてポテンシャルを制
御したり、半導体装置の閾値を制御するため外部エリア
をわざわざとる必要がなく、占有面積を縮小できる。ま
た、トランジスタの設計配置はバルクＣＭＯＳと同等に
することができ、より高集積化を図ることが可能とな
る。
【図１】本発明のＳＯＩ構造の半導体装置の実施例を示
す要部の概略断面図である。
す要部の概略断面図である。
【図２】図1の半導体装置のチャネル領域の深さ方向の
不純物濃度のプロファイルを示す図である。
不純物濃度のプロファイルを示す図である。
【図３】本発明のＳＯＩ構造の半導体装置がＣＭＯＳを
構成する場合の実施例を示す要部の概略断面図である。
構成する場合の実施例を示す要部の概略断面図である。
【図４】本発明のＳＯＩ構造の半導体装置の特性を説明
するためのＩｄ−Ｖｇ曲線を示す図である。
するためのＩｄ−Ｖｇ曲線を示す図である。
【図５】本発明のＳＯＩ構造の半導体装置の特性を説明
するためＭＯＳＦＥＴの平面図（ａ）、断面図（ｂ）及
び回路図（ｃ）である。
するためＭＯＳＦＥＴの平面図（ａ）、断面図（ｂ）及
び回路図（ｃ）である。
【図６】本発明のＳＯＩ構造の半導体装置の特性を説明
するためのウェル抵抗とウェルコンタクト−ＭＯＳＦＥ
Ｔ間距離との関係を示す図である。
するためのウェル抵抗とウェルコンタクト−ＭＯＳＦＥ
Ｔ間距離との関係を示す図である。
【図７】本発明のＳＯＩ構造の半導体装置の製造工程を
説明するための要部の概略断面製造工程図である。
説明するための要部の概略断面製造工程図である。
【図８】本発明のＳＯＩ構造の半導体装置の別の実施例
を示す要部の概略断面図である。
を示す要部の概略断面図である。
【図９】図８の半導体装置の製造工程を説明するための
要部の概略断面図である。
要部の概略断面図である。
【図１０】従来のＳＯＩ構造の半導体装置を示す要部の
概略断面図である。
概略断面図である。
【図１１】従来の別の半導体装置を示す要部の概略断面
図である。
図である。
【図１２】従来のさらに別のＳＯＩ構造の半導体装置を
示す要部の概略断面図である。
示す要部の概略断面図である。
１ シリコン基板
２埋め込み絶縁膜
３、３ａ 表面シリコン層（表面半導体層）
４、１４ 表面チャネル
５、１５、５ａ、１５ａ 高濃度不純物拡散層
６、７、１６、１７ ソース／ドレイン領域
８、９、１８、１９ 低濃度不純物拡散層
８ａ、９ａ 不純物拡散層
１０、２０ 外部電圧
１１、２１ ゲート電極
１２ 素子分離領域
１３ 分離領域
２２、２３ Ａｓイオン
２４ ゲート絶縁膜
２５ 酸化膜
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/786
H01L 21/336
H01L 21/8238
H01L 27/08
H01L 27/092
Claims (8)
- 【請求項１】 埋め込み絶縁膜及び第１導電型の表面半
導体層が積層されてなるＳＯＩ基板と、前記表面半導体
層に形成された第２導電型ソース／ドレイン領域と、該
ソース／ドレイン領域間の第１導電型チャネル領域上に
ゲート絶縁膜を介して形成されたゲート電極とからな
り、 前記ソース／ドレイン領域が、前記表面半導体層の厚さ
よりも薄く形成されており、 前記チャネル領域が、前記埋め込み絶縁膜近傍において
その表面領域よりも第１導電型不純物濃度が高く設定さ
れた第１導電型高濃度不純物拡散層を有し、トランジス
タの電気的特性を調整又は変化させることができるよう
に制御電源に接続されてなることを特徴とするＳＯＩ構
造の半導体装置。 - 【請求項２】 第１導電型高濃度不純物拡散層が、１×
１０18〜１×１０20ａｔｏｍｓ／ｃｍ3 、チャネル領域
の表面領域が１×１０15〜１×１０18ａｔｏｍｓ／ｃｍ
3 の不純物濃度である請求項１に記載の半導体装置。 - 【請求項３】 オン状態においては閾値電圧の絶対値を
減少させるためにチャネル領域にバイアスが印加され、
オフ状態においてはリーク電流減少のためにチャネル領
域がフローティング状態に設定される請求項１又は２に
記載の半導体装置。 - 【請求項４】 ソース／ドレイン領域と埋め込み絶縁膜
との間の表面半導体層が完全に空乏化してなる請求項１
〜３のいずれか１つに記載の半導体装置。 - 【請求項５】 チャネル領域が、素子分離領域直下に形
成された高濃度不純物拡散層を介して互いに隣接するチ
ャネル領域と接続され、かつ１ケ所で制御電源に接続さ
れてなる請求項１〜４のいずれか１つに記載の半導体装
置。 - 【請求項６】 ＮＭＯＳ領域とＰＭＯＳ領域とを含み、
該ＮＭＯＳ領域とＰＭＯＳ領域との間には、前記埋め込
み絶縁膜にまで至る分離領域が形成されており、前記Ｎ
ＭＯＳ領域及びＰＭＯＳ領域それぞれにおいては、前記
表面半導体層の厚さより薄い素子分離領域によって分離
された複数個のＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴが形
成されてなる請求項５に記載の半導体装置。 - 【請求項７】 (i) 基板上に、埋め込み絶縁膜及び第１
導電型の表面半導体層を形成し、第１導電型の表面半導
体層の表面にのみ第２導電型不純物を注入して、該表面
の第１導電型不純物濃度を低減させ、さらに、該表面半
導体層上にゲート絶縁膜及びゲート電極を形成し、 (ii)該ゲート電極をマスクとして用いて第２導電型不純
物イオンを注入することにより第２導電型ソース／ドレ
イン領域を形成し、 (iii) 続いて該ゲート電極をマスクとして用いて第２導
電型不純物イオンをより深く注入することにより、第２
導電型ソース／ドレイン領域下の第１導電型の表面半導
体層の第１導電型不純物濃度を低減させて、 第２導電型ソース／ドレイン領域間の第１導電型チャネ
ル領域であって、埋め込み絶縁膜近傍においてその表面
領域よりも第１導電型不純物濃度が高い第１導電型高濃
度不純物拡散層を形成することを特徴とするＳＯＩ構造
の半導体装置の製造方法。 - 【請求項８】 (i) 基板上に、埋め込み絶縁膜を形成
し、該埋め込み絶縁膜上に、表面の不純物濃度が、その
内部よりも低くなるように第１導電型の表面半導体層を
形成し、さらに、該表面半導体層上にゲート絶縁膜及び
ゲート電極を形成し、 (ii)該ゲート電極をマスクとして用いて第２導電型不純
物イオンを注入することにより第２導電型ソース／ドレ
イン領域を形成し、 (iii) 続いて該ゲート電極をマスクとして用いて第２導
電型不純物イオンをより深く注入することにより、第２
導電型ソース／ドレイン領域下の第１導電型の表面半導
体層の第１導電型不純物濃度を低減させて、 第２導電型ソース／ドレイン領域間の第１導電型チャネ
ル領域であって、埋め込み絶縁膜近傍においてその表面
領域よりも第１導電型不純物濃度が高い第１導電型高濃
度不純物拡散層を形成することを特徴とするＳＯＩ構造
の半導体装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34424798A JP3408762B2 (ja) | 1998-12-03 | 1998-12-03 | Ｓｏｉ構造の半導体装置及びその製造方法 |
| US09/451,843 US6452232B1 (en) | 1998-12-03 | 1999-12-01 | Semiconductor device having SOI structure and manufacturing method thereof |
| TW088121005A TW439295B (en) | 1998-12-03 | 1999-12-01 | Semiconductor device having SOI structure and manufacturing method thereof |
| CNB991258819A CN1155102C (zh) | 1998-12-03 | 1999-12-02 | “绝缘体上的硅”结构的半导体装置 |
| EP99309699A EP1006584A3 (en) | 1998-12-03 | 1999-12-02 | Semiconductor device having SOI structure and manufacturing method thereof |
| KR1019990054814A KR100349100B1 (ko) | 1998-12-03 | 1999-12-03 | Ｓｏｉ 구조를 갖는 반도체장치 및 그의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34424798A JP3408762B2 (ja) | 1998-12-03 | 1998-12-03 | Ｓｏｉ構造の半導体装置及びその製造方法 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002356106A Division JP3479066B2 (ja) | 2002-12-09 | 2002-12-09 | Ｓｏｉ構造の半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000174283A JP2000174283A (ja) | 2000-06-23 |
| JP3408762B2 true JP3408762B2 (ja) | 2003-05-19 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34424798A Expired - Fee Related JP3408762B2 (ja) | 1998-12-03 | 1998-12-03 | Ｓｏｉ構造の半導体装置及びその製造方法 |
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|---|---|
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| EP (1) | EP1006584A3 (ja) |
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| KR (1) | KR100349100B1 (ja) |
| CN (1) | CN1155102C (ja) |
| TW (1) | TW439295B (ja) |
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