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CN106298883B - 一种薄膜晶体管及其制备方法 - Google Patents

一种薄膜晶体管及其制备方法 Download PDF

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CN106298883B CN201510305703.XA CN201510305703A CN106298883B CN 106298883 B CN106298883 B CN 106298883B CN 201510305703 A CN201510305703 A CN 201510305703A CN 106298883 B CN106298883 B CN 106298883B
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Abstract

本发明实施例提供了一种薄膜晶体管及其制备方法。该薄膜晶体管包括：上栅极(1)、下栅极(4)、上绝缘层(6)、下绝缘层(7)、半导体层(5)、源极(2)和漏极(3)；其中，所述下栅极(4)上方设有所述下绝缘层(7)；所述下绝缘层(7)上方设有所述半导体层(5)；所述半导体层(5)分别与所述源极(2)和漏极(3)搭接；所述半导体层(5)上方覆盖所述上绝缘层(6)；所述上绝缘层(6)上方设有上栅极(1)；其中，在与所述半导体层(5)中导电沟道平行的平面上，所述上栅极(1)的正投影与所述源极(2)的正投影之间存在第一间隙(8)，所述上栅极(1)的正投影与所述漏极(3)的正投影之间存在第二间隙(9)。

Description

一种薄膜晶体管及其制备方法
技术领域
本发明涉及光电显示技术领域，特别涉及一种薄膜晶体管及其制备方法。
技术背景
在现有技术中，为了提高薄膜晶体管的迁移率，可采用上下双栅结构以在半导体层感应出双沟道来增大导电通道。
图1为现有技术所提供的一种具备双栅结构的薄膜晶体管的结构示意图。如图1所示，该薄膜晶体管的上栅极1重叠覆盖于源极2和漏极3上方。当上栅极1和下栅极4都达到开启电压(开启电压为一种阈值电压，当栅极的电压高于该开启电压时，即可在半导体层中感应形成导电沟道)时，可在半导体层5中感应形成相互平行的上下两个导电沟道。由于上栅极1重叠覆盖于源极2和漏极3上方(在与半导体层5中导电沟道平行的平面上，上栅极1的正投影分别与源极2的正投影和漏极3的正投影是部分重叠的)；因此，漏极3可单独通过上方的导电沟道实现与源极2的导通。此外，漏极3也可单独通过下方的导电沟道实现与源极2的导通。然而，这种双栅结构薄膜晶体管存却很难通过上下导电沟道的同时导通来保证迁移率的提升，原因在于：
由于工艺技术的原因，上栅极1下方的上绝缘层6与下栅极上方的下绝缘层7的电容等参数很难匹配，这会导致上栅极1和下栅极4分别形成的上下两个导电沟道的开启电压不同，因此现有技术中的薄膜晶体管结构很难形成上下导电沟道的同时导通。
发明内容
有鉴于此，本发明实施例提供一种薄膜晶体管以及制备方法，解决了现有技术中薄膜晶体管的上栅极和下栅极难以实现上下导电沟道的同时导通的问题。
本发明实施例提供的一种薄膜晶体管，包括：上栅极、下栅极、上绝缘层、下绝缘层、半导体层、源极和漏极；其中，所述下栅极上方设有所述下绝缘层；所述下绝缘层上方设有所述半导体层；所述半导体层分别与所述源极和漏极搭接；所述半导体层上方覆盖所述上绝缘层；所述上绝缘层上方设有上栅极；其中，在与所述半导体层中导电沟道平行的平面上，所述上栅极的正投影与所述源极的正投影之间存在第一间隙，所述上栅极的正投影与所述漏极的正投影之间存在第二间隙。
本发明实施例还提供了一种薄膜晶体管的制备方法，包括：
在基板上沉积金属层，并将所述金属层图案化以形成下栅极；
在所述下栅极表面沉积下绝缘层，并在所述下绝缘层表面沉积半导体层，然后在所述半导体层表面沉积上绝缘层；
在所述上绝缘层表面对应源极和漏极的位置处分别刻蚀成源极孔和漏极孔；所述源极孔和漏极孔的底部与所述半导体层导通；
在所述上绝缘层表面、源极孔和漏极孔中沉积金属层，并将所述金属层图案化形成源极、漏极和上栅极；其中，在与所述半导体层中导电沟道平行的平面上，所述上栅极的正投影与所述源极的正投影之间存在第一间隙，所述上栅极的正投影与所述漏极的正投影之间存在第二间隙。
本发明实施例提供的一种薄膜晶体管，在与半导体层中导电沟道平行的平面上，上栅极的正投影与源极的正投影之间存在第一间隙，上栅极的正投影与所述漏极的正投影之间存在第二间隙，因而上栅极无法独立形成上导电沟道的导通，而只有在下栅极达到开启电压时，才能利用下栅极感应形成的下导电沟道间接完成上导电沟道的导通，从而实现了上下导电沟道的同时导通。
附图说明
图1是现有技术所提供的一种具备双栅结构的薄膜晶体管的结构示意图。
图2是本发明一实施例所提供的一种薄膜晶体管的结构示意图。
图3是本发明另一实施例所提供的一种薄膜晶体管的结构示意图。
图4是本发明一实施例所提供的一种薄膜晶体管的导电原理示意图。
图5是本发明一实施例所提供的一种薄膜晶体管的导电原理示意图。
图6是本发明一实施例所提供的一种薄膜晶体管的导电实验结果图。
图7是本发明一实施例所提供的一种薄膜晶体管的制备方法流程示意图。
附图标记如下：
上栅极1、下栅极4、上绝缘层6、下绝缘层7、半导体层5、源极2和漏极3、第一间隙8、第二间隙9、上导电沟道10、下导电沟道11、第一半导体材料高阻区12、第二半导体材料高阻区13、源极孔14、漏极孔15、钝化层16
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明作进一步的详细描述。
图2是本发明一实施例所提供的一种薄膜晶体管的结构示意图。如图2所示，该薄膜晶体管包括：上栅极1、下栅极4、上绝缘层6、下绝缘层7、半导体层5、源极2(source)和漏极3(drain)；其中，下栅极4上方设有下绝缘层7；下绝缘层7上方设有半导体层5；半导体层5分别与源极2和漏极3搭接；半导体层5上方覆盖上绝缘层6；上绝缘层6上方设有上栅极1；其中，在与半导体层5中导电沟道平行的平面上，上栅极1的正投影与源极2的正投影之间存在第一间隙8，上栅极1的正投影与漏极3的正投影之间存在第二间隙9。
本领域技术人员可以理解，半导体层5与源极2和漏极3的搭接方式可根据实际结构设计需要而调整，只要能实现半导体层5中导电沟道与源极2和漏极3的导通即可，本发明对半导体层5与源极2和漏极3的搭接方式不做限定。
在本发明一实施例中，如图2所示，上绝缘层6表面包括源极孔14和漏极孔15，半导体层5与源极2和漏极3所采用的搭接方式为：源极2通过上绝缘层6表面的源极孔14与半导体层5表面相搭接，漏极3通过上绝缘层6表面的漏极孔15与半导体层5表面相搭接。由此可见，与现有技术中具备上下双栅结构的薄膜晶体管不同，当采用上述搭接方式时，上栅极1并没有重叠覆盖于源极2和漏极3上方，而是与源极2和漏极3处于同一层。且由于在与半导体层5中导电沟道平行的平面上，上栅极1的正投影分别与源极2的正投影和漏极3的正投影分别存在第一间隙8和第二间隙9，故半导体层5与第一间隙8和第二间隙9对应的区域始终处于高阻状态。因此，即使上栅极1达到了开启电压，且与上栅极1对应的半导体层5感应形成处于低阻状态的上导电沟道，也无法实现上导电沟道与源极2和漏极3之间的导通；而只有在下栅极4达到开启电压时，才能利用下栅极4感应形成的下导电沟道间接完成上导电沟道的导通，从而实现上下导电沟道的同时导通。
此外，如图1所示，在现有技术中上栅极1重叠覆盖于源极2和漏极3上方，因而需要为上栅极1的制备单独设计一层钝化层16以进行掩膜刻蚀，这会增加制备成本。而当采用如图2所示的薄膜晶体管结构时，上栅极1与源极2和漏极3处于同一层，无需为上栅极1的制备单独设计一次掩膜刻蚀过程，上栅极1、源极2和漏极3可通过一次刻蚀过程同步形成，从而节约了制备成本。
图3所示为本发明另一实施例所提供的一种薄膜晶体管的结构示意图。与图2所示的结构不同，在图3所示的薄膜晶体管结构中，半导体层5与源极2和漏极3采用了另一种搭接方式，同样可以实现上下导电沟道的同时导通。具体而言，源极2和漏极3设置在下绝缘层7上方，半导体层5同时与源极2表面、漏极3表面和下绝缘层7表面相搭接。这样当上栅极1和下栅极4都达到了开启电压时，半导体层5中同样可以感应形成相互平行的上下两个导电沟道，并形成上下导电沟道与源极2和漏极3的同时导通。
在本发明一实施例中，半导体层5的厚度通常较薄，这是为了避免源极2/漏极3的电流击穿半导体层5达到导电沟道时的寄生电阻过大。然而，由于导电沟道在导通状态下的深度在3nm～15nm左右，因此为了保证半导体层5中上下导电沟道同时开启且互不影响，可将半导体层5的厚度设置在10nm至200nm之间。在一实施例中，半导体层5的厚度可以具体设定为30nm，此厚度既可以保证在半导体层5上下表面形成足够宽的导电沟道，也可以尽可能的减少源极2/漏极3与导电沟道搭接的寄生电阻。
如前所述，在与半导体层5中导电沟道平行的平面上，上栅极1的正投影与源极2的正投影之间存在第一间隙8，上栅极1的正投影与漏极3的正投影之间存在第二间隙9。其中，第一间隙8的宽度对应第一半导体材料高阻区12，第二间隙9的宽度对应第二半导体材料高阻区13。为了保证上导电沟道10与源极2和漏极3之间存在半导体材料高阻区，同时为了尽可能减小薄膜晶体管的体积，第一间隙8和第二间隙9的宽度可根据半导体层5的半导体材料的本征电阻以及所能承受的最低漏电流进行调整。其中，当下栅极4未达到开启电压，而上栅极已达到开启电压时，流过半导体层5的漏电流可表示为：Ileak＝Ud/(2R*W/D)，其中Ud为漏极电压，R为半导体层5的本征电阻，W为半导体层5的宽度，Dum为第一间隙8/第二间隙9的宽度。
在本发明一实施例中，当半导体层5选用的半导体材料(例如金属氧化物)的本征方块电阻可以达到R＝1e+12Ω，漏极电压Ud＝10V，半导体层5的宽度W＝5um，第一间隙8/第二间隙9的宽度D＝1um时(这里的1um为在上栅极1与源极2/漏极3之间加工第一间隙8/第二间隙9的工艺极限值)，此时求得的漏电流Ileak＝0.5pA，可以符合OLED器件产品需求。因而上栅极1与源极2/漏极3存在的第一间隙8/第二间隙9的宽度最小可达1um。在本发明一实施例中，第一间隙8和第二间隙9的宽度也可以具体设定为3um，这样既可以保证光刻机在稳定的工艺条件下工作，实现较高工艺精度，又可以将上栅极1的漏电流控制在1pA量级，同样可以符合OLED器件产品需求。本发明对第一间隙8和第二间隙9的宽度不做严格限定。
在本发明一实施例中，半导体层5可采用金属氧化物(例如铟镓锌氧IGZO)，或非晶硅，或多晶硅，或微晶硅材料等半导体材料制成。本发明对半导体层5的制备材料不做限定。
在本发明一实施例中，上栅极1、下栅极4、源极2、和漏极3可由Mo金属材料或其他导电材料制成。本发明对上栅极1、下栅极4、源极2和漏极3的制备材料同样不做限定。
图4是本发明一实施例所提供的一种薄膜晶体管的导电原理示意图。如图4所示，半导体层5与源极2和漏极3采用了如图2所示的搭接方式，下栅极4还未达到下栅极4的开启电压，因而半导体层5中无法形成下导电沟道的导通。所以，即使上栅极1已达到了上栅极1的开启电压，但由于上栅极1并没有重叠覆盖与源极2和漏极3上方，而是与源极2和漏极3处于同一层并覆盖了一部分上绝缘层6，而且上栅极1与源极2和漏极3之间存在第一间隙8和第二间隙9，因而上栅极1仅能在半导体层5中与上栅极1对应的较短的上导电沟道10。该上导电沟道10与源极2和漏极3之间也就存在与第一间隙8对应的半导体材料高阻区12，以及与第二间隙9相对应的半导体材料高阻区13，因而该上导电沟道10与源极2和漏极3无法导通。由此可见，当下栅极4未达到下栅极4的开启电压时，无论上栅极1是否达到了上栅极1的开启电压，上导电沟道10都是无法与源极2和漏极3实现导通的。
图5是本发明一实施例所提供的一种薄膜晶体管的导电原理示意图。如图5所示，半导体层5与源极2和漏极3采用了如图2所示的搭接方式，下栅极4已达到下栅极4的开启电压，半导体层5中电流的流向如图中的箭头所示。具体而言，由于下栅极4已达到下栅极4的开启电压，因而在半导体层5中已形成下导电沟道11，由于半导体层5的厚度较薄，电流可从漏极3击穿半导体层5到达下导电沟道11，并经由下导电沟道11再次击穿半导体层5流向源极2。此时，当上栅极1也达到了上栅极1的开启电压时，电流就可从下导电沟道11击穿半导体层5到达上导电沟道10，并经由上导电沟道10再击穿半导体层5流回下导电沟道11，并最终流向源极2。由此便实现了上导电沟道10和下导电沟道11的同时导通，起到了提高迁移率的效果。
本领域技术人员可以理解，为了实现上导电沟道10和下导电沟道11的同时导通，操作者可以对上栅极1和下栅极4的电路结构采用多种设置方式。例如，操作者可以使上栅极1与下栅极4在电路结构中各自独立设置而不并联设置，使上栅极1的电压一直保持高于上栅极1的开启电压的状态。然而由于第一间隙8和第二间隙9的存在，上导电沟道10并不会与源极2和漏极3导通，而只有在下栅极4达到下栅极开启电压时，上栅极1才能利用下栅极4感应形成的下导电沟道11间接完成上导电沟道10的导通。本发明对上栅极1和下栅极4各自的电路结构设置方式并不做限定。
图6是本发明一实施例所提供的一种薄膜晶体管的导电实验结果图。如图6所示，其中的Vg为下栅极4的电压，Vth为下栅极4的开启电压，|Id|为半导体层5中导通的电流大小，比率指的是本发明薄膜晶体管与传统单栅结构的迁移率的比值，测试条件为：漏极电压Vd＝0.1V，Vg＝-10～20V。由图6可见，采用本发明实施例所提供的薄膜晶体管结构同样可获得相对于传统单栅薄膜晶体管两倍以上的迁移率。
图7是本发明一实施例所提供的一种薄膜晶体管的制备方法流程示意图，所形成的薄膜晶体管中的半导体层5与源极2和漏极3采用如图2所示的搭接方式。如图7所示，该薄膜晶体管的制备方法包括：
步骤701：在基板上沉积金属层，并将金属层图案化以形成下栅极4。其中，可采取玻璃板作为基板。
步骤702：在下栅极4表面沉积下绝缘层7，并在下绝缘层7表面沉积半导体层5，然后在半导体层5表面沉积上绝缘层6。
在本发明一实施例中，由于下绝缘层7与下栅极4贴合，而下栅极4又可称为gate极，因此该下绝缘层7又可称为栅绝缘层(gate insulate)。
在本发明一实施例中，由于后续需采用刻蚀过程形成源极孔14和漏极孔15，因此上绝缘层6又可被称为可是刻蚀阻挡层(ESL)。
步骤703：在上绝缘层6表面对应源极2和漏极3的位置处分别刻蚀源极孔14和漏极孔15；源极孔14和漏极孔15的底部与半导体层5导通。这样源极孔14和漏极孔15中后续形成的源极2和漏极3才能和半导体层5相搭接。
步骤704：在上绝缘层6表面、源极孔14和漏极孔15中沉积金属层，并将金属层图案化形成源极2、漏极3和上栅极1；在与半导体层5中导电沟道平行的平面上，上栅极1的正投影与源极2的正投影之间存在第一间隙8，上栅极1的正投影与漏极3的正投影之间存在第二间隙9。由此可见，由于上栅极1、源极2和漏极3处于同一层，上栅极1、源极2和漏极3可通过一次图案化过程同步形成，而不用为上栅极1的制备单独设计一次掩膜刻蚀过程，节约了制备成本。最终所制成的薄膜晶体管上可继续沉积钝化层、阳极，或进行OLED制备等其他工艺。
本发明实施例提供的一种薄膜晶体管，在与半导体层5中导电沟道平行的平面上，上栅极1的正投影与源极2的正投影之间存在第一间隙8，上栅极1的正投影与漏极3的正投影之间存在第二间隙9，因而上栅极1无法独立形成上导电沟道10的导通，而只有在下栅极4达到开启电压时，才能利用下栅极4感应形成的下导电沟道11间接完成上导电沟道10的导通，从而实现了上下导电沟道的同时导通。
以上仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种薄膜晶体管，其特征在于，包括：独立作用的上栅极(1)和下栅极(4)、上绝缘层(6)、下绝缘层(7)、半导体层(5)、源极(2)和漏极(3)；其中，所述下栅极(4)上方设有所述下绝缘层(7)；所述下绝缘层(7)上方设有所述半导体层(5)；所述半导体层(5)分别与所述源极(2)和漏极(3)搭接；所述半导体层(5)上方覆盖有所述上绝缘层(6)；所述上绝缘层(6)上方设有上栅极(1)；
其中，在与所述半导体层(5)中导电沟道平行的平面上，所述上栅极(1)的正投影与所述源极(2)的正投影存在第一间隙(8)，所述上栅极(1)的正投影与所述漏极(3)的正投影之间存在第二间隙(9)；
其中，所述上栅极(1)和所述下栅极(4)在电路结构上各自独立设置。
2.根据权利要求1所述的薄膜晶体管，其特征在于，所述上绝缘层(6)表面包括源极孔(14)和漏极孔(15)，所述源极孔(14)和所述漏极孔(15)贯穿所述上绝缘层(6)；
所述半导体层(5)分别与所述源极(2)和漏极(3)搭接，包括：
所述源极(2)通过所述源极孔(14)与所述半导体层(5)表面相搭接，所述漏极(3)通过所述漏极孔(15)与所述半导体层(5)表面相搭接。
3.根据权利要求1所述的薄膜晶体管，其特征在于，所述半导体层(5)分别与所述源极(2)和漏极(3)搭接，包括：
所述源极(2)和漏极(3)设置在所述下绝缘层(7)上方，所述半导体层(5)同时与所述源极(2)表面、漏极(3)表面和下绝缘层(7)表面相搭接。
4.根据权利要求1所述的薄膜晶体管，其特征在于，使用时，所述上栅极(1)的电压保持高于上栅极(1)的开启电压。
5.根据权利要求1所述的薄膜晶体管，其特征在于，所述第一间隙(8)或第二间隙(9)的宽度根据半导体层(5)的半导体材料的本征电阻以及所能承受的最低漏电流进行调整。
6.根据权利要求5所述的薄膜晶体管，其特征在于，所述第一间隙(8)和/或第二间隙(9)的宽度大于1um。
7.根据权利要求5所述的薄膜晶体管，其特征在于，所述第一间隙(8)和/或第二间隙(9)的宽度为3um。
8.根据权利要求1所述的薄膜晶体管，其特征在于，所述半导体层(5)的厚度为30nm。
9.一种如权利要求2所述薄膜晶体管的制备方法，其特征在于，包括：
在基板上沉积金属层，并将所述金属层图案化以形成下栅极(4)；
在所述下栅极(4)表面沉积下绝缘层(7)，并在所述下绝缘层(7)表面沉积半导体层(5)，然后在所述半导体层(5)表面沉积上绝缘层(6)；
在所述上绝缘层(6)表面对应源极(2)和漏极(3)的位置处分别刻蚀源极孔(14)和漏极孔(15)；所述源极孔(14)和漏极孔(15)的底部与所述半导体层(5)导通；
在所述上绝缘层(6)表面、源极孔和漏极孔中沉积金属层，并将所述金属层图案化形成源极(2)、漏极(3)和上栅极(1)；其中，在与所述半导体层(5)中导电沟道平行的平面上，所述上栅极(1)的正投影与所述源极(2)的正投影之间存在第一间隙(8)，所述上栅极(1)的正投影与所述漏极(3)的正投影之间存在第二间隙(9)；
其中，所述上栅极(1)和所述下栅极(4)在电路结构上各自独立设置。
10.根据权利要求9所述的方法，其特征在于，所述上栅极、源极和漏极通过一次图案化同步形成。
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