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KR100437466B1 - 비휘발성 메모리소자 및 그 제조방법 - Google Patents

비휘발성 메모리소자 및 그 제조방법 Download PDF

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KR100437466B1
KR100437466B1 KR10-2001-0085990A KR20010085990A KR100437466B1 KR 100437466 B1 KR100437466 B1 KR 100437466B1 KR 20010085990 A KR20010085990 A KR 20010085990A KR 100437466 B1 KR100437466 B1 KR 100437466B1
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Abstract

비휘발성 메모리 소자 및 그 제조방법을 제공한다. 이 소자는, 비트라인 영역, 스트링 선택 트랜지스터, 복수개의 메모리 트랜지스터들, 접지 선택 트랜지스터 및 소오스 영역이 직렬로 배열된다. 적어도 메모리 트랜지스터들은 다층 전하저장층을 갖는 소노스 트랜지스터이고, 음의 문턱전압을 갖는 공핍형 트랜지스터이다. 이 소자의 제조방법은, 제1 도전형 기판의 소정영역에 제1 도전형 확산층하고, 제1 도전형 확산층이 형성된 기판의 표면의 소정영역에 제2 도전형 불순물을 주입하여 제1 도전형 확산층의 표면에 역도우핑 영역을 형성한다. 이어서, 제1 도전형 확산층 상부의 소정영역을 나란히 가로지르는 스트링 선택 게이트, 복수개의 메모리 게이트, 및 접지 선택 게이트를 형성하고, 게이트들 양측의 상기 기판 내에 접합 영역을 형성한다. 적어도 메모리 게이트들은 제2 도전형 불순물이 주입된 영역의 상부를 지나도록 형성하여 메모리 트랜지스터는 역도우핑된 채널확산층을 갖도록한다.

Description

비휘발성 메모리소자 및 그 제조방법{NON-VOLATILE MEMORY DEVICE AND METHOD OF FABRICATING THE SAME}
본 발명은 비휘발성 메모리 소자 및 그 제조방법으로서, 더 구체적으로 적층된 게이트 절연층에 정보를 저장하는 셀 트랜지스터를 갖는 소노스(SONOS) 메모리소자 및 그 제조방법에 관한 것이다.
비휘발성 메모리 소자에는 두가지 기본적인 형태, 즉, 플래시 메모리와 같은 부유게이트형 비휘발성 메모리 소자(floating gate type non-volatile memory device)와 소노스(SONOS) 메모리소자와 같은 부유트랩형 비휘발성 메모리 소자(floating trap type non-volatile memory device)가 있다. 플래시 메모리 소자는 부유게이트 내에 자유전하(free carriers)의 형태로 전하를 저장하고, 소노스 메모리 소자는 전하저장층 내에서 공간적으로 격리된 트랩에 전하를 저장한다.
플래시 메모리 소자는 자유전하의 형태로 전하를 저장함으로 인해, 터널산화막 일부분의 결함을 통하여 부유게이트에 저장된 모든 전하를 잃을 수 있다. 따라서, 플래시 메모리 소자는 SONOS 메모리 소자에 비해 상대적으로 두꺼운 터널산화막이 필요하다. 신뢰성(reliability) 측면에서 터널산화막의 두께를 증가시킴에 따라 높은 동작전압이 요구되어 복잡한 주변회로가 필요하다. 그 결과, 소자의 고집적화의 한계를 가지고 높은 소비전력의 문제점이 있다.
이에 반해서, SONOS 메모리 소자는 전하가 깊은 준위의 트랩(deep level trap)에 저장되기 때문에 플래시 메모리 소자에 비하여 얇은 두께의 터널산화막을 가질 수 있다. 따라서, 5 내지 10V의 낮은 게인트 인가전압에서 동작이 가능하다.
종래의 NAND형 소노스 메모리 소자는 문턱전압이 양의 값을 갖는 증가형 트랜지스터(Enhancement mode Transistor)를 사용하여 셀 어레이를 구성하였다. 이 경우, 메모리 트랜지스터의 문턱전압이 양의 값을 갖기 때문에 읽기동작에서 기입/소거(program/erase)를 판독할 때 양의 판독 전압(sense voltage)을 상기 메모리 트랜지스터의 게이트 전극에 인가하여야 한다. 따라서, 상기 판독 전압을 생성하기 위한 회로가 필요하다. 또한, NAND구조의 소노스 메모리 소자의 읽기동작시에는 선택 cell의 게이트에는 양의 판독전압이 인가되고 그외의 비선택된 cell의 게이트에는 양의 읽기 전압 (read voltage)이 인가되어 turn-on을 시킨다. 이때 기입 상태의 트랜지스터의 문턱전압이 5V 정도이기 때문에 상기 읽기 전압(read voltage)은 7V 이상이 되어야 한다. 이와 같이 높은 읽기전압에 의해 비선택된 소거상태의 트랜지스터가 상기 읽기전압에 의해 soft program이 되어 그 문턱전압이 상승하는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는 낸드형 소노스(SONOS) 메모리 소자 및 그 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 공핍형 셀트랜지스터를 갖는 낸드형 SONOS 메모리 소자 및 그 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 또다른 기술적 과제는 판독 전압 생성회로가 필요하지 않아 주변회로 면적을 줄일 수 있는 낸드형 SONOS 메모리 소자 및 그 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 또다른 기술적 과제는 낸드형 SONOS 메모리 소자의 읽기전압에 의한 soft program현상을 줄이기 위해 읽기전압을 하락시키는 데 있다.
도 1은 본 발명의 바람직한 실시예에 따른 낸드형 셀 어레이를 나타낸 평면도이다.
도 2는 도 1의 I-I-'에 따라 취해진 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자를 설명하기 위한 단면도이다.
도 3 내지 도 5는 도 2에 도시된 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 6은 도 1의 I-I'를 따라 취해진 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자를 나타낸 단면도이다.
도 7 내지 도 9는 도 6에 도시된 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 10은 도 1의 I-I'를 따라 취해진 본 발명의 제3 실시예에 따른 비휘발성 메모리 소자를 나타낸 단면도이다.
도 11 내지 도 13는 도 10에 도시된 본 발명의 제3 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위한 공정단면도들이다.
상기 기술적 과제들은 다층 전하저장층을 갖는 비휘발성 메모리 소자 및 그 제조방법에 의해 제공될 수 있다. 이 소자는 비트라인 영역, 스트링 선택 트랜지스터(String selection Tr), 복수개의 메모리 트랜지스터들, 접지 선택 트랜지스터(Ground selection Tr) 및 소오스 영역이 직렬로 배열된다. 상기 메모리 트랜지스터들의 각각은 워드라인, 다층 전하저장층 및 접합영역들을 포함한다. 상기 워드라인은 제1 도전형 기판의 소정영역을 가로지르고, 상기 다층 전하저장층은 상기 워드라인 및 상기 기판 사이에 개재된다. 또한, 상기 접합 영역들은 상기 워드라인 양측의 상기 기판 표면에 각각 형성되고, 제2 도전형을 갖는다. 본 발명에서 상기 메모리 트랜지스터들은 음의 문턱전압을 갖는 공핍형 트랜지스터(Depletion mode Tr)인 것을 특징으로 한다. 상기 메모리 트랜지스터의 상기 접합영역들 사이의 상기 기판 표면에 형성된 채널 확산층과, 상기 채널 확산층 하부의 상기 접합영역들 사이에 형성된 안티-펀치쓰루(anti-punchthrough) 확산층이 존재한다. 상기 메모리 트랜지스터에서 상기 채널 확산층 및 상기 안티-펀치쓰루 확산층은 상기 기판과 동일한 제1 도전형을 갖는다. 그러나, 상기 안티-펀치쓰루 확산층은 상기 기판보다 높은 농도를 가지고, 상기 채널 확산층은 상기 상기 기판보다 낮은 농도를 갖는다.
본 발명에서 상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터는상기 메모리 트랜지스터들과 마찬가지로 공핍형 트랜지스터(Depletion mode Transistor)이거나, 또는 증가형 트랜지스터(Enhancement mode Transistor)일 수 있다.
이 소자의 제조방법은, 제1 도전형 기판의 소정영역에 제1 도전형 확산층을 형성하는 단계를 포함한다. 상기 제1 도전형 확산층이 형성된 기판의 표면의 소정영역에 제2 도전형 불순물을 주입하여 상기 제1 도전형 확산층의 표면에 역도우핑 영역을 형성한다. 이어서, 상기 제1 도전형 확산층 상부의 소정영역을 나란히 가로지르는 스트링 선택 게이트와, 복수개의 워드라인과, 접지 선택 게이트를 형성하고, 상기 게이트 및 워드라인들 양측의 상기 기판 내에 접합 영역을 형성한다.
본 발명에서 상기 워드라인들의 각각은 상기 기판 상에 차례로 적층된 전하저장층 및 메모리 게이트 전극으로 구성되고, 적어도 상기 워드라인들은 상기 역도우핑 영역의 상부를 가로지르도록 형성할 수 있다. 다시말해서, 상기 반도체 기판의 표면은 상기 제1 도전형 확산층이 존재하는 영역과 상기 역도우핑 영역이 존재하는 영역으로 구분되고, 상기 워드라인들은 상기 역도우핑 영역의 상부를 가로지른다. 그러나, 상기 스트링 선택 게이트 및 상기 접지 선택 게이트는 상기 역도우핑 영역의 상부를 가로지르거나, 상기 제1 도전형 확산층의 상부를 가로지를 수도 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 바람직한 실시예에 따른 낸드형 셀 어레이를 나타낸 평면도이다.
도 1을 참조하면, 제1 도전형 반도체 기판, 즉 P형 반도체 기판의 소정영역에 소자분리막(10)이 배치되어 복수개의 활성영역들(12)을 한정한다. 횡방향으로 차례로 배열된 스트링 선택 게이트 전극(211s), 복수개의 메모리 게이트 전극(211m) 및 접지 선택 게이트 전극(211g)이 상기 활성영역들(12)의 상부를 나란히 가로지른다. 상기 메모리 게이트 전극들(211m) 및 상기 활성영역들(12)사이에 다층 전하저장층(도 2의 206)이 개재된다. 상기 스트링 선택 게이트 전극(211s) 및 상기 접지 선택 게이트 전극(211g)들과 상기 활성영역(12) 사이에는 다층 전하저장층 또는 단일층의 게이트 절연막이 개재될 수 있다. 상기 게이트 전극들(211s, 208g) 및 상기 메모리 게이트 전극들(211m) 양측의 활성영역들(12) 표면에 접합영역(도시 안함)이 존재한다. 이 때, 상기 스트링 선택 게이트 전극(211s)의 상기 메모리 게이트 전극(211m) 반대편에 인접한 활성영역의 상기 접합영역들은 비트라인이 접속되는 비트라인 영역에 해당하고, 상기 접지 선택 게이트 전극(211g)의 상기메모리 게이트 전극(211m) 반대편에 인접한 활성영역(12)의 상기 접합영역들은 소오스 영역에 해당한다.
상기 비트라인 영역들의 각각에 비트라인 콘택플러그(228)가 접속되고, 상기 소오스 영역들에 공통소오스 라인(226)이 접속된다. 상기 공통 소오스 라인(226)은 상기 소자분리막(10)을 가로질러 복수개의 상기 소오스 영역들에 공통으로 접속된다.
상기 다층 전하저장층은 상기 메모리 게이트 전극들(211m) 및 상기 활성영역들(12) 사이에만 개재될 수 있다. 이와 달리, 상기 다층 전하저장층은 상기 활성영역(12) 상의 전면, 또는 상기 활성영역(12) 및 상기 소자분리막(10) 상의 전면을 덮을 수도 있다. 이때, 상기 메모리 게이트 전극들(211m)과 상기 활성영역들(12)이 교차된 영역에 존재하는 상기 다층 전하저장층에 메모리 트랜지스터의 데이타가 저장된다.
상기 게이트 전극들(211g, 211m, 211s)은 각각 상기 활성영역을 가로지르는 상부 게이트 전극들(208g, 208m, 208s)과, 상기 게이트 전극들(208g, 208m, 208s)의 각각과 상기 활성영역(12) 사이에 개재된 하부 게이트 전극들(210g, 210m, 210s)로 구성될 수 있다.
도시되지는 않았지만, 적어도 상기 메모리 게이트 전극들(211m) 하부의 상기 활성영역(12)에 채널 확산층 및 안티-펀치쓰루 확산층이 존재한다. 상기 안티-펀치쓰루 확산층은 상기 반도체 기판보다 높은 농도 및 동일한 도전형을 가지고, 상기 채널 확산층은 상기 반도체 기판보다 낮은 농도 및 동일한 도전형을 가지거나, 상기 반도체 기판과 다른 도전형을 가질 수도 있다. 이에 따라서, 상기 메모리 트랜지스터들은 공핍형 트랜지스터가 된다.
도 2는 도 1의 I-I-'에 따라 취해진 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자를 설명하기 위한 단면도이다.
도 2를 참조하면, 본 발명에 따른 비휘발성 메모리 소자는 비트라인 영역(220), 스트링 선택 게이트(212), 복수개의 워드라인(214), 접지 선택 게이트(216) 및 소오스 영역(218)이 직렬로 배열된다. 상기 게이트들(212,216) 및 상기 워드라인들(214) 양측의 활성영역들(도 1의 12) 표면에 접합영역들(222)이 존재한다. 상기 스트링 선택 게이트(212)의 상기 워드라인(214) 반대편에 인접한 상기 활성영역(12) 표면에 존재하는 상기 접합영역은 비트라인 영역(220)에 해당하고, 상기 접지 선택 게이트(216)의 상기 워드라인(214) 반대편에 인접한 상기 활성영역(12) 표면에 존재하는 상기 접합 영역은 소오스 영역(218)에 해당한다.
통상적인 낸드형 메모리 셀과 동일하게 층간절연막(224)이 반도체 기판의 전면을 덮고, 상기 소오스 영역(218)에 공통소오스 라인(226)이 접속되고, 상기 비트라인 영역(220)에 비트라인 콘택 플러그(228)가 접속되어 비트라인(230)과 상기 비트라인 영역(220)이 전기적으로 접속된다.
상기 스트링 선택 게이트(212)는 상기 활성영역(12)을 가로지르는 스트링 선택 게이트 전극(211s)과, 상기 스트링 선택 게이트 전극(211s) 및 상기 활성영역(12) 사이에 개재된 다층 전하저장층(206)을 포함한다. 상기 워드라인(214)의 각각은 상기 활성영역(12)을 가로지르는 메모리 게이트전극(211m)과, 상기 메모리 게이트 전극(211m) 및 상기 활성영역(12) 사이에 개재된 다층 전하저장층(206)을 포함한다. 또한, 상기 접지 선택 게이트(216)는 상기 활성영역(12)을 가로지르는 접지 선택 게이트 전극(211g)과 상기 접지 선택 게이트 전극(211g) 및 상기 활성영역(12) 사이에 개재된 다층 전하저장층(206)을 포함한다. 상기 다층 전하저장층(206)들은 서로 연결되어 상기 게이트들(212, 216) 및 상기 워드라인들(214) 사이의 상기 활성영역(12) 상에도 존재할 수 있다. 그러나, 상기 메모리 게이트 전극(211m)과 상기 활성영역(12)이 교차하는 영역의 상기 다층 전하저장층(206)에 메모리 트랜지스터 셀의 데이타가 저장된다. 상기 다층 전하저장층(206)은 차례로 적층된 터널절연막(206a), 트랩절연막(206b) 및 블로킹절연막(206c)으로 구성될 수 있다.
상기 스트링 선택 게이트(212)와 상기 스트링 선택 게이트(212) 양측에 인접한 접합영역(222) 및 비트라인 영역(220)은 스트링 선택 트랜지스터를 구성한다. 상기 워드라인(214)과, 상기 워드라인(214) 양측의 상기 접합영역(222)은 메모리 트랜지스터를 구성한다. 또한, 상기 접지 선택 게이트(216)와 상기 접지 선택 게이트(216)에 인접한 접합영역(222) 및 소오스 영역(218)은 접지 선택 트랜지스터를 구성한다.
제1 실시예에서 상기 스트링 선택 트랜지스터, 상기 메모리 트랜지스터 및 상기 접지 선택 트랜지스터는 모두 공핍형 트랜지스터인 것이 특징이다. 이를 위하여, 상기 스트링 선택 게이트(212), 상기 복수개의 워드라인들(214) 및 상기 접지 선택 게이트(216) 하부의 상기 활성영역(12) 표면에 채널확산층들(204)이 각각 존재한다. 또한, 상기 채널확산층들(204)의 각각의 하부에 안티-펀치쓰루 확산층(202)이 존재한다. 상기 채널확산층들(204) 및 상기 안티-펀치쓰루 확산층(202)은 상기 접합영역들(222) 사이에 존재한다. 상기 안티- 펀치쓰루 확산층(202)은 상기 반도체 기판과 동일한 도전형을 가지고, 상기 반도체 기판보다 높은 농도로 도우핑된 영역이다. 그러나, 상기 채널확산층(204)은 상기 반도체 기판보다 낮은 농도 및 동일한 도전형을 가지거나, 상기 반도체 기판과 다른 도전형을 가지는 역도우핑 영역이다.
도 3 내지 도 5는 도 2에 도시된 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 3을 참조하면, P형 기판(200)의 소정영역에 P형 불순물을 주입하여 P형 불순물확산층(202)을 형성한다. 이어서, 상기 활성영역 표면에 N형 불순물을 상기 P형 불순물확산층(202)보다 얕게 주입하여 상기 활성영역(12)의 표면에 역도우핑 영역(204)을 형성한다. 상기 역도우핑 영역(204)의 도전형은 N형 또는, 상기 반도체 기판보다 낮은 농도의 P형이 되도록 N형 불순물을 주입하는 것이 바람직하다. 예컨대, 상기 P형 불순물확산층(202)은 도우즈량 4×1012ion/cm2의 BF2 이온을 50keV로 주입하여 형성하는 것이 바람직하고, 상기 역도우핑 영역(204)은 도우즈량 8×1012ion/cm2의 As 이온을 40keV로 주입하여 형성하는 것이 바람직하다.
도 4를 참조하면, 상기 역도우핑 영역(204)의 상부를 나란히 가로지르는 스트링 선택 게이트(212), 복수개의 워드파인들(214) 및 접지 선택 게이트(216)를 형성한다. 상기 스트링 선택 게이트(212)는 상기 역도우핑 영역(204)의 상부를 가로지르는 스트링 선택 게이트 전극(211s)과, 상기 스트링 선택 게이트 전극(211s) 및 상기 역도우핑 영역(204) 사이에 개재된 다층 전하저장층(206)을 포함한다. 상기 워드라인들(214)의 각각은 상기 역도우핑 영역(204)의 상부를 가로지르는 메모리 게이트 전극(211m)과, 상기 메모리 게이트 전극(211m) 및 상기 역도우핑 영역(204) 사이에 개재된 다층 전하저장층(206)을 포함한다. 또한, 상기 접지 선택 게이트는(216) 상기 역도우핑 영역(204)의 상부를 가로지르는 접지 선택 게이트 전극(211g)과, 상기 접지 선택 게이트 전극(211g) 및 상기 역도우핑 영역(204) 사이에 개재된 다층 전하저장층(206)을 포함한다. 상기 다층 전하저장층(206)은 트랩밀도가 높은 절연막을 적어도 하나 포함하는 복수층의 절연막으로써, 예컨대 차례로 적층된 터널절연막(206a), 트랩절연막(206b) 및 블로킹절연막(206c)인 것이 바람직하다.
상기 스트링 선택 게이트(212), 상기 복수개의 워드라인들(214) 및 상기 접지 선택 게이트(216)을 형성하기 위하여 먼저, 상기 역도우핑 영역(204)이 형성된 결과물 상에 활성영역(도 1의 12)을 한정하는 소자분리막(도 1의 10)과, 상기 소자분리막들 사이에 다층절연막 및 하부도전막이 차례로 적층된 밴드(band)를 형성할 수 있다.
이어서, 상기 소자분리막 및 상기 밴드(band)의 전면을 덮는 상부 도전막을 형성하고, 상기 상부도전막, 상기 하부도전막 및 상기 다층절연막을 차례로 패터닝하여 상기 활성영역들(도 1의 12)을 가로지르는 스트링 선택 게이트 전극(211s), 복수개의 메모리 게이트 전극들(211m) 및 상기 접지 선택 게이트 전극(211g)을 형성할 수 있다. 상기 게이트 전극들(211s, 211m, 211g)의 각각은 상기 활성영역들(도 1의 12)을 가로지르는 상부 게이트 전극들(208s, 208m, 208g) 및 상기 게이트 전극들(208s, 208m, 208g)의 각각과 상기 활성영역(도 1의 12) 사이에 개재된 하부 게이트 전극들(210s, 210m, 210g)으로 구성된다. 이 때, 상기 게이트들(211s, 211m, 211g)과 상기 활성영역의 교차지역에 다층 전하저장층(206)이 형성된다. 이와 달리, 상기 상부도전막 및 상기 하부도전막까지 패터닝함으로써, 상기 다층 전하저장층(206)은 상기 게이트 전극들(208s,208m,208g) 하부뿐만 아니라 상기 역도우핑 영역(204)의 전면을 덮을 수 있다.
상기 밴드는 반도체 기판 상에 다층절연막 및 하부도전막을 차례로 형성하고, 상기 하부도전막, 상기 다층절연막 및 상기 반도체 기판을 차례로 패터닝하여 활성영역을 한정하는 복수개의 트랜치들을 형성함과 동시에 형성할 수 있고, 상기 트랜치 및 상기 밴드들 사이에 절연막을 채워 소자분리막을 형성할 수 있다.
도 5를 참조하면, 상기 게이트들(212, 216) 및 상기 워드라인들(214)을 이온주입 마스크로 사용하여 상기 활성영역 내에 불순물을 주입하여 상기 활성영역(도 1의 12) 표면에 접합영역(222)을 형성하고, 상기 스트링 선택 게이트(212) 및 상기 접지 선택 게이트(216) 각각의 상기 워드라인(214)의 반대측에 인접하는 활성영역 표면에 각각 비트라인 영역(220) 및 소오스 영역(218)을 형성한다. 상기 접합영역(222)은 상기 비트라인 영역(220) 및 상기 소오스 영역(218)과 다른 농도로 형성할 수도 있다. 상기 스트링 선택 게이트(212), 상기 워드라인(214) 및 상기 접지 선택 게이트(216) 하부의 상기 역도우핑 영역(204) 및 상기 P형불순물확산층(202)은 각각 트랜지스터의 채널확산층 및 안티-펀치쓰루 확산층에 해당한다. 계속해서 통상적인 낸드형 셀 어레이를 형성하는 방법을 사용하여 상기 소오스 영역(218)에 접속된 공통소오스 라인(226)을 형성하고, 상기 비트라인 영역(220)에 접속된 비트라인 플러그(228)를 형성하고, 상기 비트라인 플러그(228)에 접속된 비트라인(230)을 형성할 수 있다.
결론적으로, 본 발명의 제1 실시예에서 상기 채널확산층이 N형 불순물로 역도우핑되었기 때문에 스트링 선택 트랜지스터, 메모리 트랜지스터 및 접지 트랜지스터 모두는 문턱전압이 음의 값을 가질 수 있다.
이와 달리, 상기 제1 실시예에 따른 비휘발성 메모리 소자를 동작하기 전에 상기 접지 선택 트랜지스터 및 상기 스트링 선택 트랜지스터의 게이트 전극과 상기 활성영역 사이에 고전계를 인가하여 상기 접지 선택 트랜지스터의 다층 전하저장층과, 상기 스트링 선택 트랜지스터의 다층 전하저장층 내에 음전하를 축적할 수 있다. 이에 따라서, 상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터의 문턱전압이 양의 값을 가질 수 있다.
도 6은 도 1의 I-I'를 따라 취해진 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자를 나타낸 단면도이다.
도 6을 참조하면, 제1 실시예와 마찬가지로, 비트라인 영역(220), 스트링 선택 게이트(212), 복수개의 워드라인(214), 접지 선택 게이트(216) 및 소오스 영역(218)이 직렬로 배열된다. 상기 게이트들(212, 216) 및 상기 워드라인들(214) 양측의 활성영역들(도1의 12) 표면에 접합영역들(222)이 존재한다. 따라서, 상기스트링 선택 게이트(212)의 상기 워드라인(214) 반대편에 인접한 상기 활성영역(12) 표면에 존재하는 상기 접합영역은 비트라인 영역(220)에 해당하고, 상기 접지 선택 게이트(216)의 상기 워드라인(214) 반대편에 인접한 상기 활성영역(12) 표면에 존재하는 상기 접합 영역은 소오스 영역(218)에 해당한다.
제1 실시예와 동일하게 층간절연막(224)이 반도체 기판의 전면을 덮고, 상기 소오스 영역(218)에 공통소오스 라인(226)이 접속되고, 상기 비트라인 영역(220)에 비트라인 콘택 플러그(228)가 접속되어 비트라인(230)과 상기 비트라인 영역(220)이 전기적으로 접속된다.
상기 스트링 선택 게이트(212)는 상기 활성영역(12)을 가로지르는 스트링 선택 게이트 전극(211s)과, 상기 스트링 선택 게이트 전극(211s) 및 상기 활성영역(12) 사이에 개재된 다층 전하저장층(206)을 포함한다. 상기 워드라인(214)의 각각은 상기 활성영역(12)을 가로지르는 메모리 게이트 전극(211m)과, 상기 메모리 게이트 전극(211m) 및 상기 활성영역(12) 사이에 개재된 다층 전하저장층(206)을 포함한다. 또한, 상기 접지 선택 게이트(216)는 상기 활성영역을 가로지르는 접지 선택 게이트 전극(211s)과 상기 접지 선택 게이트 전극(211s) 및 상기 활성영역(12) 사이에 개재된 다층 전하저장층(206)을 포함한다. 상기 다층 전하저장층(206)들은 서로 연결되어 상기 게이트들(212, 216) 및 상기 워드라인들(214) 사이의 상기 활성영역(12) 상에도 존재할 수 있다. 그러나, 상기 메모리 게이트 전극(211m)와 상기 활성영역(12)이 교차하는 영역의 상기 다층 전하저장층(206)에 메모리 셀의 데이타가 저장된다. 상기 다층 전하저장층(206)은 차례로 적층된 터널절연막(206a), 트랩절연막(206b) 및 블로킹절연막(206c)으로 구성될 수 있다. 상기 스트링 선택 게이트 전극(211s), 상기 메모리 게이트 전극(211m) 및 상기 접지 선택 게이트 전극(211g)의 구조는 상술한 제1 실시예와 유사하게 상부 전극 및 하부전극의 이중구조를 갖는다.
상기 스트링 선택 게이트(212)와 상기 스트링 선택 게이트(212) 양측에 인접한 접합영역(222) 및 비트라인 영역(220)은 스트링 선택 트랜지스터를 구성한다. 상기 워드라인(214)과, 상기 워드라인(214) 양측의 상기 접합영역(222)은 메모리 트랜지스터를 구성한다. 또한, 상기 접지 선택 게이트(216)와 상기 접지 선택 게이트(216) 양측에 인접한 접합영역(222)은 접지 선택 트랜지스터를 구성한다.
제2 실시예에서 상기 메모리 트랜지스터는 공핍형 트랜지스터이고, 상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터는 증가형(Enhancement mode) 트랜지스터인 것이 특징이다. 도시된 것과 같이, 상기 복수개의 워드라인(214) 하부의 상기 활성영역(12) 표면에 채널확산층들(304a)이 각각 존재한다. 또한, 상기 채널확산층들(304a)의 각각의 하부에 안티-펀치쓰루 확산층(202b)이 존재한다. 그러나 상기 스트링 선택 게이트(212) 및 상기 접지 선택 게이트(216)의 하부에는 단일 채널확산층(202a)이 존재한다. 상기 안티- 펀치쓰루 확산층(202b) 및 상기 선택 게이트들(212, 216) 하부의 상기 단일 채널확산층(202a)은 상기 반도체 기판보다 높은 농도 및 동일한 도전형을 가진다. 그러나, 상기 워드라인들(214) 하부의 상기 채널확산층(304a)은 상기 반도체 기판보다 낮은 농도 및 동일한 도전형을 가지거나, 상기 반도체 기판과 다른 도전형을 가질 수 있다.
도 7 내지 도 9는 도 6에 도시된 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 7을 참조하면, P형 기판(200)의 소정영역에 P형 불순물을 주입하여 P형 불순물확산층(202)을 형성한다. 이어서, 상기 P형 불순물확산층(202)이 형성된 활성영역의 소정영역에 N형 불순물을 상기 P형 불순물확산층(202)보다 얕게 주입하여 상기 활성영역(12)의 표면에 역도우핑 영역(304)을 형성한다. 도시된 것과 같이, 상기 역도우핑 영역(304)은 낸드형 메모리 셀 스트링에서 메모리 트랜지스터들이 형성될 영역의 표면에 형성하고, 스트링 선택 트랜지스터 및 접지 선택 트랜지스터가 형성될 영역의 표면에는 상기 P형 불순물확산층(202)이 존재하도록 형성한다. 상기 역도우핑 영역(304)의 도전형은 N형 또는, 상기 반도체 기판보다 낮은 농도의 P형이 되도록 N형 불순물을 주입하는 것이 바람직하다. 예컨대, 상기 P형 불순물확산층(202)은 도우즈량 4×1012ion/cm2의 BF2 이온을 50keV로 주입하여 형성하는 것이 바람직하고, 상기 역도우핑 영역(304)은 도우즈량 8×1012ion/cm2의 As 이온을 40keV로 주입하여 형성하는 것이 바람직하다. 상기 P형 기판(200)의 소정영역에 소자분리막(도 1의 10)을 형성하여 활성영역(도 1의 12)을 한정한다.
도 8을 참조하면, 표면에 상기 P형 불순물확산층(202)이 존재하는 영역의 상부를 나란히 가로지르는 스트링 선택 게이트(212) 및 접지 선택 게이트(216)를 형성함과 동시에 상기 스트링 선택 게이트(212) 및 상기 접지 선택 게이트(216) 사이에 복수개의 나란한 워드라인들(214)을 형성한다. 즉, 상기 워드라인들(214)은 상기 역도우핑 영역(304)의 상부를 나란히 가로지르도록 형성한다. 상기 스트링 선택게이트(212)는 상기 P형 불순물확산층(202)의 상부를 가로지르는 스트링 선택 게이트 전극(211s)과, 상기 스트링 선택 게이트 전극(211s) 및 상기 P형 불순물확산층(202) 사이에 개재된 다층 전하저장층(206)을 포함한다. 상기 워드라인(214)의 각각은 상기 역도우핑 영역(304)의 상부를 가로지르는 메모리 게이트 전극(211m)과, 상기 메모리 게이트 전극(211m) 및 상기 역도우핑 영역(304) 사이에 개재된 다층 전하저장층(206)을 포함한다. 또한, 상기 접지 선택 게이트는(216) 상기 P형 불순물확산층(202)의 상부를 가로지르는 접지 선택 게이트 전극(211g)과, 상기 접지 선택 게이트 전극(211g) 및 상기 P형 불순물확산층(202) 사이에 개재된 다층 전하저장층(206)을 포함한다. 상기 다층 전하저장층(206)은 트랩밀도가 높은 절연막을 적어도 하나 포함하는 복수층의 절연막으로써, 예컨대 차례로 적층된 터널절연막(206a), 트랩절연막(206b) 및 블로킹절연막(206c)인 것이 바람직하다.
상기 스트링 선택 게이트(212), 상기 워드라인(214) 및 상기 접지 선택 게이트(216)은 상술한 제1 실시예에 동일한 방법으로 형성할 수 있다.
도 9를 참조하면, 상기 게이트들(212, 216) 및 상기 워드라인들(214)을 이온주입 마스크로 사용하여 상기 활성영역 내에 불순물을 주입하여 상기 활성영역 표면에 접합영역(222)을 형성하고, 상기 스트링 선택 게이트(212) 및 상기 접지 선택 게이트(216)들 각각의 상기 워드라인(214)의 반대측에 인접하는 활성영역 표면에 각각 비트라인 영역(220) 및 소오스 영역(218)을 형성한다. 상기 접합영역(222)은 상기 비트라인 영역(220) 및 상기 소오스 영역(218)과 다른 농도로 형성할 수도 있다. 상기 스트링 선택 게이트(212) 및 상기 접지 선택 게이트(216) 하부의 상기 P형 불순물확산층(202)은 각각 스트링 선택 트랜지스터의 채널확산층(202a) 및 접지 선택 트랜지스터의 채널확산층(202a)에 해당하고, 상기 워드라인들(214) 하부의 상기 역도우핑 영역(304) 및 상기 P형 불순물확산층(202)은 각각 메모리 트랜지스터의 채널확산층(304a) 및 안티-펀치쓰루 확산층(202b)에 해당한다. 계속해서 통상적인 낸드형 셀 어레이를 형성하는 방법을 사용하여 상기 소오스 영역(218)에 접속된 공통소오스 라인(226)을 형성하고, 상기 비트라인 영역(220)에 접속된 비트라인 플러그(228)를 형성하고, 상기 비트라인 플러그(228)에 접속된 비트라인(230)을 형성할 수 있다.
결론적으로, 본 발명의 제1 실시예에서 상기 채널확산층이 N형 불순물로 역도우핑되었기 때문에 메모리 트랜지스터는 문턱전압이 음의 값을 가질 수 있다. 그러나, 제1 실시예와 달리 상기 스트링 선택 트랜지스터 및 상기 접지 선택트랜지스터는 양의 문턱전압을 가져 게이트에 양의 전압이 인가될 때 턴-온 된다.
도 10은 도 1의 I-I'를 따라 취해진 본 발명의 제3 실시예에 따른 비휘발성 메모리 소자를 나타낸 단면도이다.
도 10을 참조하면, 상술한 제2 실시예와 마찬가지로, 비트라인 영역(220), 스트링 선택 게이트(312), 복수개의 워드라인(214), 접지 선택 게이트(316) 및 소오스 영역(218)이 직렬로 배열된다. 상기 게이트들(312,214,316) 양측의 활성영역들(도 1의 12) 표면에 접합영역들(222)이 존재한다. 따라서, 상기 스트링 선택 게이트(312)의 상기 워드라인(214) 반대편에 인접한 상기 활성영역(12) 표면에 존재하는 상기 접합영역은 비트라인 영역(222)에 해당하고, 상기 접지 선택게이트(316)의 상기 워드라인(214) 반대편에 인접한 상기 활성영역(12) 표면에 존재하는 상기 접합 영역은 소오스 영역(218)에 해당한다.
제2 실시예와 동일하게 층간절연막(224)이 반도체 기판의 전면을 덮고, 상기 소오스 영역(218)에 공통소오스 라인(226)이 접속되고, 상기 비트라인 영역(220)에 비트라인 콘택 플러그(228)가 접속되어 비트라인(230)과 상기 비트라인 영역(220)이 전기적으로 접속된다.
상기 워드라인(214)의 각각은 상기 활성영역(12)을 가로지르는 메모리 게이트 전극(211m)과, 상기 메모리 게이트 전극(211m) 및 상기 활성영역(12) 사이에 개재된 다층 전하저장층(206)을 포함한다. 상기 다층 전하저장층(206)들은 서로 연결되어 상기 게이트들(312, 316) 및 상기 워드라인들(214) 사이의 상기 활성영역(12) 상에도 존재할 수 있다. 그러나, 상기 워드라인(214)와 상기 활성영역(12)이 교차하는 영역의 상기 다층 전하저장층(206)에 메모리 셀의 데이타가 저장된다. 상기 다층 전하저장층(206)은 차례로 적층된 터널절연막(206a), 트랩절연막(206b) 및 블로킹절연막(206c)으로 구성될 수 있다. 상기 스트링 선택 게이트 전극(211s), 상기 메모리 게이트 전극(211m) 및 상기 접지 선택 게이트 전극(211g)은 상술한 제1 및 제2 실시예와 마찬가지로 상부전극 및 하부전극으로 구성된 이중구조를 갖는다.
제 2 실시예와 달리 상기 스트링 선택 게이트(312)는 상기 활성영역(12)을 가로지르는 스트링 선택 게이트 전극(211s)과, 상기 스트링 선택 게이트 전극(211s) 및 상기 활성영역(12) 사이에 개재된 게이트 절연막(306)을 포함한다. 또한, 상기 접지 선택 게이트(316)는 상기 활성영역을 가로지르는 접지 선택 게이트 전극(211g)과 상기 접지 선택 게이트 전극(211g) 및 상기 활성영역(12) 사이에 개재된 게이트 절연막(306)을 포함한다.
상기 스트링 선택 게이트(312)와 상기 스트링 선택 게이트(312) 양측에 인접한 접합영역(222) 및 비트라인 영역(220)은 스트링 선택 트랜지스터를 구성한다. 상기 워드라인(214)와, 상기 워드라인(214) 양측의 상기 접합영역(222)은 메모리 트랜지스터를 구성한다. 또한, 상기 접지 선택 게이트(216)와 상기 접지 선택 게이트(216) 양측에 인접한 접합영역(222) 및 소오스 영역(218)은 접지 선택 트랜지스터를 구성한다.
제3 실시예에서 상기 메모리 트랜지스터는 공핍형(Depletion mode) 트랜지스터이고, 상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터는 증가형(Enhancement mode) 트랜지스터인 것이 특징이다. 도시된 것과 같이, 상기 복수개의 워드라인들(214) 하부의 상기 활성영역(12) 표면에 채널확산층들(304a)이 각각 존재한다. 또한, 상기 채널확산층들(304a)의 각각의 하부에 안티-펀치쓰루 확산층(202b)이 존재한다. 그러나 상기 스트링 선택 게이트(312) 및 상기 접지 선택 게이트(316)의 하부에는 단일 채널확산층(202a)이 존재한다. 상기 안티- 펀치쓰루 확산층(202b) 및 상기 선택 게이트들 하부의 상기 단일 채널확산층(202a)은 상기 반도체 기판보다 높은 농도 및 동일한 도전형을 가진다. 그러나, 상기 워드라인들(214) 하부의 상기 채널확산층(304a)은 상기 반도체 기판보다 낮은 농도 및 동일한 도전형을 가지거나, 상기 반도체 기판과 다른 도전형을 가질 수 있다.
도 11 내지 도 13는 도 10에 도시된 본 발명의 제3 실시예에 따른 비휘발성메모리 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 11을 참조하면, P형 기판(200)의 소정영역에 P형 불순물을 주입하여 P형 불순물확산층(202)을 형성한다. 이어서, 상기 P형 불순물확산층(202)이 형성된 활성영역의 소정영역에 N형 불순물을 상기 P형 불순물확산층(202)보다 얕게 주입하여 상기 활성영역(12)의 소정영역 표면에 역도우핑 영역(304)을 형성한다. 상술한 제2 실시예와 마찬가지로, 상기 역도우핑 영역(304)은 낸드형 메모리 셀 스트링에서 메모리 트랜지스터들이 형성될 영역의 표면에 형성하고, 스트링 선택 트랜지스터 및 접지 선택 트랜지스터가 형성될 영역의 표면에는 상기 P형 불순물확산층(202)이 존재하도록 형성한다. 상기 역도우핑 영역(304)의 도전형은 N형 또는, 상기 반도체 기판보다 낮은 농도의 P형이 되도록 N형 불순물을 주입하는 것이 바람직하다. 예컨대, 상기 P형 불순물확산층(202)은 도우즈량 4×1012ion/cm2의 BF2이온을 50keV로 주입하여 형성하는 것이 바람직하고, 상기 역도우핑 영역(304)은 도우즈량 8×1012ion/cm2의 As 이온을 40keV로 주입하여 형성하는 것이 바람직하다.
도 12를 참조하면, 표면에 상기 P형 불순물확산층(202)이 존재하는 영역의 상부를 나란히 가로지르는 스트링 선택 게이트(312) 및 접지 선택 게이트(316)를 형성함과 동시에 상기 스트링 선택 게이트(312) 및 상기 접지 선택 게이트(316) 사이에 복수개의 나란한 워드라인들(214)을 형성한다. 상기 워드라인들(214)은 상기 역도우핑 영역(304)의 상부를 나란히 가로지르도록 형성한다. 상기 스트링 선택 게이트(212)는 상기 P형 불순물확산층(202)의 상부를 가로지르는 스트링 선택 게이트 전극(211s)과, 상기 스트링 선택 게이트 전극(211s) 및 상기 P형 불순물확산층(202) 사이에 개재된 게이트 절연막(306)을 포함한다. 상기 메모리 선택 게이트들(212)의 각각은 상기 역도우핑 영역(304)의 상부를 가로지르는 메모리 게이트 전극(211m)과, 상기 메모리 게이트 전극(211m) 및 상기 역도우핑 영역(304) 사이에 개재된 다층 전하저장층(206)을 포함한다. 또한, 상기 접지 선택 게이트는(316) 상기 P형 불순물확산층(202)의 상부를 가로지르는 접지 선택 게이트 전극(211g)과, 상기 접지 선택 게이트 전극(211g) 및 상기 P형 불순물확산층(202) 사이에 개재된 게이트 절연막(306)을 포함한다. 상기 다층 전하저장층(206)은 트랩밀도가 높은 절연막을 적어도 하나 포함하는 복수층의 절연막으로써, 예컨대 차례로 적층된 터널절연막(206a), 트랩절연막(206b) 및 블로킹절연막(206c)인 것이 바람직하다.
구체적으로, 상기 스트링 선택 게이트(312), 상기 복수개의 워드라인들(214) 및 상기 접지 선택 게이트(316)를 형성하는 과정은 다음과 같다. 먼저 상기 역도우핑 영역(304) 전면에 다층절연막을 형성하고, 상기 P형 불순물확산층(202)이 존재하는 영역에 게이트 절연막을 형성한다. 그리고, 상기 다층절연막 및 게이트 절연막이 형성된 결과물 전면에 하부 도전막을 형성하고, 상기 하부도전막, 상기 다층절연막 및 상기 게이트 절연막, 상기 반도체 기판을 차례로 패터닝하여 활성영역들(도 1의 12)을 한정하는 복수개의 트렌치들을 형성함과 동시에 상기 활성영역들 상에 절연막 및 하부도전막이 차례로 적층된 밴드(band)들을 형성한다.이어서, 상기 트렌치 및 상기 밴드들 사이에 절연막을 채워 소자분리막들(도 1의 10)을 형성한다. 계속해서, 상기 밴드들 및 상기 소자분리막들을 덮는 상부도전막을 형성하고, 상기 상부도전막, 상기 하부 도전막 및 상기 절연막들을 차례로 패터닝하여 상기 복수개의 워드라인들(214), 상기 스트링 선택 트랜지스터(312) 및 상기 접지 선택 트랜지스터(316)를 형성할 수 있다. 상기 다층 전하저장층(206)은 상기 워드라인들(214) 하부 뿐만 아니라 상기 역도우핑 영역(304)의 전면을 덮을 수도 있다.
도 13을 참조하면, 상기 게이트들(312, 214, 316)을 이온주입 마스크로 사용하여 상기 활성영역 내에 불순물을 주입하여 상기 게이트들(312, 316) 및 상기 워드라인들(214) 사이의 활성영역 표면에 접합영역(222)을 형성하고, 상기 스트링 선택 게이트(312) 및 상기 접지 선택 게이트(316)들 각각의 상기 워드라인(214)의 반대측에 인접하는 활성영역 표면에 각각 비트라인 영역(220) 및 소오스 영역(218)을 형성한다. 상기 접합영역(222)은 상기 비트라인 영역(220) 및 상기 소오스 영역(218)과 다른 농도로 형성할 수도 있다. 상기 스트링 선택 게이트(312) 및 상기 접지 선택 게이트(316) 하부의 상기 P형 불순물확산층(202)은 각각 스트링 선택 트랜지스터 및 접지 선택 트랜지스터의 채널확산층(202a)에 해당하고, 상기 워드라인들(214) 하부의 상기 역도우핑 영역(304) 및 상기 P형 불순물확산층(202)은 각각 메모리 트랜지스터의 채널확산층(304a) 및 안티-펀치쓰루 확산층(202a)에 해당한다. 계속해서 통상적인 낸드형 셀 어레이를 형성하는 방법을 사용하여 상기 소오스 영역(218)에 접속된 공통소오스 라인(226)을 형성하고, 상기 비트라인 영역(220)에접속된 비트라인 플러그(228)를 형성하고, 상기 비트라인 플러그(228)에 접속된 비트라인(230)을 형성할 수 있다.
결론적으로, 본 발명의 제1 실시예에서 상기 채널확산층이 N형 불순물로 역도우핑되었기 때문에 메모리 트랜지스터는 문턱전압이 음의 값을 가질 수 있다. 그러나, 제1 실시예와 달리 상기 스트링 선택 트랜지스터 및 상기 접지 선택트랜지스터는 양의 문턱전압을 가져 게이트에 양의 전압이 인가될 때 턴-온 된다. 또한, 제2 실시예와 달리 상기 스트링 선택 트랜지스터 및 상기 접지 선택트랜지스터는 다층 전하저장층 대신 게이트 절연막을 포함하기때문에 상기 다층 전하저장층에 전하가 트랩됨으로 인한 문턱전압 변화를 막을 수 있다.
본 발명에서 상기 메모리 트랜지스터들은 초기 문턱전압이 음의 값을 가지기 때문에 판독전압이 OV인 상태에서 상기 메모리 트랜지스터의 데이타를 판독할 수 있다.
상술한 것과 같이 본 발명에 따르면, 다층 전하저장층이 구비된 공핍형 소노스 메모리 트랜지스터를 사용하여 낸드형 셀 어레이를 형성할 수 있다. 본 발명에 따른 비휘발성 메모리 소자는 판독전압이 OV인 상태에서 데이타를 판독할 수 있기 때문에 판독전압을 생성하기 위한 회로가 필요하지 않다. 따라서, 주변회로의 면적을 줄여 메모리 소자에서 주변회로 대비 셀 비율을 높일 수 있다. 또한 읽기전압을 종래의 NAND형 소노스 메모리 소자의 경우보다 하락시킬 수 있기 때문에 소거상태의 트랜지스터의 문턱전압이 읽기전압에 의한 soft program되는 현상을 막을 수 있다.

Claims (25)

  1. 비트라인 영역, 스트링 선택 트랜지스터(String selection Tr), 복수개의 메모리 트랜지스터들, 접지 선택 트랜지스터(Ground selection Tr) 및 소오스 영역이 직렬로 배열된 비휘발성 메모리 소자에 있어서,
    상기 메모리 트랜지스터들의 각각은 제1 도전형 기판의 소정영역을 가로지르는 메모리 게이트 전극;
    상기 메모리 게이트 전극 및 상기 기판 사이에 개재된 전하저장층;및
    상기 메모리 게이트 전극 양측의 상기 기판 표면에 형성된 제2 도전형의 접합영역(junction)들을 포함하되,
    상기 메모리 트랜지스터들은 공핍형 트랜지스터(Depletion mode Tr)인 것을 특징으로 하는 비휘발성 메모리 소자.
  2. 제1 항에 있어서,
    각각의 상기 공핍형 메모리 트랜지스터들은,
    상기 접합 영역들 사이의 상기 기판 표면에 형성된 채널 확산층;및
    상기 채널 확산층 하부의 상기 접합영역들 사이에 형성된 안티-펀치쓰루(anti-punchthrough) 확산층을 더 포함하되, 상기 안티-펀치쓰루 확산층은 상기 기판보다 높은 농도로 도우핑된 제1 도전형을 갖고, 상기 채널 확산층은 상기 기판보다 낮은 농도로 도우핑된 제1 도전형을 갖는 것을 특징으로 하는 비휘발성 메모리 소자.
  3. 제1 항에 있어서,
    각각의 상기 공핍형 메모리 트랜지스터들은,
    상기 접합 영역들 사이의 상기 기판 표면에 형성된 채널 확산층;및
    상기 채널 확산층 하부의 상기 접합영역들 사이에 형성된 안티-펀치쓰루(anti-punchthrough) 확산층을 더 포함하되, 상기 안티-펀치쓰루 확산층은 상기 기판보다 높은 농도의 제1 도전형을 갖고, 상기 채널 확산층은 제2 도전형을 갖는 것을 특징으로 하는 비휘발성 메모리 소자.
  4. 제1 항에 있어서,
    상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터의 각각은,
    상기 메모리 게이트 전극과 나란한 선택 게이트 전극;
    상기 선택 게이트 전극 및 상기 기판 사이에 개재된 차례로 적층된 전하저장층;
    상기 선택 게이트 전극 양측의 상기 기판의 표면에 형성된 제2 도전형의 정션영역들을 포함하되, 상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터은 음의 문턱전압을 갖는 공핍형 트랜지스터인 것을 특징으로 하는 비휘발성 메모리 소자.
  5. 제4 항에 있어서,
    상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터의 각각은,
    상기 정션영역들 사이의 상기 기판 표면에 형성된 채널 확산층;및
    상기 채널 확산층 하부의 상기 정션영역들 사이에 형성된 안티-펀치쓰루 확산층을 포함하되 상기 채널확산층은 제2 도전형을 갖고, 상기 안티-펀치쓰루 확산층은 상기 기판보다 낮은 농도의 제1 도전형을 갖는 것을 특징으로 하는 비휘발성 메모리 소자.
  6. 제4 항에 있어서,
    상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터의 각각은,
    상기 정션영역들 사이의 상기 기판 표면에 형성된 채널 확산층;및
    상기 채널 확산층 하부의 상기 정션영역들 사이에 형성된 안티-펀치쓰루 확산층을 포함하되 상기 채널확산층은 상기 기판보다 낮은 농도의 제1 도전형을 갖고, 상기 안티-펀치쓰루 확산층은 상기 기판보다 높은 농도의 제1 도전형을 갖는 것을 특징으로 하는 비휘발성 메모리 소자.
  7. 제1 항에 있어서,
    상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터의 각각은,
    상기 메모리 게이트 전극과 나란한 선택 게이트 전극;
    상기 선택 게이트 전극 및 상기 기판 사이에 개재된 차례로 적층된 전하저장층;
    상기 선택 게이트 전극 양측의 상기 기판의 표면에 형성된 제2 도전형의 정션영역들을 포함하되, 상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터은 양의 문턱전압을 갖는 증가형 트랜지스터(Enhance mode Tr)인 것을 특징으로 하는 비휘발성 메모리 소자.
  8. 제7 항에 있어서,
    상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터의 각각은,
    상기 정션영역들 사이의 상기 기판 표면에 형성된 채널 확산층;및
    상기 채널 확산층 하부의 상기 정션영역들 사이에 형성된 안티-펀치쓰루 확산층을 포함하되, 상기 채널확산층은 제2 도전형을 갖고, 상기 안티-펀치쓰루 확산층은 상기 기판보다 높은 농도의 제1 도전형을 갖고, 상기 전하저장층에 음전하가 축적되어 있는 것을 특징으로 하는 비휘발성 메모리 소자.
  9. 제7 항에 있어서,
    상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터의 각각은,
    상기 정션영역들 사이의 상기 기판 표면에 형성된 채널 확산층;및
    상기 채널 확산층 하부의 상기 정션영역들 사이에 형성된 안티-펀치쓰루 확산층을 포함하되, 상기 채널확산층은 상기 기판보다 낮은 농도의 제1 도전형을 갖고, 상기 안티-펀치쓰루 확산층은 상기 기판보다 높은 농도의 제1 도전형을 갖고,상기 전하저장층에 음전하가 축적되어 있는 것을 특징으로 하는 비휘발성 메모리 소자.
  10. 제7 항에 있어서,
    상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터의 각각은,
    상기 정션 영역들 사이의 상기 기판 표면에 형성된 채널확산층을 포함하되, 상기 채널확산층은 상기 기판보다 높은 농도의 제1 도전형을 갖는 것을 특징으로 하는 비휘발성 메모리 소자.
  11. 제1 항에 있어서,
    상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터의 각각은,
    상기 메모리 게이트 전극과 나란한 선택 게이트 전극;
    상기 선택 게이트 전극 및 상기 기판 사이에 개재된 게이트 절연막;
    상기 선택 게이트 전극 양측의 상기 반도체 기판의 표면에 형성된 제2 도전형의 정션영역들;및
    상기 정션 영역들 사이의 상기 기판 표면에 형성된 채널확산층을 포함하되, 상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터는 증가형 트랜지스터(Enhancement mode Tr)인 것을 특징으로 하는 비휘발성 메모리 소자.
  12. 제1 도전형 기판의 소정영역에 제1 도전형 확산층을 형성하는 단계;
    상기 제1 도전형 확산층이 형성된 기판의 표면의 소정영역에 제2 도전형 불순물을 주입하여 상기 제1 도전형 확산층의 표면에 디플리션 채널이 형성되도록 역도우핑 영역을 형성하는 단계;
    상기 제1 도전형 확산층 상부의 소정영역을 나란히 가로지르는 스트링 선택 게이트, 복수개의 워드라인, 및 접지 선택 게이트를 형성하는 단계;및
    상기 게이트들 양측의 상기 기판 내에 접합 영역을 형성하는 단계를 포함하되, 상기 워드라인들의 각각은 상기 기판 상에 차례로 적층된 전하저장층 및 메모리 게이트 전극으로 구성되고, 적어도 상기 워드라인들은 상기 역도우핑 영역의 상부를 가로지르도록 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  13. 제12 항에 있어서,
    상기 제1 도전형 확산층은 상기 반도체 기판보다 높은 도우핑 농도를 갖도록 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  14. 제12 항에 있어서,
    상기 역도우핑된 영역은 제2 도전형을 갖도록 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  15. 제12 항에 있어서,
    상기 역도우핑된 영역은 상기 반도체 기판 보다 낮은 농도의 제1 도전형을 갖도록 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  16. 제1 도전형 기판의 소정영역 내에 제1 도전형의 불순물을 주입하여 제1 도전형 확산층을 형성하는 단계;
    상기 제1 도전형 확산층의 표면에 제2 도전형의 불순물을 주입하여 디플리션 채널이 형성되도록 역도우핑된 영역을 형성하는 단계;
    상기 제1 도전형 기판 상에 전하저장층 및 하부 게이트 도전막이 차례로 적층된 복수개의 나란한 밴드(band)들 및 상기 밴드들 사이에 소자분리막들을 형성하는 단계;
    상기 밴드 및 소자분리막 상부를 덮는 상부 게이트 도전막을 형성하는 단계;
    적어도 상기 상부 게이트 도전막 및 하부 게이트 도전막을 차례로 패터닝하여 상기 소자분리막들을 나란히 가로지르며 횡으로 배열된 스트링 선택 게이트 전극, 복수개의 메모리 게이트 전극들, 접지 선택 게이트 전극을 형성하는 단계;및
    상기 게이트 전극들의 양측의 반도체 기판 표면에 제2 도전형의 불순물을 주입하여 접합영역을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법.
  17. 제16 항에 있어서,
    상기 역도우핑된 영역은 상기 반도체 기판보다 낮은 농도의 제1 도전형을 갖도록 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  18. 제16 항에 있어서,
    상기 역도우핑된 영역은 제2 도전형을 갖도록 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  19. 제16 항에 있어서,
    상기 스트링 선택 게이트 전극 및 상기 반도체 기판 사이와, 상기 접지 선택 게이트 전극 및 상기 반도체 기판 사이에 고전계를 인가하여 상기 스트링 선택 게이트 전극 및 상기 반도체 기판 사이에 개재된 전하저장층과, 상기 접지 선택 게이트 전극 및 상기 반도체 기판 사이에 개재된 전하저장층 내에 음 전하를 축적시키는 단계를 더 포함하는 비휘발성 메모리 소자의 제조방법.
  20. 제1 도전형 기판의 소정영역에 제1 도전형의 불순물을 주입하여 제1 도전형 확산층을 형성하는 단계;
    상기 제1 도전형 확산층의 소정영역 표면에 제2 도전형의 불순물을 주입하여 디플리션 채널이 형성되도록 역도우핑된 영역을 형성하는 단계;
    상기 제1 도전형 기판 상에 전하저장층 및 하부 게이트 도전막이 차례로 적층된 복수개의 나란한 밴드(band)들 및 상기 밴드들 사이에 소자분리막들을 형성하는 단계;
    상기 밴드 및 소자분리막 상부를 덮는 상부 게이트 도전막을 형성하는 단계;
    적어도 상기 상부 게이트 도전막 및 하부 게이트 도전막을 차례로 패터닝하여 상기 소자분리막들을 나란히 가로지르며 횡으로 배열된 스트링 선택 게이트 저극, 복수개의 메모리 게이트 전극들, 접지 선택 게이트 전극을 형성하는 단계;및
    상기 게이트 전극의 양측의 반도체 기판 내에 제2 도전형의 불순물을 주입하여 접합영역을 형성하는 단계를 포함하되, 상기 스트링 선택 게이트 전극 및 상기 접지 선택 게이트 전극은 상기 제1 도전형 확산층 상부를 가로지르고, 상기 메모리 게이트 전극은 상기 역도우핑 영역의 상부를 가로지르도록 형성는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  21. 제20 항에 있어서,
    상기 역도우핑 영역은 상기 반도체 기판보다 낮은 농도의 제1 도전형을 갖도록 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  22. 제20 항에 있어서,
    상기 역도우핑 영역은 제2 도전형을 갖도록 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  23. 제1 도전형 기판 내에 제1 도전형의 불순물을 주입하여 제1 도전형 확산층을 형성하는 단계;
    상기 제1 도전형 확산층의 소정영역 표면에 제2 도전형의 불순물을 주입하여 디플리션 채널이 형성되도록 역도우핑 영역을 형성하는 단계;
    상기 제1 도전형 기판 상에 전하저장층 및 하부 게이트 도전막이 차례로 적층된 복수개의 나란한 밴드(band)들 및 상기 밴드들 사이에 소자분리막들을 형성하는 단계;
    상기 밴드 및 소자분리막 상부를 덮는 상부 게이트 도전막을 형성하는 단계;
    적어도 상기 상부 게이트 도전막 및 상기 하부 게이트 도전막을 차례로 패터닝하여 상기 소자분리막들을 나란히 가로지르며 횡으로 배열된 스트링 선택 게이트 전극, 복수개의 메모리 게이트 전극들, 접지 선택 게이트 전극을 형성하는 단계;및
    상기 게이트 전극들의 양측의 반도체 기판 표면에 제2 도전형의 불순물을 주입하여 접합영역을 형성하는 단계를 포함하되, 상기 메모리 게이트 전극들과 상기 반도체 기판 사이에 상기 전하저장층이 개재되고, 상기 활성영역 및 상기 스트링 선택 게이트 전극 사이와, 상기 활성영역 및 상기 접지 선택 게이트 전극 사이에 상기 게이트 절연막이 개재되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  24. 제23 항에 있어서,
    상기 역도우핑 영역은 상기 반도체 기판보다 낮은 농도의 제1 도전형을 갖도록 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  25. 제23 항에 있어서,
    상기 역도우핑 영역은 제2 도전형을 갖도록 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
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