JP4670187B2

JP4670187B2 - 不揮発性半導体メモリ装置

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Publication number: JP4670187B2
Application number: JP2001171333A
Authority: JP
Inventors: 明弘中村
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2001-06-06
Filing date: 2001-06-06
Publication date: 2011-04-13
Anticipated expiration: 2021-06-06
Also published as: JP2002368140A

Description

【０００１】
【発明の属する技術分野】
本発明は、チャネルが形成される半導体と、その制御を行うゲート電極との間に複数の誘電体層を有し、その内部に平面的に離散化された電荷蓄積手段（たとえば、ＭＯＮＯＳ型やＭＮＯＳ型における電荷トラップ、あるいは小粒径導電体）を含む不揮発性半導体メモリ装置に関する。
【０００２】
【従来の技術】
不揮発性半導体メモリは、電荷を保持する電荷蓄積手段が単一の導電層からなるＦＧ(Floating Gate) 型のほかに、電荷トラップを多く含む窒化珪素などからなる電荷蓄積層に電荷を保持させる、たとえばＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide-Silicon) 型などがある。
【０００３】
ＦＧ型不揮発性メモリにおいて、メモリトランジスタを直列に接続させてセルごとのコンタクト数を低減してＮＡＮＤ動作をさせるＮＡＮＤ型のセル接続方式が知られている。このセル接続方式ではセルの微細化が図りやすく、たとえばセル面積の理論値が４Ｆ² であるため大容量メモリに適している。
【０００４】
その一方、ＣＨＥ(Channel Hot Electron)注入方式によって電荷を離散的なトラップの一部に注入できることに着目して、電荷蓄積層のソース側とドレイン側に独立に２値情報を書き込むことにより１メモリセルあたり２ビットを記録可能な技術が報告された。たとえば“Extended Abstract of the 1999 International Conference on Solid State Devices and Materials, Tokyo, 1999, pp.522-523”では、ソースとドレイン間の電圧印加方向を入れ換えて２ビット情報をＣＨＥ注入により書き込み、書き込み時と逆方向に所定電圧をソースとドレイン間に印加する、いわゆる“リバースリード”方法によって読み出す。これにより、書き込み時間が短く蓄積電荷量が少ない場合でも２ビット情報を確実に読み出すことを可能としている。また、消去はホットホール注入によって行っている。
この技術によって、書き込み時間の高速化とビットコストの大幅な低減が可能となった。この場合のセル面積を６Ｆ² とすると、１ビット当たりのセル面積は３Ｆ² となる。
【０００５】
【発明が解決しようとする課題】
この従来の不揮発性メモリは、メモリセルアレイがシリコン基板に形成され、その周囲に、メモリセルアレイを選択し動作させるための周辺回路が配置されている。したがって、周辺回路を含むメモリ部の専有面積が大きく、このことがビットコストを低減する上で妨げとなっていた。
【０００６】
本発明の出願人は、特開平１１−８７５４５号公報に記載したように、低コスト化を一つの目的として廉価なガラスあるいはプラスチックからなる絶縁性基板を採用し、その上に、いわゆるＴＦＴ(Thin Film Transistor)構造のメモリトランジスタを形成した不揮発性メモリ装置に係る発明を以前に出願した。
この発明により、低コスト化に加え、メモリトランジスタの各種寄生容量が低減し、不揮発性メモリの低電圧化を実現することが可能となった。
【０００７】
ところが、この不揮発性メモリでは、基板材料の変更により材料コストが幾分か削減されたものの、ＴＦＴ型トランジスタを有した周辺回路がメモリセルアレイの周辺に形成され、ビット当たりのチップ面積が余り変化していないため、ビットコストの低減が不十分であった。
【０００８】
一方、特許第３１０９５３７号公報には、読み出し専用メモリにおいてであるが、たとえば多結晶シリコンからなる半導体薄膜が層間絶縁層を間に挟んで複数積層されたメモリセルアレイ構造が開示されている。
これにより、ビット面積の大幅な低減が可能となる。
【０００９】
ところが、この技術を電気的書き換え可能な不揮発性メモリ（ＥＥＰＲＯＭ）に適用しようとしたときに、多結晶シリコンなどの半導体薄膜上に形成した絶縁膜の絶縁特性が悪いことが要因で、ＥＥＰＲＯＭへの適用が容易でないという課題がある。以下、この課題について説明する。
【００１０】
ＥＥＰＲＯＭのうち現在、実用化が最も進んでいるＦＧ型においては、チャネルが形成される半導体上に、酸化シリコンなどの第１の電位障壁膜（一般に、トンネリング膜という）を介在させて電荷蓄積手段としてのフローティングゲートを積層させ、さらに、その上に第２の電位障壁膜（たとえば、ＯＮＯ膜）を介在させてコントロールゲートを積層させている。そして、書き込みまたは消去時には、最も下層のトンネリング膜を通して電荷のフローティングゲートへの入出力を行う。この書き込み動作、消去動作の高速化あるいは低電圧化のためには、トンネリング膜を薄膜化することが重要で、現在、理論的限界値８ｎｍに近い１０ｎｍ前後の膜厚となっているものが多い。
この薄いトンネリング膜を、たとえば多結晶シリコンからなる半導体薄膜上に形成した場合、これを単結晶シリコン上に形成した場合に比べ、リーク特性が格段に低下する。ＦＧ型において、このリーク電流の増大は致命的である。なぜなら、フローティングゲートが単一の導電層からなるため、その下のトンネリング膜にリーク箇所が存在すると、時間の経過とともに全ての蓄積電荷が基板側に消失してしまう。つまり、ＦＧ型のメモリトランジスタを半導体薄膜に形成した場合に、トンネリング膜厚を含めた素子寸法のスケーリングを行うと、低電圧で高速動作させることと電荷保持特性とを実用化レベルでバランスさせることが難しいといった課題にぶつかっていた。
【００１１】
一方、前記した特許公報のようにメモリ素子が読み出し専用の場合、記憶データが、たとえばトランジスタをエンハンスメントとするかディプレッションとするかによって予めメモリ素子内にインクリメントされている。このため、ＥＥＰＲＯＭのようにゲート絶縁膜を通した電荷のやり取りを行う動作ステップ（電気的な書き込み、消去ステップ）が存在しない。したがって、たとえば上記公開公報で２５ｎｍ程度のゲート絶縁膜厚が例示されているように、半導体薄膜とゲート電極との間の絶縁膜を余り薄くする必要性がない。
以上の理由により、従来は、読み出し専用メモリなど、ゲート絶縁膜が単層のＭＯＳトランジスタを有する不揮発性メモリにおいてのみ、セル内トランジスタをＴＦＴにより実現することが容易であった。
【００１２】
本発明の目的は、チャネルが形成される半導体とゲート電極との間に複数の誘電体層が積層され、その内部に電荷蓄積機能を持たせた不揮発性メモリトランジスタのスケーリング性および特性の向上の余地を狭めることなく、そのメモリトランジスタをＴＦＴ型として半導体基板の上方に積層させ、ビット当たりのセル面積を大幅に低減した不揮発性メモリ装置を提供することにある。
【００１３】
【課題を解決するための手段】
本発明に係る不揮発性半導体メモリ装置は、半導体基板上に導電層と層間絶縁層を複数積層させた積層構造を有し、上記半導体基板の上方の積層構造内にメモリセルアレイが配置され、上記メモリセルアレイの下方の半導体基板部分に、メモリセルを選択し動作させるための周辺回路が形成され、上記メモリセルアレイは、上記層間絶縁層上に形成された半導体薄膜に形成されて一方向に配列され、第１のメモリトランジスタと第２のメモリトランジスタが交互に配置された複数のメモリトランジスタと、上記半導体薄膜内に形成され、上記複数のメモリセルで共通な上記一方向に長いチャネル領域と、上記チャネル領域に対し、それぞれが第１のゲート誘電体膜を介して形成された複数の上記第１のメモリトランジスタの複数の第１のゲート電極と、上記複数の第１のゲート電極、および、第１のゲート電極間のチャネル領域部分に対して、当該チャンネル領域部分の上面から、当該チャネル領域部分の両側に位置する２つの上記第１のゲート電極の各側面と各上面にかけて第２のゲート誘電体膜を介在させて形成された複数の上記第２のメモリトランジスタの複数の第２のゲート電極と、上記第１のゲート電極または上記第２のゲート電極によりそれぞれが形成された複数のワード線と、上記チャネル領域の一方端部側と第１の選択トランジスタを介して接続可能な上層のビット線と、上記チャネル領域の他方端部側と第２の選択トランジスタを介して接続可能な上層のソース線と、を有し、上記第１のゲート誘電体膜および上記第２のゲート誘電体膜は、それぞれが複数の誘電体層からなり、当該複数の誘電体層の内部に、上記チャネル領域と対向する平面内で離散化された電荷蓄積手段を含み、上記第１のゲート電極と上記第２のゲート電極の側面同士の絶縁分離幅が上記第２のゲート誘電体膜の膜厚で規定され、上記第２のゲート電極の両端部が、上記２つの第１のゲート電極に上記第２のゲート誘電体膜を介して重ねられており、上記周辺回路は、上記第１のゲート誘電体膜または上記第２のゲート誘電体膜の、上記チャネル領域上の部分である電荷注入領域内で電荷注入箇所を変更し２ビットを記憶させるために、各メモリトランジスタのソースとドレインの印加電圧を上記ビット線と上記ソース線を介して切り換えるとともに、電荷注入を行う上記電荷注入領域に対応して選択された１本のワード線に所定のワード線電圧を印加し、当該選択されたワード線のソース側に隣接した非選択のワード線にソースサイド注入のための所定の電圧を印加し、他の非選択のワード線に上記ソースとドレインの印加電圧を伝達するための所定のパス電圧を印加する。
【００１４】
この不揮発性メモリ装置では、複数の誘電体層を積層させたゲート誘電体膜内で電荷蓄積手段が平面的に離散化されている。このため、電荷蓄積手段と半導体薄膜との間の電位障壁層を薄くし、その電位障壁層にリークパスが生じても、その発生頻度がある程度小さいのであれば、電荷保持特性の急激な低下にならない。電荷蓄積手段（電荷トラップまたは小粒径導電体）が離散化されているため、リークパス周囲の局所的な蓄積電荷が半導体薄膜内に消失するに過ぎないからである。
【００１５】
【発明の実施の形態】
第１実施形態
第１実施形態は、バーチャルグランド（ＶＧ）型のメモリセルアレイをＴＦＴで構成し、周辺回路の上方に積層させた不揮発性メモリに関する。
図１は、この不揮発性メモリの行方向断面図である。
【００１６】
半導体基板ＳＵＢのｐ型またはｎ型のウエルＷには、メモリセルを選択し動作させるための周辺回路が形成されている。
ウエルＷ上に、たとえば１０数ｎｍ〜数１０ｎｍのゲート絶縁膜ＧＤ０を介在させて各種ＭＯＳトランジスタＱ１，Ｑ２，Ｑ３のゲート電極ＧＥ，ゲート間配線層ＧＣが配置されている。ゲート電極ＧＥ間のウエル表面に適宜、ウエルと逆導電型の不純物が添加され、これによりソース・ドレイン領域Ｓ／Ｄが形成されている。これにより、たとえば各種デコーダ、各種バッファ、制御回路または電源供給回路などの周辺回路用のバルク形トランジスタが形成されている。
なお、各種ＭＯＳトランジスタＱ１，Ｑ２，Ｑ３は、ｐ型ウエルとｎ型ウエルに分けて形成されたＣＭＯＳ型としてもよい。ゲート電極ＧＥは、ｐ型および／またはｎ型の不純物が添加された多結晶シリコンなどからなる。ゲート絶縁膜ＧＤ０は、たとえば電源供給回路では厚くして高耐圧化し、その他のロジック回路では薄くして動作性能を高めるようにしてもよい。
【００１７】
これらのトランジスタ上に、第１層間絶縁層ＩＮＴ１が形成されている。この第１層間絶縁層ＩＮＴ１内に、各種コンタクトＣＴおよび配線メタル層ＣＭが埋め込まれている。各種コンタクトＣＴは、たとえばタングステン（Ｗ）プラグなどから形成され、ゲート電極ＧＥまたはゲート間配線層ＧＣ上、あるいはソース・ドレイン領域Ｓ／Ｄ上に接している。各配線メタル層ＣＭは、適宜、コンタクトの上面に接し、コンタクト同士を電気的に接続している。
【００１８】
第１層間絶縁層ＩＮＴ１の上に、ＴＦＴ形メモリトランジスタを行列状に配置しＶＧ形に接続したメモリセルアレイが形成されている。
図２（Ａ）に、このメモリセルアレイの概略平面図を示す。また、図２（Ｂ）に図２（Ａ）のＡ−Ａ線に沿った列方向の断面図、図２（Ｃ）に図２（Ａ）のＢ−Ｂ線に沿った行方向の断面図を示す。
【００１９】
このメモリセルアレイは、たとえばｐ型不純物が添加された多結晶珪素からなる半導体薄膜ＳＴＦに形成されている。
図１、図２（Ｃ）に示すように、この半導体薄膜ＳＴＦ内に、ｎ型不純物が添加されたソース・ドレイン領域Ｓ／Ｄが互いに離間して形成されている。ソース・ドレイン領域Ｓ／Ｄは、図２（Ａ）に示すように、ビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４，…を構成する。ビット線は、列方向に長くセルアレイ全体では並行ストライプ状に配置されている。なお、図１に示すように、必要に応じてソース・ドレイン領域Ｓ／Ｄ上となる部分に、たとえばフィルドアイソレーション法により誘電体分離層ＩＳＯを予め形成してもよい。
【００２０】
ソース・ドレイン領域Ｓ／Ｄ間に挟まれた半導体薄膜領域は、チャネル形成領域と称される。このチャネル形成領域は、必然的に、列方向に長い並行ストライプ状となる。
このチャネル形成領域およびソース・ドレイン領域Ｓ／Ｄと直交する行方向に、ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，ＷＬ５，…が配置されている。
【００２１】
このワード線は、通常どおりにライン幅と同じスペースで一括形成してもよいが、ここでは２回のパターンニングによりスペース幅を極限まで小さくしたワード線配置を採用している。
このため、図２（Ｂ）に示すように、偶数番目のワード線ＷＬ２，ＷＬ４，…（以下、第１ワード線という）と奇数番目のワード線ＷＬ１，ＷＬ３，ＷＬ５，…（以下、第２ワード線という）の断面形状が若干異なる。第１ワード線ＷＬ２，ＷＬ４，…が、ゲート誘電体膜ＧＤ１を介在させた状態で半導体薄膜ＳＴＦ上に形成されている。
【００２２】
第１ワード線ＷＬ２，ＷＬ４，…の表面、第１ワード線間に表出した半導体薄膜部の表面を覆って、ゲート誘電体膜ＧＤ２が形成されている。そして、このゲート誘電体膜ＧＤ２を介在させて状態で、奇数番目のワード線ＷＬ１，ＷＬ３，ＷＬ５，…が第１ワード線間に形成されている。全ワード線は、第１ワード線と第２ワード線とを交互に配置させて構成されている。
第１，第２ワード線の関係をさらに詳しく説明すると、第２ワード線の底面が、ゲート誘電体膜ＧＤ２を介在させた状態で、第１ワード線間の半導体領域に対面している。第２ワード線の主側面が、ゲート誘電体膜ＧＤ２を介在させた状態で、第１ワード線間の側面に対面している。また、第２ワード線の幅方向の両端部が、隣接する２つの第１ワード線の幅方向の端部それぞれに、ゲート誘電体膜ＧＤ２を介在させた状態で乗り上げている。
このように、図示例のワード線は、隣接する２つのワード線間が、その離間方向の寸法が膜厚となるように介在するゲート誘電体膜ＧＤ２によって絶縁分離されている。なお、ワード線は、ドープド多結晶珪素またはドープド非晶質珪素からなる。
【００２３】
本実施形態ではＭＯＮＯＳ型メモリトランジスタを例示するので、ゲート誘電体膜ＧＤ１，ＧＤ２それぞれが、いわゆるＯＮＯ型の３層からなる。
具体的に、ゲート誘電体膜ＧＤ１，ＧＤ２は、それぞれ最下層のボトム誘電体層ＢＴＭ、中間の電荷蓄積層ＣＨＳ、および最上層のトップ誘電体層ＴＯＰからなる。ボトム誘電体層ＢＴＭは、たとえば、基板表面を熱酸化して形成された熱酸化珪素、熱酸化珪素を窒化処理してできた酸化窒化珪素からなる。電荷蓄積層ＣＨＳは、たとえば窒化珪素または酸化窒化珪素からなり、内部に離散的な電荷蓄積手段として電荷トラップを多数含む。トップ誘電体層ＴＯＰは、たとえば酸化珪素からなる。
なお、いわゆるＭＮＯＳ型の場合は、トップ誘電体層ＴＯＰが省略され、電荷蓄積層ＣＨＳ（窒化膜）が比較的に厚く形成される。また、ＭＮＯＳ型の窒化膜に代えて、たとえばＴａ₂ Ｏ₃ などの高誘電体膜を半導体薄膜上に直接形成してもよい。また、いわゆるナノ結晶型の場合は、ボトム誘電体膜と酸化膜との間に、たとえば多結晶珪素からなる無数の微細粒子が離散化して埋め込まれている。
【００２４】
このゲート誘電体膜ＧＤ１，ＧＤ２は、トータルの厚さが二酸化珪素換算で十数ｎｍ程度である。
また、このゲート誘電体膜ＧＤ１とＧＤ２は、少なくとも多結晶珪素（半導体薄膜ＳＴＦ）に接する部分において、各層の厚さを含めた構造および組成がほぼ等しいことが望ましい。
【００２５】
書き込み時に、図２（Ｃ）に示す記憶部１に電荷注入を行う場合は、ビット線ＢＬ３に正のドレイン電圧、ビット線ＢＬ４に基準電圧を印加し、ワード線ＷＬ２に所定の正電圧を印加する。このとき、ビット線ＢＬ４を構成する右側のソース・ドレイン領域Ｓ／Ｄから供給された電子がチャネル内を加速され、ビット線ＢＬ３を構成する左側のソース・ドレイン領域Ｓ／Ｄ側で高いエネルギーを得て、ボトム誘電体層ＢＴＭの電位障壁を越えて記憶部１に注入され、蓄積される。
記憶部２に電荷を注入する場合は、周辺回路が、ビット線ＢＬ３，ＢＬ４間の電圧を切り替える。これにより、電子の供給側と電子がエネルギー的にホットになる側が上記の場合と反対となり、電子が記憶部２に注入される。
【００２６】
読み出し時には、読み出し対象のビットが書き込まれた記憶部側がソースとなるようにビット線ＢＬ３，ＢＬ４間に所定の読み出しドレイン電圧を印加する。また、両端の記憶部にはさまれたチャネル部をオンさせ得るが記憶部のしきい値電圧を変化させない程度に低く、かつ、最適化された正の電圧をワード線ＷＬ２に印加する。このとき、読み出し対象の記憶部の蓄積電荷量、あるいは電荷の有無の違いによってチャネルの導電率が有効に変化し、その結果、記憶情報がドレイン側の電流量あるいは電位差に変換されて読み出される。
もう一方の記憶部を読み出す場合は、周辺回路が、その記憶部側がソースとなるように、ビット線電圧を切り替えることにより、上記と同様に読み出しを行う。
【００２７】
消去時には、チャネル形成領域とソース・ドレイン領域Ｓ／のＤ側が高く、ワード線ＷＬ２側が低くなるように、上記書き込み時とは逆方向の消去電圧を印加する。これにより、記憶部の一方または双方から蓄積電荷が基板ＳＵＢ側に引き抜かれ、メモリトランジスタが消去状態に戻る。なお、他の消去方法としては、ソース・ドレイン領域Ｓ／Ｄ側または基板内部の図示しないＰＮ接合付近で発生し蓄積電荷とは逆極性を有しバンド−バンド間トンネリングに起因して発生した高エネルギー電荷を、制御ゲートの電界により引き寄せることによって記憶部に注入する方法も採用可能である。
【００２８】
つぎに、このＶＧ型メモリセルアレイの形成手順を図面を参照しながら説明する。図３（Ａ）〜図６は、ワード線形成の各ステップにおける断面図（および平面図）である。図３において（Ａ）に平面図を示し、（Ｂ）に（Ａ）のＡ−Ａ線に沿った断面図を示す。その他の図４〜図６は全てＡ−Ａ線に沿った断面図を表している。
【００２９】
まず、図１に示すように、半導体基板ＳＵＢに周辺回路を形成する。
具体的には、ウエルＷを形成し、素子分離を行い、しきい値電圧調整用のイオン注入などを行う。これらは必要に応じて行う。ウエルＷ上にゲート誘電体膜ＧＤ０を形成し、さらにその上にドープド多結晶珪素を堆積する。これらドープド多結晶珪素およびゲート誘電体膜ＧＤ０をパターンニングして、ゲート電極ＧＥおよびゲート間配線層ＧＣを得る。これらのパターンおよび別々に設けたレジストをマスクにして、ｎ型不純物とｐ型不純物を選択的にイオン注入し、活性化してソース・ドレイン領域Ｓ／Ｄを形成する。
このように形成された周辺回路用のトランジスタを覆って、第１層間絶縁層ＩＮＴ１の下層となる絶縁膜を形成する。これを開口してタングステンＷ等で埋め込み、エッチバックしてプラグ（コンタクトＣＴ）を形成する。その絶縁膜上に導電膜を形成し、これをパターンニングして配線メタル層ＣＭを得る。さらに、第１層間絶縁層ＩＮＴ１の上層となる絶縁膜を堆積し、ＣＭＰ等で平坦化する。
その後、特に図示しないが、周辺回路に適宜接続したタングステン（Ｗ）プラグを、たとえばブランケット・タングステン法により形成する。
【００３０】
この第１層間絶縁層ＩＮＴ１上に多結晶珪素の膜（半導体薄膜ＳＴＦ）を堆積する。この堆積方法としては、ＣＶＤ法やスタッパタリング法により非晶質珪素を堆積し、その後、５５０℃で数１０時間のアニールまたはレーザーアニールによりグレインを成長させて多結晶珪素に改質する。
なお、このＶＧ型メモリセルアレイでは必要ないが、たとえばソース線分離（ＳＳＬ）型の場合、チャネル形成領域の周囲の半導体薄膜部をリソグラフィとエッチングにより除去し、素子分離する。
【００３１】
半導体薄膜ＳＴＦ上にレジスト等のマスク層を形成して、選択的イオン注入によりチャネル濃度を決めるドーズでｐ型不純物をドープする。マスク層を除去後、別のマスク層を形成して選択的にｎ型不純物をイオン注入し、図３（Ａ）に示すように、ソース・ドレイン領域Ｓ／Ｄを（ビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４，…）を形成する。とくに図示しないが、同様に、別のマスク層を形成して選択的にｐ型不純物をイオン注入し、半導体薄膜の電位を与えるｐ⁺ コンタクト領域を形成する。ＲＴＡ法によりアニールして、導入不純物を活性化する。
【００３２】
半導体薄膜ＳＴＦ上に、図３（Ｂ）に示すゲート誘電体膜ＧＤ１を形成する。たとえば、半導体薄膜ＳＴＦ表面を熱酸化してボトム誘電体層ＢＴＭを形成し、必要に応じてボトム誘電体層ＢＴＭを窒化処理し、ボトム誘電体層ＢＴＭ上に窒化珪素または酸化窒化珪素からなる電荷蓄積膜ＣＨＳを形成し、電荷蓄積膜ＣＨＳ表面を熱酸化するなどの方法によりトップ誘電層ＴＯＰを形成する。
ゲート誘電体膜ＧＤ１上に、たとえばＣＶＤ法によりドープド多結晶珪素またはドープド非晶質珪素からなる導電膜を堆積する。
この導電膜上にレジストパターンを形成して、ＲＩＥなどの異方性エッチングを行い導電膜をパターンニングする。続いて、導電膜パターン間で露出したゲート誘電体膜ＧＤ１を、たとえばＣＦ₄ ／ＣＨＦ₃ ／Ａｒを用いたドライエッチング装置を用いてパターンニングする。その後、レジストパターンを除去する。これにより、ゲート誘電体膜ＧＤ１と第１ワード線ＷＬ２またはＷＬ４からなる積層パターンが、図２（Ａ）に示すように、ソース・ドレイン領域Ｓ／Ｄに対し直交する並行ストライプ状のパターンにて形成される。
【００３３】
つぎに、図４に示すように、半導体薄膜ＳＴＦ表面層をエッチングする。このエッチングは、通常のドライエッチングでもよいが犠牲酸化を用いる方法が望ましい。すなわち、半導体薄膜表面を熱酸化して薄い犠牲酸化膜を形成し、これをウエットエッチング等で除去する。これにより、犠牲酸化時に消費されたシリコン表面層が均一に、しかもダメージを残すことなくエッチングされたこととなる。この犠牲酸化条件は、ゲート誘電体膜ＧＤ１の形成時に半導体薄膜ＳＴＦ表面層に導入された窒素原子が十分除去されるように予め決められる。
【００３４】
図５に示すように、上記したゲート誘電体膜ＧＤ１と同じ条件で、２回目のゲート誘電体膜ＧＤ２の形成を行う。
【００３５】
図６に示すように、ワード線ＷＬ２，ＷＬ４，…間を完全に埋め込む導電膜ＷＬＦ、たとえばドープド多結晶珪素またはドープド非晶質珪素の膜を堆積する。
この導電膜ＷＬＦ上に、ワード線ＷＬ２，ＷＬ４，…上方で開口するレジストＲを形成する。
【００３６】
その後、このレジストＲをマスクとして、ＲＩＥなどの異方性エッチングを行う。これにより、導電膜ＷＬＦが分離され、図２（Ｂ）に示すワード線ＷＬ１，ＷＬ３，ＷＬ５，…が形成される。
【００３７】
第２実施形態
第２実施形態は、ＮＡＮＤ型のメモリセルアレイを有した不揮発性メモリに関する。
図７は、ＮＡＮＤ型のメモリセルアレイをＴＦＴで構成し、周辺回路の上方に積層させた不揮発性メモリの断面図である。
半導体基板ＳＵＢのｐ型またはｎ型のウエルＷには、メモリセルを選択し動作させるための周辺回路が形成されている。周辺回路の詳細は、第１実施形態と同様であり、ここでの説明は省略する。
【００３８】
周辺回路を覆う第１層間絶縁層ＩＮＴ１の上に、ＴＦＴ形メモリトランジスタを行列状に配置しＮＡＮＤ形に接続したメモリセルアレイが形成されている。
図８は、ＮＡＮＤ型メモリセルアレイの平面図である。また、図９（Ａ）は図８のＡ−Ａ線に沿った断面図、図９（Ｂ）は図９（Ａ）の一部を拡大した断面図である。
【００３９】
このメモリセルアレイは、たとえばｐ型不純物が添加された多結晶珪素からなる半導体薄膜ＳＴＦに形成されている。
半導体薄膜ＳＴＦ上に、第１実施形態とほぼ同じ断面構造のワード線ＷＬ１，ＷＬ２，…ＷＬｎが形成されている。すなわち、奇数番目のワード線ＷＬ１，ＷＬ３，…，ＷＬｎ（第１ワード線）が、ゲート誘電体膜ＧＤ１を介在させた状態で半導体薄膜ＳＴＦ上に形成されている。第１ワード線ＷＬ１，ＷＬ３，…，ＷＬｎの表面、第１ワード線間に表出した半導体薄膜部の表面を覆って、ゲート誘電体膜ＧＤ２が形成されている。そして、このゲート誘電体膜ＧＤ２を介在させて状態で、偶数番目のワード線ＷＬ２，ＷＬ４，…（第２ワード線）が第１ワード線間に形成されている。
このように、隣接する２つのワード線間が、その離間方向の寸法が膜厚となるように介在するゲート誘電体膜ＧＤ２によって絶縁分離されている。なお、ワード線は、ドープド多結晶珪素またはドープド非晶質珪素からなる。
【００４０】
ゲート誘電体膜ＧＤ１，ＧＤ２は、たとえばＭＯＮＯＳ型メモリトランジスタにおいては、第１実施形態と同様に、最下層のボトム誘電体層ＢＴＭ、中間の電荷蓄積層ＣＨＳ、および最上層のトップ誘電層ＴＯＰからなる。
【００４１】
ワード線ＷＬ１の外側に、たとえばゲート誘電体膜ＧＤ２により分離された選択ゲート線ＳＧ１が並行に配置されている。同様に、ワード線ＷＬｎの外側に、たとえばゲート誘電体膜ＧＤ２により分離された選択ゲート線ＳＧ２が並行に配置されている。これらの選択ゲート線ＳＧ１，ＳＧ２は、セレクトトランジスタのゲート電極を兼用し、ゲート誘電体膜ＧＤ３を介して半導体薄膜ＳＴＦに接している。ゲート誘電体膜ＧＤ３は、たとえば単層の二酸化珪素膜から構成される。この場合、製造工程が若干複雑になるが、この部分のみ単層のゲート誘電体膜を形成して、セレクトトランジスタが通常のＭＯＳ型となる。あるいは、ゲート誘電体膜ＧＤ２とＧＤ３を同じ膜として、印加バイアス条件により、このゲート誘電体膜ＧＤ３の部分には電荷の注入がなされないようにしてもよい。
【００４２】
選択ゲート線ＳＧ１の外側には、ｎ型不純物領域からなるドレイン領域ＤＲが形成されている。このドレイン領域ＤＲは、図示しない他のＮＡＮＤストリングと共有されている。
また、選択ゲート線ＳＧ２の外側には、ｎ型不純物領域からなる共通ソース線ＣＳＬが形成されている。共通ソース線ＣＳＬは、ワード方向に並ぶ１行分のＮＡＮＤストリング、および、ビット方向に隣接する図示しない他の１行分のＮＡＮＤストリングで共有されている。
【００４３】
これらＮＡＮＤストリングを構成するトランジスタ上に、層間絶縁層ＩＮＴ２が形成されている。層間絶縁層ＩＮＴ２上に並行ストライプ状のビット線を配置してもよいが、ここでは、ドレイン領域ＤＲがビットコンタクトＢＣ、ドレイン配線メタル層ＣＭＤ，ビットコンタクトＢＣを介して、下層の周辺回路に接続されている。
また、断面図には表れていない箇所で、共通ソース線ＣＳＬが、同様に、ソースコンタクト，ソース配線メタル層，ソースコンタクトを介して、下層の周辺回路に接続されている。
【００４４】
書き込み時に、図９（Ｂ）に示す記憶部１に電荷注入を行う場合は、ドレイン領域ＤＲに正のドレイン電圧、共通ソース線ＣＳＬに基準電圧を印加し、２つのセレクトトランジスタをオンさせる電圧を選択ゲート線ＳＧ１，ＳＧ２に印加する。また、書き込み対象のセルが接続されたワード線ＷＬ３以外の他のワード線ＷＬ１，ＷＬ２，ＷＬ４，…ＷＬｎには、上記ドレイン電圧または上記基準電圧を書き込み対象のセルに伝達可能なパス電圧を印加する。これにより、書き込み対象のセルを構成するメモリトランジスタのソースとドレイン間に、所定の書き込みドレイン電圧が印加される。その状態で、ワード線ＷＬ３に所定のプログラム電圧を印加する。このとき、図９（Ｂ）の右側からチャネルに供給された電子がチャネル内を加速され、チャネル左端部で高いエネルギーを得て、ボトム誘電体層ＢＴＭの電位障壁を越えて記憶部１に注入され、蓄積される。
記憶部２に電荷を注入する場合は、周辺回路が、ドレイン領域ＤＲと共通ソース線ＣＳＬとの間の電圧を切り替える。これにより、電子の供給側と電子がエネルギー的にホットになる側が上記の場合と反対となり、電子が記憶部２に注入される。
【００４５】
他の更に望ましい書き込み方法としては、ソースサイド注入法が採用できる。この場合、記憶部１への書き込み時には、ドレイン領域ＤＲから基準電圧を供給し、共通ソース線ＣＳＬからドレイン電圧を供給する。また、書き込み対象のセルが接続されたワード線ＷＬ３の一つソース寄りのワード線ＷＬ２の印加電圧は、単なるパス電圧ではなく、ソースサイド注入が可能に最適化された電圧である。これにより、ワード線ＷＬ２とワード線ＷＬ３との境界付近で横方向電界が強まり、メモリトランジスタのソース端（記憶部１）に電子を、さらに効率よく注入できる。
記憶部２に電荷を注入する場合は、周辺回路が、ドレイン領域ＤＲと共通ソース線ＣＳＬとの間の電圧を切り替え、かつ、ワード線４の電圧値をソースサイド注入が可能な値に最適化する。これにより、電子の供給側と電子がエネルギー的にホットになる側が上記の場合と反対となり、電子が記憶部２に注入される。
【００４６】
読み出し時には、読み出し対象のビットが書き込まれた記憶部側がソースとなるようにドレイン領域ＤＲと共通ソース線ＣＳＬ間に所定の読み出しドレイン電圧を印加し、読み出し対象のセルが接続されたワード線以外のワード線にパス電圧を印加する。また、両端の記憶部にはさまれたチャネル部をオンさせ得るが記憶部のしきい値電圧を変化させない程度に低く、かつ、最適化された正の電圧をワード線ＷＬ３に印加する。このとき、読み出し対象の記憶部の蓄積電荷量、あるいは電荷の有無の違いによってチャネルの導電率が有効に変化し、その結果、記憶情報がドレイン側の電流量あるいは電位差に変換されて読み出される。
もう一方のビットを読み出す場合は、そのビットが書き込まれた記憶部側がソースとなるように、周辺回路が、ドレイン領域ＤＲと共通ソース線ＣＳＬとの電圧を切り替えることにより、上記と同様に読み出しを行う。
【００４７】
消去時は、チャネル全面のＦＮトンネリングを用いて基板側に電荷を引き抜くか、ワード線側に電荷を引き抜くことで一括消去する。
【００４８】
つぎに、このＮＡＮＤ型メモリセルアレイの形成手順を図面を参照しながら説明する。図１０（Ａ）〜図１３は、ワード線形成の各ステップにおける断面図（および平面図）である。図１０において（Ａ）に平面図を示し、（Ｂ）に（Ａ）のＡ−Ａ線に沿った断面図を示す。その他の図１１〜図１３は全てＡ−Ａ線に沿った断面図を表している。
【００４９】
第１実施形態と同様な方法によって、半導体基板ＳＵＢに周辺回路を形成し、周辺回路上に第１層間絶縁層ＩＮＴ１を堆積し、平坦化する。また、周辺回路に適宜接続したタングステン（Ｗ）プラグを、たとえばブランケット・タングステン法により形成する。
【００５０】
第１層間絶縁層ＩＮＴ１上に、第１実施形態と同様な方法により、半導体薄膜ＳＴＦを形成する。チャネル形成領域の周囲の半導体薄膜部をリソグラフィとエッチングにより除去し、素子分離する。
半導体薄膜ＳＴＦ上にレジスト等のマスク層を形成して、選択的イオン注入によりチャネル濃度を決めるドーズでｐ型不純物をドープする。マスク層を除去後、別のマスク層を形成して選択的にｎ型不純物をイオン注入し、図３（Ａ）に示すように、ソース・ドレイン領域Ｓ／Ｄを（ビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４，…）を形成する。とくに図示しないが、同様に、別のマスク層を形成して選択的にｐ型不純物をイオン注入し、半導体薄膜の電位を与えるｐ⁺ コンタクト領域を形成する。ＲＴＡ法によりアニールして、導入不純物を活性化する。
【００５１】
半導体薄膜ＳＴＦ上に、図３（Ｂ）に示すゲート誘電体膜ＧＤ１を形成する。たとえば、半導体薄膜ＳＴＦ表面を熱酸化してボトム誘電体層ＢＴＭを形成し、必要に応じてボトム誘電体層ＢＴＭを窒化処理し、ボトム誘電体層ＢＴＭ上に窒化珪素または酸化窒化珪素からなる電荷蓄積膜ＣＨＳを形成し、電荷蓄積膜ＣＨＳ表面を熱酸化するなどの方法によりトップ誘電層ＴＯＰを形成する。
ゲート誘電体膜ＧＤ１上に、たとえばＣＶＤ法によりドープド多結晶珪素またはドープド非晶質珪素からなる導電膜を堆積する。
【００５２】
この導電膜上にレジストパターンを形成して、ＲＩＥなどの異方性エッチングを行い導電膜をパターンニングする。続いて、導電膜パターン間で露出した第１電荷蓄積膜ＧＤ１を、たとえばＣＦ₄ ／ＣＨＦ₃ ／Ａｒを用いたドライエッチング装置を用いてパターンニングする。その後、レジストパターンを除去する。これにより、ゲート誘電体膜ＧＤ１と第１ワード線ＷＬ１，ＷＬ３，…ＷＬｎからなる積層パターンが、図１０（Ａ）に示すように並行ストライプ状のパターンにて形成される。
【００５３】
つぎに、図１１に示すように、半導体薄膜ＳＴＦ表面層をエッチングする。このエッチングは、通常のドライエッチングでもよいが犠牲酸化を用いる方法が望ましい。すなわち、半導体薄膜表面を熱酸化して薄い犠牲酸化膜を形成し、これをウエットエッチング等で除去する。これにより、犠牲酸化時に消費されたシリコン表面層が均一に、しかもダメージを残すことなくエッチングされたこととなる。この犠牲酸化条件は、ゲート誘電体膜ＧＤ１の形成時に半導体薄膜ＳＴＦ表面層に導入された窒素原子が十分除去されるように予め決められる。
【００５４】
図１２に示すように、上記したゲート誘電体膜ＧＤ１と同じ条件で、２回目のゲート誘電体膜ＧＤ２の形成を行う。また、必要に応じて、ワード線ＷＬ１外側領域とワード線ＷＬｎ外側領域のゲート誘電体膜ＧＤ２を選択的に除去し、この部分に単層の誘電体膜ＧＤ３を選択的に形成する。
【００５５】
図１３に示すように、第１ワード線ＷＬ１，ＷＬ３，…，ＷＬｎ間を完全に埋め込む導電膜ＷＬＦ、たとえばドープド多結晶珪素またはドープド非晶質珪素の膜を堆積する。
この導電膜ＷＬＦ上に、第１ワード線ＷＬ１，ＷＬ３，…，ＷＬｎ上方で開口するレジストＲを形成する。
【００５６】
その後、このレジストＲをマスクとして、ＲＩＥなどの異方性エッチングを行う。これにより、導電膜ＷＬＦが分離され、図９（Ａ）に示す第２ワード線ＷＬ２，ＷＬ４，…および選択ゲート線ＳＧ１，ＳＧ２が形成される。
【００５７】
選択ゲート線ＳＧ１，ＳＧ２の外側の半導体基板領域に、ｎ型不純物をイオン注入する。このとき、ワード線の配置領域ではイオンが透過しないためソース・ドレイン領域は形成されない。
その後は、層間絶縁層ＩＮＴ２の堆積、ビットコンタクトＢＣの形成、上層配線層の形成を経て、当該ＮＡＮＤ型不揮発性メモリ装置を完成させる。
【００５８】
上記した第１実施形態および第２実施形態に係る半導体メモリでは、半導体基板ＳＵＢに周辺回路が形成され、メモリセルアレイは、その上方に積層されている。したがって、周辺回路を含めたビット当たりの専有面積が従来より小さい。
また、この不揮発性メモリでは、複数の誘電体層を積層させたゲート誘電体膜ＧＤ１，ＧＤ２内で電荷蓄積手段が平面的に離散化されている。このため、電荷蓄積手段と半導体薄膜ＳＴＦとの間の電位障壁層ＢＴＭを薄くし、その電位障壁層ＢＴＭにリークパスが生じても、その発生頻度がある程度小さいのであれば、電荷保持特性の急激な低下にならない。電荷蓄積手段（電荷トラップまたは小粒径導電体）が離散化されているため、リークパス周囲の局所的な蓄積電荷が半導体薄膜ＳＴＦ内に消失するに過ぎないからである。
さらに、第１実施形態および第２実施形態では、ワード線間の距離が誘電体膜（ゲート誘電体膜ＧＤ２）の膜厚によって決まるため、ワード線幅に比べワード線間距離が大幅に小さい。したがって、２Ｆ² （Ｆ：リソグラフィの解像限界またはデザインルール）と２ビットを記憶するセルとしては極めて小さい面積のメモリセルが実現できる。
【００５９】
図１４は、メモリセルアレイの種類ごとにＴＦＴ層数に応じたコストを比較した表である。また、図１５（Ａ）はＴＦＴ１層を形成するのに必要なマスクの一覧表、図１５（Ｂ）は高耐圧トランジスタ（Ｖ_PPＴＲ）を形成するのに必要なマスクの一覧表である。なお、図１４に示すセルサイズは、ワード線を１回のフォトリスグラフィと１回のエッチングで形成し、線幅とスペース幅を共に最小線幅Ｆとした場合のセルサイズに統一している。
【００６０】
図１５（Ａ）に示すように、ＴＦＴ型サブアレイを１層形成するのに、第１〜第６の６枚のマスクが必要である。ここで、第１のマスクは、全面に形成されるポリシリコンから、トランジスタのチャネル形成領域のみを残し、分離領域のポリシリコンをドライエッチングする領域を確定するマスクである。第２のマスクは、ＴＦＴのゲートをパターンニングするときのマスクである。第３のマスクは、ＴＦＴのソース・ドレイン領域を形成する際のＮ⁺ イオン注入領域を確定するマスクである。第４のマスクは、ＴＦＴのチャネル形成領域にボディ電圧を印加するためのコンタクトをとるＰ⁺ イオン注入を確定するマスクである。第５のマスクは、ＴＦＴのソース・ドレイン領域Ｓ／Ｄ，ゲート，チャネル形成領域と、基板ＳＵＢ上に形成された周辺回路の対応箇所とをコンタクトする領域を確定するマスクである。第６のマスクは、ＴＦＴ上のゲート間等を配線するための導電層をパターンニングするときのマスクである。
【００６１】
図１５（Ｂ）に示すように、周辺回路の高耐圧トランジスタＶ_PPＴＲの形成に、第１〜第５の５枚のマスクが必要である。ここで、第１のマスクは、高耐圧用のゲート酸化膜と、それ以外の低耐圧トランジスタ（電源電圧Ｖ_CCを扱うトランジスタ、入出力Ｉ／Ｏ用トランジスタ等）のゲート酸化膜とを作り分ける際に用いるマスクである。第２のマスクは、高耐圧用トランジスタのＮｃｈトランジスタを形成するＰウエルを形成する領域を確定するマスクである。第３のマスクは、高耐圧用トランジスタのＰｃｈトランジスタを形成するＮウエルを形成する領域を確定するマスクである。第４のマスクは、高耐圧用トランジスタのＰｃｈトランジスタのＬＤＤを形成する際のＰ^- イオン注入の領域を確定するマスクである。第５のマスクは、高耐圧用トランジスタのＮｃｈトランジスタのＬＤＤを形成する際のＮ^- イオン注入の領域を確定するマスクである。
【００６２】
図１４では、比較例としてＦＧ−ＮＡＮＤ型を用いている。ＦＧ−ＮＡＮＤ型のビット当たりのセルサイズは４Ｆ² 、マスク枚数は上記した高耐圧トランジスタＶ_PPＴＲの形成に必要な５枚のマスクを含み合計２８枚となっている。以下、基準セルサイズＡ＝４，基準マスク枚数Ｂ＝２８と定義する。また、このときのコスト比を１．０とする。
なお、この図１４におけるセルでは、比較基準を統一するための、前述したようにワード線ピッチを狭めることによるセルサイズの縮小は考慮していない。また、ＴＦＴの下方領域に周辺回路を配置したことによるビットコスト低減は考慮していない。
【００６３】
まず、第２実施形態のＯＮＯ−ＮＡＮＤ型のコスト比を見積もる。
ＯＮＯ型としたことにより２ビット／セル記憶が可能であり、ビット当たりのセルサイズは単純にＡ／２＝２Ｆ² である。両者は同じＮＡＮＤ型であり、ＦＧ型かＯＮＯ型かによるマスク枚数の増減はないので、ＯＮＯ−ＭＡＮＤのマスク枚数は、ＦＧ型と同じＢ＝２８となる。したがって、ＯＮＯ−ＭＡＮＤのＴＦＴ１層の場合のコスト比は、２×２８／（Ａ×Ｂ）＝０．５となる。
ＴＦＴ２層の場合は、セルサイズが２／２＝１．０となり、マスク枚数は２８＋６＝３４となる。したがって、コスト比は、１×３４／（Ａ×Ｂ）≒０．３となる。
ＴＦＴ３層の場合は、セルサイズが２／３≒０．７となり、マスク枚数は３４＋６＝４０となる。したがって、コスト比は、０．７×４０／（Ａ×Ｂ）≒０．２５となる。
ＴＦＴ４層の場合は、セルサイズが２／４≒０．５となり、マスク枚数は４０＋６＝４６となる。したがって、コスト比は、０．５×４６／（Ａ×Ｂ）≒０．２となる。
【００６４】
第１実施形態のＯＮＯ−ＳＳＬ型のコスト比を見積もる。
このＯＮＯ−ＳＳＬ型のセル面積は８Ｆ² と大きいが、ＯＮＯ型としたことにより２ビット／セル記憶が可能であり、ビット当たりのセルサイズは単純に８／２＝４Ｆ² である。また、マスク枚数は、ＯＮＯ−ＮＡＮＤ型と同じ２８である。したがって、上記計算方法より明らかなように、ＯＮＯ−ＳＳＬ型のコスト比はＯＮＯ−ＮＡＮＤ型の２倍となる。すなわち、ＴＦＴ１層，２層，３層，４層のコスト比は、それぞれ１．０，０．６，０．５，０．４となる。
【００６５】
本発明では、ＳＳＬにおいてソース線を隣接列間で共有したＶＧ(Vertual Ground)型の採用も可能である。
この場合のセル面積は６Ｆ² となり、２ビット／セル記憶ではビット当たりのセルサイズは６／２＝３Ｆ² である。また、ＶＧでは素子分離が不要などの理由によりＴＦＴ１層の場合のマスク枚数が２３と最も少ない。したがって、ＯＮＯ−ＭＡＮＤのＴＦＴ１層の場合のコスト比は、３×２３／（Ａ×Ｂ）≒０．６となる。
ＴＦＴ２層の場合は、セルサイズが３／２＝１．５となり、マスク枚数は２３＋６＝２９となる。したがって、コスト比は、１×３４／（Ａ×Ｂ）≒０．４となる。
ＴＦＴ３層の場合は、セルサイズが３／３＝１．０となり、マスク枚数は２９＋６＝３５となる。したがって、コスト比は、１×３５／（Ａ×Ｂ）≒０．３となる。
ＴＦＴ４層の場合は、セルサイズが３／４≒０．８となり、マスク枚数は３５＋６＝４１となる。したがって、コスト比は、０．５×４６／（Ａ×Ｂ）≒０．３となる。
【００６６】
以上のように、ＴＦＴの層数が増えるにしたがってコストが低減する。また、メモリセルアレイの種類では、ＯＮＯ−ＮＡＮＤ，ＶＧ，ＳＳＬの順にコストが低い。ここで、図１４に示す計算結果で最もコストが高いＯＮＯ−ＮＡＮＤにおいて、ＴＦＴ１層の場合でコスト比は１である。しかし、実際には周辺回路がＴＦＴの下層に配置され、その分のコスト低減効果は、この計算結果に反映されていないので、本発明の適用により従来に比べ十分にビットコストが低減される。
【００６７】
【発明の効果】
本発明に係る不揮発性半導体メモリ装置によれば、半導体基板の上方に導電層を層間絶縁層を間に挟んで複数積層した積層構造内にメモリセルアレイを配置することが可能となった。これにより、不揮発性半導体メモリ装置のビットコストを大幅に低減することができた。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体メモリ装置の概略構成を示す断面図である。
【図２】（Ａ）は第１実施形態に係るＶＧ型メモリセルアレイの平面図、（Ｂ）は（Ａ）のＡ−Ａ線に沿った断面図、（Ｃ）は（Ａ）のＢ−Ｂ線に沿った断面図である。
【図３】（Ａ）は、第１実施形態に係るＶＧ型メモリセルアレイの製造において、第１ワード線の形成後の平面図である。（Ｂ）は、その時のＡ−Ａ線に沿った断面図である。
【図４】第１実施形態に係る半導体メモリ装置の製造において、基板エッチング時の断面図である。
【図５】第１実施形態に係る半導体メモリ装置の製造において、２回目のゲート誘電体膜を形成後の断面図である。
【図６】第１実施形態に係る半導体メモリ装置の製造において、第２ワード線の加工マスク用のレジストパターンの形成後の断面図である。
【図７】第２実施形態に係る半導体メモリ装置の概略構成を示す断面図である。
【図８】第２実施形態に係るＮＡＮＤ型メモリセルアレイの構成を示す平面図である。
【図９】（Ａ）は図８のＡ−Ａ線に沿った断面図、（Ｂ）は（Ａ）の一部を拡大した断面図である。
【図１０】（Ａ）は、第２実施形態に係る半導体メモリ装置の製造において、第１ワード線の形成後の平面図、（Ｂ）は、その時のＡ−Ａ線に沿った断面図である。
【図１１】第２実施形態に係る半導体メモリ装置の製造において、基板エッチング時の断面図である。
【図１２】第２実施形態に係る半導体メモリ装置の製造において、２回目のゲート誘電体膜を形成後の断面図である。
【図１３】第２実施形態に係る半導体メモリ装置の製造において、第２ワード線の加工マスク用のレジストパターンの形成後の断面図である。
【図１４】第１，第２実施形態に係るメモリセルアレイのＴＦＴ層数に応じたコストを、半導体基板形成したメモリセルアレイのコストを基準に比較した表である。
【図１５】（Ａ）は、第１，第２実施形態においてＴＦＴ１層を形成するのに必要なマスクの一覧表、（Ｂ）は、第１，第２実施形態において高耐圧トランジスタ（Ｖ_PPＴＲ）を形成するのに必要なマスクの一覧表である。
【符号の説明】
ＳＵＢ…基板（半導体）、ＩＮＴ１，ＩＮＴ２…層間絶縁層、ＳＴＦ…半導体薄膜、ＧＤ１，ＧＤ２…ゲート誘電体膜、ＢＴＭ…ボトム誘電体層、ＣＨＳ…電荷蓄積層、ＴＯＰ…トップ誘電体層、ＳＧ１，ＳＧ２…選択ゲート線、ＤＲ…ドレイン領域、ＣＳＬ…共通ソース線、ＢＣ…ビットコンタクト、ＷＬ１等…ワード線、ＷＬＦ…ワード線となる導電膜、ＢＬ１等…ビット線、Ｓ／Ｄ…ソース・ドレイン領域。

Claims

半導体基板上に導電層と層間絶縁層を複数積層させた積層構造を有し、
上記半導体基板の上方の積層構造内にメモリセルアレイが配置され、
上記メモリセルアレイの下方の半導体基板部分に、メモリセルを選択し動作させるための周辺回路が形成され、
上記メモリセルアレイは、
上記層間絶縁層上に形成された半導体薄膜に形成されて一方向に配列され、第１のメモリトランジスタと第２のメモリトランジスタが交互に配置された複数のメモリトランジスタと、
上記半導体薄膜内に形成され、上記複数のメモリセルで共通な上記一方向に長いチャネル領域と、
上記チャネル領域に対し、それぞれが第１のゲート誘電体膜を介して形成された複数の上記第１のメモリトランジスタの複数の第１のゲート電極と、
上記複数の第１のゲート電極、および、第１のゲート電極間のチャネル領域部分に対して、当該チャンネル領域部分の上面から、当該チャネル領域部分の両側に位置する２つの上記第１のゲート電極の各側面と各上面にかけて第２のゲート誘電体膜を介在させて形成された複数の上記第２のメモリトランジスタの複数の第２のゲート電極と、
上記第１のゲート電極または上記第２のゲート電極によりそれぞれが形成された複数のワード線と、
上記チャネル領域の一方端部側と第１の選択トランジスタを介して接続可能な上層のビット線と、
上記チャネル領域の他方端部側と第２の選択トランジスタを介して接続可能な上層のソース線と、
を有し、
上記第１のゲート誘電体膜および上記第２のゲート誘電体膜は、それぞれが複数の誘電体層からなり、当該複数の誘電体層の内部に、上記チャネル領域と対向する平面内で離散化された電荷蓄積手段を含み、
上記第１のゲート電極と上記第２のゲート電極の側面同士の絶縁分離幅が上記第２のゲート誘電体膜の膜厚で規定され、
上記第２のゲート電極の両端部が、上記２つの第１のゲート電極に上記第２のゲート誘電体膜を介して重ねられており、
上記周辺回路は、上記第１のゲート誘電体膜または上記第２のゲート誘電体膜の、上記チャネル領域上の部分である電荷注入領域内で電荷注入箇所を変更し２ビットを記憶させるために、各メモリトランジスタのソースとドレインの印加電圧を上記ビット線と上記ソース線を介して切り換えるとともに、電荷注入を行う上記電荷注入領域に対応して選択された１本のワード線に所定のワード線電圧を印加し、当該選択されたワード線のソース側に隣接した非選択のワード線にソースサイド注入のための所定の電圧を印加し、他の非選択のワード線に上記ソースとドレインの印加電圧を伝達するための所定のパス電圧を印加する
不揮発性半導体メモリ装置。
上記メモリセルアレイが、上記積層構造内で層間絶縁層を間に挟んで複数積層されている
請求項１に記載の不揮発性半導体メモリ装置。
上記第１のゲート誘電体膜および第２のゲート誘電体膜のそれぞれが、
上記半導体薄膜上に形成された電位障壁層と、
上記電位障壁層の上に形成された、電荷蓄積手段としての電荷トラップを含む電荷蓄積層と、
電荷蓄積層上の酸化層と
を含む請求項１に記載の不揮発性半導体メモリ装置。
上記第１および第２のゲート誘電体膜が、
上記半導体薄膜上に形成され、電荷蓄積手段としての電荷トラップを含む電荷蓄積層と、
電荷蓄積層上の酸化層と
を含む請求項２または３に記載の不揮発性半導体メモリ装置。
上記第１のゲート誘電体膜および上記第２のゲート誘電体膜が、
上記半導体薄膜上に形成された電位障壁層と、
電位障壁層上に電荷蓄積手段として互いに離散して形成された複数の小粒径導電体と、
小粒径導電体を覆う絶縁層と
を含む請求項１に記載の不揮発性半導体メモリ装置。