JP3028061B2

JP3028061B2 - Ｓｏｉ構造の半導体装置及び半導体ゲートアレイ

Info

Publication number: JP3028061B2
Application number: JP8057175A
Authority: JP
Inventors: 徹也国分
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1996-03-14
Filing date: 1996-03-14
Publication date: 2000-04-04
Anticipated expiration: 2016-03-14
Also published as: JPH09246562A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関
し、特に、いわゆるＳＯＩ（ＳｉｌｉｃｏｎｏｎＩｎ
ｓｕｌａｔｏｒ）構造のＭＯＳ（ＭｅｔａｌＯｘｉｄ
ｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）型半導体装置に関す
る。

【０００２】

【従来の技術】絶縁体層上に単結晶シリコン層を形成す
るＳＯＩ技術は、半導体集積回路の高速化、低消費電力
化、高密度化及び高信頼性化を可能とする半導体プロセ
ス技術である。

【０００３】このＳＯＩ技術を用いて作製されたＳＯＩ
構造のＭＯＳ型半導体素子は、一般的に、図１１に示さ
れるような構成からなる。

【０００４】即ち、ＳＯＩ構造のＭＯＳ型半導体素子
は、単結晶シリコン基板１と、単結晶シリコン基板１上
に設けられた第１の絶縁体層２と、第１の絶縁体層２上
の所定の領域に設けられた第１導電型のチャネル領域３
と、チャネル領域３のチャネル長方向（図１１における
左右方向）における一方の端部に隣接するように第１の
絶縁体層２上に設けられた第２導電型の第１の半導体領
域（ソース領域）４と、該チャネル領域のチャネル長方
向の他方の端部に隣接するように第１の絶縁体層２上に
設けられた第２導電型の第２の半導体領域（ドレイン領
域）５と、チャネル領域３上に形成された第２の絶縁体
層（ゲート絶縁膜）６と、ゲート絶縁膜６上に形成され
たゲート電極７とから構成される。

【０００５】以下、第１導電型をｐ型とし第２導電型を
ｎ型として、各構成要素について、具体的に説明する。

【０００６】一般に絶縁体層上に、多結晶のシリコンを
成長させることは比較的易しいが、単結晶のシリコンを
成長させることは困難である。そこで、ＳＩＭＯＸ（Ｓ
ｅｐａｒａｔｉｏｎｂｙＩｍｐｌａｎｔｅｄＯｘ
ｙｇｅｎ）法、或いは、貼り合わせ法などといったＳＯ
Ｉ技術を用いることになる。

【０００７】ここで、ＳＩＭＯＸ法とは、単結晶シリコ
ン基板中に酸素イオンを注入し、表面に単結晶シリコン
層を残して単結晶シリコン基板内部にＳｉＯ₂層からな
る絶縁体層を形成する方法である。

【０００８】また、貼り合わせ法とは、２枚の単結晶基
板の片方、或いは両方に熱酸化膜を形成し、これらを貼
り合わせた後、片方の単結晶基板を薄く削って素子層と
する方法である。

【０００９】ＳＯＩ技術を用いて、第１の絶縁体層２上
に単結晶シリコン層が形成されると、その形成された単
結晶シリコン層に各導電型の不純物が注入されて、チャ
ネル領域３、ソース領域４、及びドレイン領域５が形成
される。

【００１０】ここで、一例を挙げると、チャネル領域３
は、ｐ型不純物である硼素を、比較的薄い濃度、例えば
１０¹⁵〜１０¹⁷／ｃｍ³程度含んでおり、ソース領域４
及びドレイン領域５は、ｎ型不純物である砒素あるいは
燐を、比較的濃い濃度、例えば１０¹⁹〜１０²¹／ｃｍ³
程度含んでいる。

【００１１】このような構成からなるＳＯＩ構造のＭＯ
Ｓ型半導体素子は、更に、単結晶シリコン層の厚さによ
り、厚膜ＳＯＩ構造のＭＯＳ型半導体素子と薄膜ＳＯＩ
構造のＭＯＳ型半導体素子とに分類される。

【００１２】ここで、厚膜ＳＯＩ構造のＭＯＳ型半導体
素子の単結晶シリコン層（チャネル領域３、ソース領域
４、ドレイン領域５）の膜厚は、例えば約１００００×
１０^-8ｃｍ以上であり、薄膜ＳＯＩ構造のＭＯＳ型半導
体素子の膜厚は、例えば約３００〜２０００×１０^-8ｃ
ｍ程度である。

【００１３】この薄膜ＳＯＩ構造のＭＯＳ型半導体素子
は、通常のＳＯＩ構造のＭＯＳ型半導体素子と比較し
て、多くの特徴を有する。例えば、その特徴の一つとし
ては、バルク型のＭＯＳ型半導体素子と比較して寄生容
量が小さいことが挙げられる。これは、バルク型のＭＯ
Ｓ型半導体素子と比較してソース／ドレイン領域の接合
容量を小さくできるだけでなく、対基板間の配線容量も
低減することができるためである。

【００１４】また、薄膜ＳＯＩ構造のＭＯＳ型半導体素
子では、基板側の深い層に電流の経路が形成されなくな
るため、いわゆるパンチスルー現象に対して強くなる。

【００１５】しかし、薄膜ＳＯＩ構造のＭＯＳ型半導体
素子には、上述してきたような数々の利点がある反面、
基板浮遊効果という問題がある。

【００１６】この基板浮遊効果とは、チャネル領域に蓄
積する余剰キャリアにより、ドレイン破壊電圧が低下し
たり、電流電圧特性にキンクが生じたりするといった種
々の問題が引き起こされるものである。

【００１７】そこで、従来、チャネル領域３と所定の経
路で電気的に接続されたボディコンタクト領域を設け、
チャネル領域に蓄積された余剰キャリアをこのボディコ
ンタクト領域から引き抜くことで、基板浮遊効果を抑制
していた。

【００１８】この種のボディコンタクト領域を有したＳ
ＯＩ構造のＭＯＳ型半導体装置としては、特開昭５７−
２７０６８号（以下、引用例１）及び該公報中で挙げら
れている従来例（以下、引用例２）、特開平４−３４９
８０号（以下、引用例３）、並びに特開平５−１１４７
３４号（以下、引用例４）に開示されているものがあ
る。

【００１９】以下に、各引用例について、図面を用いて
説明する。

【００２０】引用例１は、図１２及び図１３に示される
様に、ｐ^-型のチャネル領域３と、ｐ^-型のチャネル領
域３を挟持するように設けられたｎ⁺型のソース領域４
及びｎ⁺型のドレイン領域５と、ｎ⁺型のソース領域４
に隣接して設けられたｐ⁺型のボディコンタクト領域９
と、全体を囲むようにして設けられてｐ^-型のチャネル
領域３とｐ⁺型のボディコンタクト領域９を電気的に接
続するｐ型の所定の経路８とを有しており、チャネル領
域３に蓄積された余剰キャリアを所定の経路８を介して
ボディコンタクト領域９から取り出すものである。

【００２１】また、引用例２は、図１４及び図１５に示
される様に、チャネル幅方向（図１４の左右方向）の一
方の端部においてチャネル長の異なる領域３１を有した
ｐ型のチャネル領域３と、ｐ型のチャネル領域３を挟持
するように設けられたｎ⁺型のソース領域４及びｎ⁺型
のドレイン領域５と、ｐ型のチャネル領域３のチャネル
長の異なる領域３１に隣接して設けられたｐ⁺型のボデ
ィコンタクト領域９とを有しており、チャネル領域３に
蓄積された余剰キャリアをボディコンタクト領域９から
取り出すものである。

【００２２】尚、引用例２において、チャネル領域３が
一定のチャネル長を有するように形成すると、製造時の
不可避なずれにより、ソース領域４及びドレイン領域５
とチャネル領域３との接合にボディコンタクト領域９が
接続して短絡を生じてしまうことになる。この短絡を回
避するために、引用例２のＳＯＩ構造のＭＯＳ型半導体
装置では、チャネル領域３はチャネル幅方向の一方の端
部にチャネル長の異なる領域３１を有している。

【００２３】また、引用例３は、図１６に示される様
に、ｐ^-型のチャネル領域３と、ｐ^-型のチャネル領域
３を挟持するように設けられたｎ⁺型のソース領域４及
びｎ⁺型のドレイン領域５と、ｐ^-型のチャネル領域３
とｎ⁺型のソース領域４とｎ⁺型のドレイン領域５とを
囲むようにして設けられたｐ^-型のウェル領域９１とを
有しており、ｐ^-型のウェル領域９１の一部をボディコ
ンタクト領域９２とし、チャネル領域３に蓄積された余
剰キャリアをｐ^-型のウェル領域９１を介してボディコ
ンタクト領域９２から取り出すものである。

【００２４】引用例４は、図１７及び図１８に示される
様に、ｐ型のチャネル領域３と、ｐ型のチャネル領域３
を挟持するように設けられたｎ⁺型のソース領域４及び
ｎ⁺型のドレイン領域５と、ｐ⁺型のボディコンタクト
領域９と、ｎ⁺型のソース領域４及びｎ⁺型のドレイン
領域５の下部においてｐ型のチャネル領域３とｐ⁺型の
ボディコンタクト領域９とを電気的に接続するｐ型の所
定の経路８とを有しており、チャネル領域３に蓄積され
た余剰キャリアをｐ⁺型のボディコンタクト領域９から
取り出すものである。

【００２５】尚、各引用例を示す図面の内、図１２、図
１４、図１６、及び図１７は、説明の簡略化のためにチ
ャネル領域３、ソース領域４、及びドレイン領域５と同
一平面の構成のみを示したが、実際には、例えば、チャ
ネル領域３上部には、ゲート絶縁膜６及びゲート電極７
が順次設けられ、ボディコンタクト領域９、９２にはコ
ンタクト用配線１１が設けられることは言うまでもな
い。

【００２６】

【発明が解決しようとする課題】しかしながら、上述し
た各引用例は夫々種々の問題を有していた。

【００２７】即ち、引用例１においては、ボディコンタ
クト領域９がソース／ドレイン領域４、５と隣接して配
置されているのため、ボディコンタクト領域９とソース
／ドレイン領域４、５との接合耐圧が低下するという問
題があった。

【００２８】更に、ｎ⁺型のソース領域４及びドレイン
領域５とがｐ型の所定の経路８で囲まれているため容量
が大きくなり、高速化が計れないという問題もあった。

【００２９】また、引用例２においては、１つのＭＯＳ
型半導体素子内に、チャネル長の異なるチャネル領域３
１が設けられていることから次の問題が生じていた。

【００３０】チャネル長の異なる領域３１は、ゲート電
極７の端部にゲート長の異なる領域７１（図１５参照）
を設け、このゲート電極のゲート長の異なる領域７１を
マスクとしてソース及びドレイン形成のイオン注入を行
うことにより、自己整合的に形成される。従って、ゲー
ト電極のゲート長の異なる領域７１とチャネル長の異な
る領域３１とから成る寄生ゲート容量が発生し、高速化
の妨げとなる。

【００３１】尚、チャネル領域３にチャネル長の異なる
領域３１が設けられているのは、前述したように、ソー
ス領域４及びドレイン領域５とチャネル領域３との接合
にボディコンタクト領域９が接続することによる短絡を
防ぐためであるので、引用例２の構造では、チャネル領
域３を一定のチャネル長にすることはできない。もし、
仮にチャネル領域３を一定のチャネル長にしようとする
と、製造時にボディコンタクト領域９がソース領域４及
びドレイン領域５から完全に離れるのを確保するため
に、ボディコンタクト領域９のチャネル領域３と接続さ
れる部分の長さ（図１４における上下方向）をかなり狭
いものにしなければならず、実際上、実現不可能なもの
になる。

【００３２】また、引用例３においては、チャネル領域
３とソース領域４とドレイン領域５からなる素子領域が
ウェル領域９１で囲まれているため、容量が大きく高速
化が計れないという問題があった。

【００３３】更に、ボディコンタクト領域９２はウェル
領域９１の一部であり、ウェル領域９１はｐ^-型（即ち
不純物濃度が低い）であるため、コンタクト抵抗が大き
いという問題もあった。

【００３４】尚、もしコンタクト抵抗を下げるために、
ウェル領域９１の不純物濃度を上げるとすると、ボディ
コンタクト領域９２とソース／ドレイン領域４、５との
接合耐圧も低下することになる。

【００３５】また、引用例４においては、チャネル領域
３とボディコンタクト領域９とを電気的に接続する所定
の経路８がソース領域４及びドレイン領域５の下部に設
けられているため、容量が大きくなり高速化が計れない
という問題があった。

【００３６】上記した引用例１、及び３は、ＳＯＩ構造
の半導体装置を構成する１導電型のボディコンタクト領
域を他の導電型のソース領域又はドレイン領域に隣接し
て設け、両領域間のｐｎ接合を利用してボディコンタク
ト領域をソース／ドレイン領域から絶縁している。

【００３７】従って、これら引用例は、ボディコンタク
ト領域をソース／ドレイン領域に隣接させることによる
悪影響、例えば、電気的特性の悪化等について、指摘し
てない。

【００３８】更に、引用例１乃至４のいずれにおいて
も、単体のＳＯＩ構造の半導体装置について記述するに
止まり、これら単体の半導体装置を複数個配列したアレ
イについては、何等考慮されていない。

【００３９】例えば、引用例２においては、ボディコン
タクト領域９がチャネル領域３のチャネル幅方向に配置
されているため、ゲートアレイ化するにあたって大きな
制約が生じるという問題があった。

【００４０】従って、引用例１乃至４における半導体装
置はアレイを構成するには不向きな構造を有している。

【００４１】本発明の目的は、上述したような種々の問
題を解消するために、ボディコンタクト領域とソース／
ドレイン領域との接合耐圧の低下を防止できるＳＯＩ構
造のＭＯＳ型半導体装置を提供することにある。

【００４２】また、本発明の他の目的は、寄生容量をで
きるだけ小さくし高速化が計られた動作を行うことがで
きるＳＯＩ構造のＭＯＳ型半導体素子を有したＳＯＩ構
造の半導体装置を提供することにある。

【００４３】更に、本発明の他の目的は、上記のＳＯＩ
構造の半導体装置をゲートアレイ化したＳＯＩ構造の半
導体ゲートアレイを提供することにある。

【００４４】

【課題を解決するための手段】本発明は、上記の課題を
解決するために、次のようなＳＯＩ構造の半導体装置及
びＳＯＩ構造の半導体ゲートアレイを提供する。

【００４５】即ち、本発明によれば、絶縁体層上に形成
されたＭＯＳ型半導体素子を含むＳＯＩ構造の半導体装
置であって、ＭＯＳ型半導体素子が、絶縁体層上に形成
された第１導電型のチャネル領域と、チャネル領域を挟
むように絶縁体層上に形成された２つの第２導電型の半
導体領域とを有するＳＯＩ構造の半導体装置において、
ボディコンタクト領域と、チャネル領域とボディコンタ
クト領域とを電気的に接続する所定の経路とを備えてお
り、ボディコンタクト領域と半導体領域との間には絶縁
層が介在しており、更に、ＭＯＳ型半導体素子、ボディ
コンタクト領域及び所定の経路を囲むようにしてフィー
ルド絶縁膜が設けられているＳＯＩ構造の半導体装置が
得られる。

【００４６】また、本発明によれば、第１の絶縁体層
と、第１の絶縁体層上に形成されたＭＯＳ型半導体素子
を含むＳＯＩ構造の半導体装置であって、ＭＯＳ型半導
体素子が、所定方向に一定のチャネル長を有すると共に
所定方向に対して直交する方向に一定のチャネル幅を有
するように第１の絶縁体層上に設けられたチャネル領域
と、チャネル領域のチャネル長方向における両端部を挟
持するように第１の絶縁体層上に設けられたソース領域
及びドレイン領域とを有するＳＯＩ構造の半導体装置に
おいて、ソース領域及びドレイン領域の少なくとも一方
に隣接して設けられ、チャネル領域のチャネル幅方向に
並行に、且つ、第１の絶縁体層上に形成された第２の絶
縁体層と、ソース領域及びドレイン領域と同一面上にお
いてチャネル領域に接続されるように設けられ、チャネ
ル長方向に延びる所定の経路と、ソース領域及びドレイ
ン領域の少なくとも一方と第２の絶縁体層を挟持するよ
うに設けられると共に所定の経路を介してチャネル領域
と電気的に接続されたボディコンタクト領域と、ＭＯＳ
型半導体素子、所定の経路、及びボディコンタクト領域
を囲むようにして設けれたフィールド絶縁膜とを有する
ＳＯＩ構造の半導体装置が得られる。

【００４７】また、本発明によれば、第１の絶縁体層
と、所定の方向に一定のチャネル長を有すると共に所定
の方向に対して直交する方向に一定のチャネル幅を有す
るように第１の絶縁体層上の所定の領域に設けられた第
１導電型のチャネル領域と、チャネル領域のチャネル長
方向における一方の端部に隣接するように第１の絶縁体
層上に設けられた第２導電型の第１の半導体領域と、チ
ャネル領域のチャネル長方向における他方の端部に隣接
するように第１の絶縁体層上に設けられた第２導電型の
第２の半導体領域と、チャネル領域上に形成された第２
の絶縁体層と、第２の絶縁体層上に形成された電極とを
有したＳＯＩ構造のＭＯＳ型半導体素子を含むＳＯＩ構
造の半導体装置において、チャネル幅方向に並行になる
ように、且つ、第１の半導体領域に隣接するように第１
の絶縁体層上に設けられた第３の絶縁体層と、第３の絶
縁体層を第１の半導体領域とで挟むようにして第１の絶
縁体層上に設けられた第１導電型の第３の半導体領域
と、チャネル領域のチャネル幅方向における少なくとも
一方の端部にチャネル長方向において沿うように第１の
絶縁体層上に設けられた第１導電型の第４の半導体領域
であって、第３の半導体領域とチャネル領域とを電気的
に接続する第４の半導体領域と、ＭＯＳ型半導体素子、
第３の半導体領域及び第４の半導体領域を囲むようにし
て設けられたフィールド絶縁膜とを有しており、第３の
半導体領域は、チャネル領域より不純物濃度が高くされ
ていることを特徴とするＳＯＩ構造の半導体装置が得ら
れる。

【００４８】また、本発明によれば、第１の絶縁体層
と、所定の方向に一定のチャネル長を有すると共に所定
の方向に対して直交する方向に一定のチャネル幅を有す
るように第１の絶縁体層上の所定の領域に設けられた第
１導電型のチャネル領域と、チャネル領域のチャネル長
方向における一方の端部に隣接するように第１の絶縁体
層上に設けられた第２導電型の第１の半導体領域と、チ
ャネル領域のチャネル長方向における他方の端部に隣接
するように第１の絶縁体層上に設けられた第２導電型の
第２の半導体領域と、チャネル領域上に形成された第２
の絶縁体層と、第２の絶縁体層上に形成された電極とを
有したＳＯＩ構造のＭＯＳ型半導体素子を含むＳＯＩ構
造の半導体装置において、チャネル幅方向に並行になる
ように、且つ、第１の半導体領域に隣接するように第１
の絶縁体層上に設けられた第３の絶縁体層と、第３の絶
縁体層を第１の半導体領域とで挟むようにして第１の絶
縁体層上に設けられた第１導電型の第３の半導体領域
と、チャネル領域のチャネル幅方向における少なくとも
一方の端部にチャネル長方向において沿うように第１の
絶縁体層上に設けられた第１導電型の第４の半導体領域
であって、第３の半導体領域とチャネル領域とを電気的
に接続する第４の半導体領域とを有しており、第３の半
導体領域は、チャネル領域より不純物濃度が高くされ、
第４の半導体領域は、チャネル領域と不純物濃度が実質
的に同一であることを特徴とするＳＯＩ構造の半導体装
置が得られる。

【００４９】更に、本発明によれば、第１の絶縁体層上
に形成されたＳＯＩ構造のＭＯＳ型半導体素子を複数配
列して構成され、第１の絶縁体層上に隣り合うＭＯＳ型
半導体素子同士を分離するための第２の絶縁体層を有す
るＳＯＩ構造の半導体ゲートアレイであって、各ＭＯＳ
型半導体素子が、所定方向に一定のチャネル長を有する
と共に所定方向に対して直交する方向に一定のチャネル
幅を有するように第１の絶縁体層上に設けられたチャネ
ル領域と、チャネル領域のチャネル長方向における両端
部を挟持するように第１の絶縁体層上に設けられたソー
ス領域及びドレイン領域とを有するＳＯＩ構造の半導体
ゲートアレイにおいて、各ＭＯＳ型半導体素子のチャネ
ル領域のチャネル幅方向における少なくとも一方の端部
にチャネル長方向において沿うように形成された所定の
経路と、所定の経路を介して各ＭＯＳ型半導体素子のチ
ャネル領域と電気的に接続されたボディコンタクト領域
であって、チャネル領域に蓄積された余剰キャリアを引
く抜くためのボディコンタクト領域と、ボディコンタク
ト領域とボディコンタクト領域に隣り合う各ＭＯＳ型半
導体素子とを所定の経路を除いて分離するための第３の
絶縁体層と、ＭＯＳ型半導体素子、所定の経路及びボデ
ィコンタクト領域を囲むようにして形成されたフィール
ド絶縁膜とを有し、複数のＭＯＳ型半導体素子は、ボデ
ィコンタクト領域を共有するＳＯＩ構造の半導体ゲート
アレイが得られる。

【００５０】また、本発明によれば、第１の絶縁体層
と、所定方向に一定のチャネル長を有すると共に所定方
向に対して直交する方向に一定のチャネル幅を有するよ
うに第１の絶縁体層上の所定の領域に設けられた第１導
電型のチャネル領域と、チャネル領域のチャネル長方向
における一方の端部に隣接するように第１の絶縁体層上
に設けられた第２導電型の第１の半導体領域と、チャネ
ル領域のチャネル長方向における他方の端部に隣接する
ように第１の絶縁体層上に設けられた第２導電型の第２
の半導体領域と、チャネル領域上に形成された第２の絶
縁体層と、第２の絶縁体層上に形成された電極とを有し
たＳＯＩ構造のＭＯＳ型半導体素子が複数配列されてな
るＳＯＩ構造の半導体ゲートアレイであって、第１の絶
縁体層上に設けられた第３の絶縁体層と、第３の絶縁体
層とチャネル領域とが第１の半導体領域を挟むように配
置された第１のＭＯＳ型半導体素子と、第１のＭＯＳ型
半導体素子と第２の半導体領域を共有するように配置さ
れた第２のＭＯＳ型半導体素子と、第２のＭＯＳ型半導
体素子の第１の半導体領域を第２のＭＯＳ型半導体素子
のチャネル領域とで挟むようにして第１の絶縁体層上に
設けられた第４の絶縁体層と、第４の絶縁体層を第２の
ＭＯＳ型半導体素子の第１の半導体領域とで挟むように
して第１の絶縁体層上に設けられた第１導電型の第３の
半導体領域と、第３の半導体領域を第４の絶縁体層とで
挟むようにして第１の絶縁体層上に設けられた第５の絶
縁体層と、第５の絶縁体層とチャネル領域とが第１の半
導体領域を挟むように配置された第３のＭＯＳ型半導体
素子と、第３のＭＯＳ型半導体素子と第２の半導体領域
を共有するように配置された第４のＭＯＳ型半導体素子
と、第４のＭＯＳ型半導体素子の第１の半導体領域を第
４のＭＯＳ型半導体素子のチャネル領域とで挟むように
して第１の絶縁体層上に設けられた第６の絶縁体層と、
第１乃至第４のＭＯＳ型半導体素子のチャネル領域のチ
ャネル幅方向における少なくとも一方の端部にチャネル
長方向において沿うように第１の絶縁体層上に形成され
て第１乃至第４のＭＯＳ型半導体素子のチャネル領域と
第３の半導体領域を電気的に接続する第１導電型の第４
の半導体領域と、第１乃至第４のＭＯＳ型半導体素子と
第４の絶縁体層と第３の半導体領域と第５の絶縁体層と
第４の半導体領域とをチャネル幅方向の端部において挟
持するように設けられた第７の絶縁体層とを有する単位
セルが複数配列されており、複数の単位セルの各第３の
半導体領域の不純物濃度は、第１乃至第４のＭＯＳ型半
導体素子のチャネル領域より高くされており、隣り合う
単位セルは、第３の絶縁体層と第６の絶縁体層と第７の
絶縁体層との内のいずれか一つを共有するＳＯＩ構造の
半導体ゲートアレイが得られる。

【００５１】更に、本発明によれば、第１の絶縁体層
と、所定方向に一定のチャネル長を有すると共に所定方
向に対して直交する方向に一定のチャネル幅を有するよ
うに第１の絶縁体層上の所定の領域に設けられた第１導
電型のチャネル領域と、チャネル領域のチャネル長方向
における一方の端部に隣接するように第１の絶縁体層上
に設けられた第２導電型の第１の半導体領域と、チャネ
ル領域のチャネル長方向における他方の端部に隣接する
ように第１の絶縁体層上に設けられた第２導電型の第２
の半導体領域と、チャネル領域上に形成された第２の絶
縁体層と、第２の絶縁体層上に形成された電極とを有し
たＳＯＩ構造のＭＯＳ型半導体素子が複数配列されてな
るＳＯＩ構造の半導体ゲートアレイであって、第１のＭ
ＯＳ型半導体素子と、第１のＭＯＳ型半導体素子の第１
の半導体領域を第１のＭＯＳ型半導体素子のチャネル領
域とで挟むようにして第１の絶縁体層上に設けられた第
３の絶縁体層と、第３の絶縁体層を第１のＭＯＳ型半導
体素子とで挟むようにして第１の絶縁体層上に設けられ
た第１導電型の第３の半導体領域と、第３の半導体領域
を第３の絶縁体層とで挟むようにして第１の絶縁体層上
に設けられた第４の絶縁体層と、第４の絶縁体層とチャ
ネル領域とが第１の半導体領域を挟むように配置された
第２のＭＯＳ型半導体素子と、第１及び第２のＭＯＳ型
半導体素子のチャネル領域のチャネル幅方向における少
なくとも一方の端部にチャネル長方向において沿うよう
に第１の絶縁体層上に形成されて第１及び第２のＭＯＳ
型半導体素子のチャネル領域と第３の半導体領域を電気
的に接続する第１導電型の第４の半導体領域と、第１及
び第２のＭＯＳ型半導体素子と第３及び第４の絶縁体層
と第３の半導体領域と第４の半導体領域とをチャネル幅
方向の端部において挟持するように設けられた第５の絶
縁体層とを有する単位セルが複数配列されており、複数
の単位セルの各第３の半導体領域の不純物濃度は、第１
及び第２のＭＯＳ型半導体素子のチャネル領域より高く
されており、隣り合う単位セルは、第１のＭＯＳ型半導
体素子の第２の半導体領域と第２のＭＯＳ型半導体素子
の第２の半導体領域と第５の絶縁体層との内のいずれか
一つを共有することを特徴とするＳＯＩ構造の半導体ゲ
ートアレイが得られる。

【００５２】

【発明の実施の形態】本発明のＳＯＩ構造の半導体装置
は、ＳＯＩ構造のＭＯＳ型半導体素子に基板浮遊効果を
防ぐためのボディコンタクト領域を設けたものであっ
て、一定のチャネル長をもつチャネル領域と、ソース／
ドレイン領域と絶縁体を介して設けられたボディコンタ
クト領域と、チャネル領域とボディコンタクト領域とを
電気的に接続するためにソース／ドレイン領域と同一面
上に設けられた所定の経路とを有することを特徴とする
ものである。

【００５３】また、本発明のＳＯＩ構造の半導体ゲート
アレイは、ＳＯＩ構造のＭＯＳ型半導体素子を備えた本
発明のＳＯＩ構造の半導体装置を複数配列してゲートア
レイ化したものであり、且つ、複数のＭＯＳ型半導体素
子で１つのボディコンタクト領域を共有したものであ
る。

【００５４】以下に、本発明のＳＯＩ構造の半導体装置
及びＳＯＩ構造の半導体ゲートアレイを様々な実施の形
態を挙げて説明する。

【００５５】尚、本発明をより具体的に説明するために
チャネル領域はｐ型とする。

【００５６】（第１の実施の形態）本発明の第１の実施
の形態は、ＳＯＩ構造のＭＯＳ型半導体素子を含む半導
体装置に関するものであり、以下に述べる他の実施の形
態の基本となるものである。

【００５７】本実施の形態のＳＯＩ構造の半導体装置
は、図１乃至図５に示される構成を有している。

【００５８】具体的に説明すると、本実施の形態のＳＯ
Ｉ構造の半導体装置は、図３乃至図５に示すように、単
結晶シリコン基板１と、単結晶シリコン基板１上にＳＯ
Ｉ技術を用いて形成された第１の絶縁体層２と、第１の
絶縁体層２上の所定の領域に設けられたｐ型のチャネル
領域３と、チャネル領域３の一方の端部に隣接するよう
に第１の絶縁体層２上に設けられたｎ⁺型のソース領域
４と、チャネル領域３の他方の端部に隣接するように第
１の絶縁体層２上に設けられたｎ⁺型のドレイン領域５
と、チャネル領域３上に形成された第２の絶縁体層（ゲ
ート絶縁膜）６と、ゲート絶縁膜６上に形成されたゲー
ト電極７とを有したＭＯＳ型半導体素子を備えている。

【００５９】ここで、図１及び図２の左右方向をチャネ
ル幅方向と呼び、チャネル幅方向と直交する方向をチャ
ネル長方向と呼ぶ。

【００６０】従って、図２から明らかな通り、チャネル
領域３は一定のチャネル長を有しており、且つ、ソース
領域４及びドレイン領域５はチャネル領域３とチャネル
長方向において隣接していることが理解される。

【００６１】また、図示されたＳＯＩ構造の半導体装置
は、ソース領域４をチャネル領域３とで挟むようにして
第１の絶縁体層２上に設けられた第３の絶縁体層１０
と、第３の絶縁体層１０をソース領域４とで挟むように
して第１の絶縁体２層上に設けられたｐ⁺⁺型の半導体領
域からなるボディコンタクト領域９と、第１の絶縁体層
２上であってチャネル領域３、ソース領域４、及びドレ
イン領域５のチャネル幅方向の端部にチャネル長方向に
沿うように設けられてチャネル領域３とボディコンタク
ト領域９とを電気的に接続するｐ⁺型の半導体領域から
なる所定の経路８とを有している。

【００６２】ここで、所定の領域８の導電型を示すｐ⁺
型は、ｐ型で、且つ、チャネル領域３より不純物濃度が
高いことを意味し、ボディコンタクト領域９の導電型を
示すｐ⁺⁺型は、ｐ型で、且つ、所定の領域８より不純物
濃度が高いことを意味する。

【００６３】更に、実用的には、図３に示されているよ
うに、ボディコンタクト領域９には、ボディコンタクト
領域９からチャネル領域３の余剰キャリアを素子外部へ
取り出すためのコンタクト配線１１と、素子全体を覆う
ように設けられた層間絶縁膜１３と、コンタクト配線１
１と電気的に接続されるように層間絶縁膜１３上に設け
られたボディコンタクト用配線層１２とを有している。

【００６４】このような構成を有するＳＯＩ構造の半導
体装置において、チャネル領域３に蓄積された余剰キャ
リアは、所定の経路８、ボディコンタクト領域９、コン
タクト配線１１、ボディコンタクト用配線層１２を介し
て外部に引き抜かれる。

【００６５】従って、チャネル領域が電気的に浮遊して
しまう、いわゆる基板浮遊効果を防ぐことができる。

【００６６】また、このような構成を有したＳＯＩ構造
の半導体装置においては、チャネル領域３が一定のチャ
ネル長を有するものであるため、高速化の妨げとなるゲ
ート容量の増加がない。

【００６７】また、ボディコンタクト領域９とソース領
域４の間には、所定の経路８を除いて絶縁体層１０が設
けられているため、ボディコンタクト領域９とソース領
域４との接合耐圧が低下するのを防ぐことができる。

【００６８】また、所定の経路８は比較的低い不純物濃
度を有しており、更に、所定の経路８はソース・ドレイ
ン領域４、５とチャネル幅方向の端部でのみ接している
ため、装置全体の容量が大きくならなくて済み、高速化
を計ることができる。

【００６９】更に、従来のバルク型のゲートアレイにお
けるウェルコンタクトにあたる領域をそのままボディコ
ンタクトとして用いることができるため、従来のバルク
型のゲートアレイの設計レイアウトをそのまま適用する
ことができる。

【００７０】尚、本発明の第１の実施の形態において、
ボディコンタクト領域９は、ソース領域４側に設けられ
ているが、ドレイン領域５側に設けられても良い。

【００７１】また、本発明の第１の実施の形態におい
て、所定の経路８は、第１の絶縁体層２上であってチャ
ネル領域３のチャネル幅方向の端部の双方に設けられて
いるが、ボディコンタクト領域９とチャネル領域３とを
電気的に接続していれば良く、例えば第１の絶縁体層２
上であってチャネル領域３のチャネル幅方向の端部の一
方のみに設けられていても良い。

【００７２】即ち、所定の経路８は、ソース領域４及び
ドレイン領域５と同一面上に設けられており、且つ、ボ
ディコンタクト領域９とチャネル領域３とを電気的に接
続していれば良い。

【００７３】また、本発明の第１の実施の形態におい
て、所定の経路８は、チャネル領域３より不純物濃度が
高く（ｐ⁺型）、ボディコンタクト領域９は、所定の経
路より不純物濃度が高い（ｐ⁺⁺型）ものであるとしてい
るが、例えば、図６に示される様に、所定の経路８をチ
ャネル領域３と実質的に同一の不純物濃度（ｐ型）とし
ても良い。

【００７４】更に、本発明の第１の実施の形態において
は、チャネル領域３、ソース領域４、及びドレイン領域
５を構成する単結晶シリコン層の膜厚を特に明記してい
ないが、３００×１０^-8ｃｍ以上２０００×１０^-8ｃｍ
以下の範囲で形成された膜厚を有した薄膜ＳＯＩ構造と
しても良い。

【００７５】尚、薄膜ＳＯＩ構造とすると、前述したよ
うに、更にパンチスルー現象を防止することが出来ると
いう利点を有することになる。

【００７６】（第２の実施の形態）本発明の第２の実施
の形態のＳＯＩ構造の半導体ゲートアレイは、第１の実
施の形態のＳＯＩ構造の半導体装置の形状における特徴
を応用して、４つのＳＯＩ構造のＭＯＳ型半導体素子が
１つのボディコンタクト領域を共有するようにアレイ化
したものである。

【００７７】言い換えれば、本発明の第２の実施の形態
のＳＯＩ構造の半導体ゲートアレイは、図７及び図８に
示されている様に、４つのＳＯＩ構造のＭＯＳ型半導体
素子を有する単位セルが複数配列されている構成を有し
ているものである。

【００７８】ここで、第２の実施の形態の単位セルは、
単結晶シリコン基板１と、単結晶シリコン基板２上にＳ
ＯＩ技術を用いて形成された第１の絶縁体層２と、第１
の絶縁体層２上に形成されて互いにドレイン領域５を共
有している第１及び第２の半導体素子と、第１の絶縁体
層２上に形成されて互いにドレイン領域５を共有してい
る第３及び第４の半導体素子と、第２の半導体素子と第
３の半導体素子の間に順に形成された第４の絶縁体層１
０、ボディコンタクト領域９、及び第５の絶縁体層１０
と、第１乃至第４の半導体素子の各々のチャネル領域３
とボディコンタクト領域９とを電気的に接続するように
第１の絶縁体層２上に設けられた所定の経路８と、第１
の絶縁体層２上においてこれらの全てを囲むようにして
設けられたフィールド酸化膜１４とを有している。

【００７９】具体的に説明すると、本実施の形態の各Ｍ
ＯＳ型半導体素子は、第１の絶縁体層２上の所定の領域
に設けられたｐ型のチャネル領域３と、チャネル領域３
の一方の端部に隣接するように第１の絶縁体層２上に設
けられたｎ⁺型のソース領域４と、チャネル領域３の他
方の端部に隣接するように第１の絶縁体層２上に設けら
れたｎ⁺型のドレイン領域５と、チャネル領域３上に形
成された第２の絶縁体層（ゲート絶縁膜）６と、ゲート
絶縁膜６上に形成されたゲート電極７とを有している。

【００８０】ここで、図７の左右方向をチャネル幅方向
と呼び、チャネル幅方向と直交する方向をチャネル長方
向と呼ぶ。

【００８１】従って、図７から明らかな通り、各チャネ
ル領域３は一定のチャネル長を有しており、且つ、各ソ
ース領域４及びドレイン領域５は夫々チャネル領域３と
チャネル長方向において隣接していることが理解され
る。

【００８２】以上より、本実施の形態の単位セルは、よ
り詳細には、第１の絶縁体層２上に設けられた第３の絶
縁体層（フィールド酸化膜）１４と、第３の絶縁体層と
チャネル領域３とがソース領域４を挟むように配置され
た第１のＭＯＳ型半導体素子と、第１のＭＯＳ型半導体
素子とドレイン領域５を共有するように配置された第２
のＭＯＳ型半導体素子と、第２のＭＯＳ型半導体素子の
ソース領域４を第２のＭＯＳ型半導体素子のチャネル領
域３とで挟むようにして第１の絶縁体層２上に設けられ
た第４の絶縁体層１０と、第４の絶縁体層１０を第２の
ＭＯＳ型半導体素子のソース領域４とで挟むようにして
第１の絶縁体層２上に設けられたｐ⁺⁺型の半導体領域か
らなるボディコンタクト領域９とを有している。

【００８３】また、本実施の形態の単位セルは、ボディ
コンタクト領域９から見て第１及び第２のＭＯＳ型半導
体素子と反対側に次のような構成を有している。

【００８４】即ち、本実施の形態の単位セルは、更に、
ボディコンタクト領域９を第４の絶縁体層１０とで挟む
ようにして第１の絶縁体層２上に設けられた第５の絶縁
体層１０と、第５の絶縁体層１０とチャネル領域３とが
ソース領域４を挟むように配置された第３のＭＯＳ型半
導体素子と、第３のＭＯＳ型半導体素子とドレイン領域
５を共有するように配置された第４のＭＯＳ型半導体素
子と、第４のＭＯＳ型半導体素子のソース領域４を第４
のＭＯＳ型半導体素子のチャネル領域３とで挟むように
して第１の絶縁体層２上に設けられた第６の絶縁体層
（フィールド酸化膜）１４とを有している。

【００８５】その上で、本実施の形態の単位セルは、第
１の絶縁体層２上であって第１乃至第４の全てのＭＯＳ
型半導体素子のチャネル幅方向の端部においてチャネル
長方向に沿うように形成されて第１乃至第４のＭＯＳ型
半導体素子の各々のチャネル領域３とボディコンタクト
領域９とを電気的に接続するｐ⁺型の半導体領域からな
る所定の経路８と、第１乃至第４のＭＯＳ型半導体素子
と第４の絶縁体層１０とボディコンタクト領域９と第５
の絶縁体層１０と所定の経路８とを第１乃至第４のＭＯ
Ｓ型半導体素子のチャネル幅方向の端部において挟持す
るように設けられた第７の絶縁体層（フィールド酸化
膜）１４とを有した構成をしている。

【００８６】ここで、所定の領域８の導電型を示すｐ⁺
型は、ｐ型で、且つ、チャネル領域３より不純物濃度が
高いことを意味し、ボディコンタクト領域９の導電型を
示すｐ⁺⁺型は、ｐ型で、且つ、所定の領域８より不純物
濃度が高いことを意味する。

【００８７】更に、本実施の形態のＳＯＩ構造の半導体
ゲートアレイは、この単位セルが複数配列された構成を
しており、隣り合う夫々の単位セルが周辺部を囲むフィ
ールド酸化膜（第３の絶縁体層、第６の絶縁体層、第７
の絶縁体層）１４の内のいずれか一つを共有している。

【００８８】ここで、図７においては、図面の簡略化の
ために、単位セルをチャネル長方向にのみ配列したもの
を示してあるが、チャネル幅方向にも同様にして配列さ
れることはいうまでもない。また、図８においても、図
面の簡略化のために、一層のみの形態を示すものになっ
ているが、多層にしても良いことはいうまでもない。

【００８９】尚、本実施の形態のＳＯＩ構造の半導体ゲ
ートアレイにおいても、実用的には、図８に示されてい
るように、各ボディコンタクト領域９には、ボディコン
タクト領域９からチャネル領域３の余剰キャリアを素子
外部へ取り出すための各コンタクト配線１１と、複数の
半導体素子全体を覆うように設けられた層間絶縁膜１３
と、各コンタクト配線１１と電気的に接続されるように
層間絶縁膜１３上に設けられた各ボディコンタクト用配
線層１２とを有している。

【００９０】このような構成を有したＳＯＩ構造の半導
体ゲートアレイにおいて、各半導体素子のチャネル領域
３に蓄積された余剰キャリアは、所定の経路８、ボディ
コンタクト領域９、コンタクト配線１１、ボディコンタ
クト用配線層１２を介して外部に引き抜かれる。

【００９１】従って、チャネル領域が電気的に浮遊して
しまう、いわゆる基板浮遊効果を防ぐことができる。

【００９２】また、以上のような構成からなるＳＯＩ構
造の半導体ゲートアレイにおいても、第１の実施の形態
と同様に、チャネル領域３が一定のチャネル長を有する
ものであるため、高速化の妨げとなるゲート容量の増加
がない。

【００９３】また、各ボディコンタクト領域９と夫々に
最も近いソース領域４の間には、所定の経路８を除き絶
縁体層１０が設けられているため、ボディコンタクト領
域９とソース領域４との接合耐圧が低下するのを防ぐこ
とができる。

【００９４】また、所定の経路８は、比較的低い不純物
濃度を有しており、更に、所定の経路８はソース・ドレ
イン領域４、５とチャネル幅方向における端部でのみ接
しているため、各半導体素子の容量が大きくならなくて
済み、ひいては半導体ゲートアレイ全体としても、高速
化を計ることができる。

【００９５】更に、第２の実施の形態のＳＯＩ構造の半
導体ゲートアレイにおいては、４つの半導体素子が１つ
のボディコンタクト領域９を共有しているため、ゲート
アレイ全体としてみると小型化が達成されている。

【００９６】尚、本発明の第２の実施の形態において
も、第１の実施の形態と同様に、ボディコンタクト領域
９は、ソース領域４側に設けられているが、ドレイン領
域５側に設けられても良い。

【００９７】また、本発明の第２の実施の形態におい
て、所定の経路８は、第１の絶縁体層２上であってチャ
ネル領域３のチャネル幅方向における端部の双方に設け
られているが、ボディコンタクト領域９とチャネル領域
３とを電気的に接続していれば良く、例えば第１の絶縁
体層２上であってチャネル領域３のチャネル幅方向の端
部の一方のみに設けられていても良い。

【００９８】即ち、所定の経路８は、ソース領域４及び
ドレイン領域５と同一面上に設けられており、且つ、ボ
ディコンタクト領域９とチャネル領域３とを電気的に接
続していれば良い。

【００９９】また、本発明の第２の実施の形態におい
て、所定の経路８は、チャネル領域３より不純物濃度が
高く（ｐ⁺型）、ボディコンタクト領域９は、所定の経
路８より不純物濃度が高い（ｐ⁺⁺型）ものであるとして
いるが、例えば、所定の経路８をチャネル領域と実質的
に同一の不純物濃度（ｐ型）としても良い。

【０１００】更に、本発明の第２の実施の形態において
は、チャネル領域３、ソース領域４、及びドレイン領域
５を構成する単結晶シリコン層の膜厚を特に明記してい
ないが、３００×１０^-8ｃｍ以上２０００×１０^-8ｃｍ
以下の範囲で形成された膜厚を有した薄膜ＳＯＩ構造と
しても良い。

【０１０１】尚、薄膜ＳＯＩ構造とすると、更に前述し
たように、パンチスルー現象やを防止することが出来る
という利点を有することになる。

【０１０２】（第３の実施の形態）本発明の第３の実施
の形態のＳＯＩ構造の半導体ゲートアレイは、第１の実
施の形態のＳＯＩ構造の半導体装置の形状における特徴
を応用して、２つのＳＯＩ構造のＭＯＳ型半導体素子が
１つのボディコンタクト領域を共有するようにアレイ化
したものである。

【０１０３】言い換えれば、本発明の第３の実施の形態
のＳＯＩ構造の半導体ゲートアレイは、図９及び図１０
に示されている様に、２つのＳＯＩ構造のＭＯＳ型半導
体素子を有する単位セルが複数配列されている構成を有
しているものである。

【０１０４】ここで、第３の実施の形態の単位セルは、
単結晶シリコン基板１と、単結晶シリコン基板２上にＳ
ＯＩ技術を用いて形成された第１の絶縁体層２と、第１
の絶縁体層上に形成された第１の半導体素子と、第３の
絶縁体層１０と、ボディコンタクト領域９と、第４の絶
縁体層１０と、第２の半導体素子と、第１及び第２の半
導体素子の各々のチャネル領域３とボディコンタクト領
域９とを電気的に接続するように第１の絶縁体層２上に
設けられた所定の経路８と、これら全てをチャネル幅方
向（図９における左右方向）において挟持するように第
１の絶縁体層２上に設けられたフィールド酸化膜（図示
せず）とを有している。

【０１０５】具体的に説明すると、本実施の形態の各Ｍ
ＯＳ型半導体素子は、第１の絶縁体層２上の所定の領域
に設けられたｐ型のチャネル領域３と、チャネル領域３
の一方の端部に隣接するように第１の絶縁体層２上に設
けられたｎ⁺型のソース領域４と、チャネル領域３の他
方の端部に隣接するように第１の絶縁体層２上に設けら
れたｎ＋型のドレイン領域５と、チャネル領域３上に形
成された第２の絶縁体層（ゲート絶縁膜）６と、ゲート
絶縁膜６上に形成されたゲート電極７とを有している。

【０１０６】ここで、図９の左右方向をチャネル幅方向
と呼び、チャネル幅方向と直交する方向をチャネル長方
向と呼ぶ。

【０１０７】従って、図９から明らかな通り、各チャネ
ル領域３は一定のチャネル長を有しており、且つ、各ソ
ース領域４及びドレイン領域５は夫々チャネル領域３と
チャネル長方向において隣接していることが理解され
る。

【０１０８】以上より、本実施の形態の単位セルは、よ
り詳細には、第１のＭＯＳ型半導体素子と、第１のＭＯ
Ｓ型半導体素子のソース領域４とチャネル幅方向におい
て隣接するように第１の絶縁体層２上に設けられた第３
の絶縁体層１０と、第３の絶縁体層１０を第１のＭＯＳ
型半導体素子とで挟むようにして第１の絶縁体層２上に
設けられたｐ⁺⁺型のボディコンタクト領域９と、ボディ
コンタクト領域９を第３の絶縁体層１０とで挟むように
して第１の絶縁体層２上に設けられた第４の絶縁体層１
０と、第４の絶縁体層１０とチャネル領域３とがソース
領域４を挟むように配置された第２のＭＯＳ型半導体素
子とを有している。

【０１０９】更に、本実施の形態の単位セルは、第１及
び第２の全てのＭＯＳ型半導体素子のチャネル幅方向の
端部において、チャネル長方向に沿うように第１の絶縁
体層２上に形成されて、第１及び第２のＭＯＳ型半導体
素子のチャネル領域３とボディコンタクト領域９とを電
気的に接続するｐ⁺型の所定の経路８を有している。

【０１１０】ここで、所定の領域８の導電型を示すｐ⁺
型は、ｐ型で、且つ、チャネル領域３より不純物濃度が
高いことを意味し、ボディコンタクト領域９の導電型を
示すｐ⁺⁺型は、ｐ型で、且つ、所定の領域８より不純物
濃度が高いことを意味する。

【０１１１】更に、本実施の形態の単位セルは、第１及
び第２のＭＯＳ型半導体素子と第３及び第４の絶縁体層
１０とボディコンタクト領域９と所定の経路８とをチャ
ネル幅方向の端部において挟持するように設けられた第
５の絶縁体層（フィールド酸化膜）１４（図示せず）と
を有した構成をしている。

【０１１２】また、本実施の形態のＳＯＩ構造の半導体
ゲートアレイは、この単位セルが複数配列された構成を
しており、隣り合う夫々の単位セルが、チャネル幅方向
においては第５の絶縁体層１４を、チャネル長方向にお
いてはドレイン領域５を共有している。

【０１１３】ここで、図９においては、図面の簡略化の
ために、単位セルをチャネル長方向にのみ配列したもの
を示してあるが、チャネル幅方向にも同様にして配列さ
れることは言うまでもない。また、図１０においても、
図面の簡略化のために、一掃のみの形態を示すものにな
っているが、多層にしても良いことは言うまでもない。

【０１１４】尚、本実施の形態のＳＯＩ構造の半導体ゲ
ートアレイにおいても、実用的には、図１０に示されて
いるように、各ボディコンタクト領域９には、ボディコ
ンタクト領域９からチャネル領域３の余剰キャリアを素
子外部へ取り出すための各コンタクト配線１１と、複数
の半導体素子全体を覆うように設けられた層間絶縁膜１
３と、各コンタクト配線１１と電気的に接続されるよう
に層間絶縁膜１３上に設けられた各ボディコンタクト用
配線層１２とを有している。

【０１１５】このような構成を有したＳＯＩ構造の半導
体ゲートアレイにおいて、各半導体素子のチャネル領域
３に蓄積された余剰キャリアは、所定の経路８、ボディ
コンタクト領域９、コンタクト配線１１、ボディコンタ
クト用配線層１２を介して外部に引き抜かれる。

【０１１６】従って、チャネル領域３が電気的に浮いて
しまう、いわゆる基板浮遊効果を防ぐことができる。

【０１１７】また、以上のような構成からなるＳＯＩ構
造の半導体ゲートアレイにおいても、第１の実施の形態
と同様に、チャネル領域３が一定のチャネル長を有する
ものであるため、高速化の妨げとなるゲート容量の増加
がない。

【０１１８】また、各ボディコンタクト領域９と夫々に
最も近いソース領域４の間には、所定の経路８を除き絶
縁体層１０が設けられているため、ボディコンタクト領
域９とソース領域４との接合耐圧が低下するのを防ぐこ
とができる。

【０１１９】また、所定の経路８は、比較的低い不純物
濃度を有しており、更に、所定の経路８はソース・ドレ
イン領域４、５とチャネル幅方向における端部でのみ接
しているため、各半導体素子の容量が大きくならなくて
済み、ひいては半導体ゲートアレイ全体としても、高速
化を計ることができる。

【０１２０】更に、第３の実施の形態のＳＯＩ構造の半
導体ゲートアレイにおいては、２つの半導体素子が１つ
のボディコンタクト領域９を共有しているため、ゲート
アレイ全体としてみると小型化が達成されている。

【０１２１】尚、本発明の第３の実施の形態において
も、第１の実施の形態と同様に、ボディコンタクト領域
９は、ソース領域４側に設けられているが、ドレイン領
域５側に設けられても良い。

【０１２２】また、本発明の第３の実施の形態におい
て、所定の経路８は、第１の絶縁体層２上であってチャ
ネル領域３のチャネル幅方向における端部の双方に設け
られているが、ボディコンタクト領域９とチャネル領域
３とを電気的に接続していれば良く、例えば第１の絶縁
体層２上であってチャネル領域３のチャネル幅方向の端
部の一方のみに設けられていても良い。

【０１２３】即ち、所定の経路８は、ソース領域４及び
ドレイン領域５と同一面上に設けられており、且つ、ボ
ディコンタクト領域９とチャネル領域３とを電気的に接
続していれば良い。

【０１２４】また、本発明の第３の実施の形態におい
て、所定の経路８は、チャネル領域３より不純物濃度が
高く（ｐ⁺型）、ボディコンタクト領域９は、所定の経
路８より不純物濃度が高い（ｐ⁺⁺型）ものであるとして
いるが、例えば、所定の経路８をチャネル領域と実質的
に同一の不純物濃度（ｐ型）としても良い。

【０１２５】更に、本発明の第３の実施の形態において
は、チャネル領域３、ソース領域４、及びドレイン領域
５を構成する単結晶シリコン層の膜厚を特に明記してい
ないが、３００×１０^-8ｃｍ以上２０００×１０^-8ｃｍ
以下の範囲で形成された膜厚を有した薄膜ＳＯＩ構造と
しても良い。

【０１２６】尚、薄膜ＳＯＩ構造とすると、更に前述し
たように、パンチスルー現象やを防止することが出来る
という利点を有することになる。

【０１２７】

【発明の効果】以上、説明してきたように、本発明によ
れば、チャネル領域に蓄積された余剰キャリアを取り出
すためのボディコンタクト領域を有していることによ
り、基板浮遊効果を防ぐことができる。

【０１２８】更に、本発明によれば、ボディコンタクト
領域とソース領域及びドレイン領域との間には絶縁体層
が介在しているため、ボディコンタクト領域とソース領
域及びドレイン領域との接合耐圧の低下が防がれたＳＯ
Ｉ構造のＭＯＳ型半導体装置が得られる。

【０１２９】また、本発明によれば、その上で、１つの
ＭＯＳ型半導体素子内において、チャネル長を一定とし
てあるため、高速化の妨げとなるゲート容量の増加がな
い。

【０１３０】更に、本発明によれば、ボディコンタクト
領域とチャネル領域とを電気的に接続する所定の経路
は、比較的低い不純物濃度を有しており、更に、所定の
経路はソース・ドレイン領域と接する面積が比較的小さ
いため、容量をできるだけ小さくし高速化が計られたＳ
ＯＩ構造のＭＯＳ型半導体装置を得ることができる。

【０１３１】また、本発明によれば、上記のＳＯＩ構造
のＭＯＳ型半導体装置をゲートアレイ化したＳＯＩ構造
のＭＯＳ型半導体ゲートアレイを得ることが出来る。

【０１３２】更に、本発明によれば、ボディコンタクト
領域を複数のＳＯＩ構造のＭＯＳ型半導体素子で共有す
ることにより小型化が達成されたＳＯＩ構造のＭＯＳ型
半導体装置を得ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態のＳＯＩ構造の半導
体装置において、層間絶縁膜及びフィールド酸化膜を省
略したものを上面からみた図である。

【図２】本発明の第１の実施の形態のＳＯＩ構造の半導
体装置において、ソース・ドレイン領域と同一面上の構
成を示す図である。

【図３】図１における３−３断面を示す図である。

【図４】図１における４−４断面を示す図である。

【図５】図１における５−５断面を示す図である。

【図６】本発明の第１の実施の形態のＳＯＩ構造の半導
体装置の他の例を示す図である。

【図７】本発明の第２の実施の形態のＳＯＩ構造の半導
体ゲートアレイの層間絶縁膜及びフィールド酸化膜を省
略したものを上面からみた図である。

【図８】図７における８−８断面を示すものであって層
間絶縁膜及びフィールド酸化膜を加えた図である。

【図９】本発明の第３の実施の形態のＳＯＩ構造の半導
体ゲートアレイの層間絶縁膜及びフィールド酸化膜を省
略したものを上面からみた図である。

【図１０】図９における１０−１０断面を示すものであ
って層間絶縁膜及びフィールド酸化膜を加えた図であ
る。

【図１１】従来の一般的なＳＯＩ構造の半導体装置の概
略断面図である。

【図１２】引用例１のＳＯＩ構造の半導体装置のソース
・ドレイン領域と同一平面を示す図である。

【図１３】図１２における１３−１３断面であって、フ
ィールド酸化膜を加えた図である。

【図１４】引用例２のＳＯＩ構造の半導体装置のソース
・ドレイン領域と同一平面を示す図である。

【図１５】図１４においてチャネル領域上にゲート電極
が設けられていることを示す図である。

【図１６】引用例３のＳＯＩ構造の半導体装置のソース
・ドレイン領域と同一平面を示す図である。

【図１７】引用例４のＳＯＩ構造の半導体装置のソース
・ドレイン領域と同一平面を示す図である。

【図１８】引用例４のＳＯＩ構造の半導体装置を図１７
の１８−１８の位置で切ったときの断面を示す図であ
る。

【符号の説明】

１単結晶シリコン基板２第１の絶縁体層３チャネル領域４ソース領域５ドレイン領域６ゲート絶縁膜７ゲート電極８所定の経路９ボディコンタクト領域１０絶縁体層１１コンタクト配線１２ボディコンタクト用配線層１３層間絶縁膜１４フィールド絶縁膜３１チャネル長の異なる領域７１ゲート長の異なる領域９１ウェル領域９２ボディコンタクト領域

Claims

(57)【特許請求の範囲】

【請求項１】絶縁体層上に形成されたＭＯＳ型半導体
素子を含むＳＯＩ構造の半導体装置であって、前記ＭＯＳ型半導体素子が、前記絶縁体層上に形成され
た第１導電型のチャネル領域と、前記チャネル領域を挟
むように前記絶縁体層上に形成された２つの第２導電型
の半導体領域とを有するＳＯＩ構造の半導体装置におい
て、ボディコンタクト領域と、前記チャネル領域と前記ボディコンタクト領域とを電気
的に接続する所定の経路とを備えており、前記ボディコンタクト領域と前記半導体領域との間には
絶縁層が介在しており、更に、前記ＭＯＳ型半導体素子、前記ボディコンタクト
領域及び前記所定の経路を囲むようにしてフィールド絶
縁膜が設けられていることを特徴とするＳＯＩ構造の半
導体装置。
【請求項２】第１の絶縁体層と、該第１の絶縁体層上
に形成されたＭＯＳ型半導体素子を含むＳＯＩ構造の半
導体装置であって、前記ＭＯＳ型半導体素子が、所定方向に一定のチャネル
長を有すると共に前記所定方向に対して直交する方向に
一定のチャネル幅を有するように前記第１の絶縁体層上
に設けられたチャネル領域と、該チャネル領域の前記チ
ャネル長方向における両端部を挟持するように前記第１
の絶縁体層上に設けられたソース領域及びドレイン領域
とを有するＳＯＩ構造の半導体装置において、該ソース領域及びドレイン領域の少なくとも一方に隣接
して設けられ、前記チャネル領域の前記チャネル幅方向
に並行に、且つ、前記第１の絶縁体層上に形成された第
２の絶縁体層と、前記ソース領域及びドレイン領域と同一面上において前
記チャネル領域に接続されるように設けられ、前記チャ
ネル長方向に延びる所定の経路と、前記ソース領域及びドレイン領域の少なくとも一方と前
記第２の絶縁体層を挟持するように設けられると共に前
記所定の経路を介して前記チャネル領域と電気的に接続
されたボディコンタクト領域と、前記ＭＯＳ型半導体素子、前記所定の経路、及び前記ボ
ディコンタクト領域を囲むようにして設けれたフィール
ド絶縁膜とを有することを特徴とするＳＯＩ構造の半導
体装置。
【請求項３】第１の絶縁体層と、所定の方向に一定の
チャネル長を有すると共に前記所定の方向に対して直交
する方向に一定のチャネル幅を有するように該第１の絶
縁体層上の所定の領域に設けられた第１導電型のチャネ
ル領域と、該チャネル領域の前記チャネル長方向におけ
る一方の端部に隣接するように前記第１の絶縁体層上に
設けられた第２導電型の第１の半導体領域と、該チャネ
ル領域の前記チャネル長方向における他方の端部に隣接
するように前記第１の絶縁体層上に設けられた第２導電
型の第２の半導体領域と、前記チャネル領域上に形成さ
れた第２の絶縁体層と、該第２の絶縁体層上に形成され
た電極とを有したＳＯＩ構造のＭＯＳ型半導体素子を含
むＳＯＩ構造の半導体装置において、前記チャネル幅方向に並行になるように、且つ、前記第
１の半導体領域に隣接するように前記第１の絶縁体層上
に設けられた第３の絶縁体層と、前記第３の絶縁体層を前記第１の半導体領域とで挟むよ
うにして前記第１の絶縁体層上に設けられた第１導電型
の第３の半導体領域と、前記チャネル領域の前記チャネル幅方向における少なく
とも一方の端部に前記チャネル長方向において沿うよう
に前記第１の絶縁体層上に設けられた第１導電型の第４
の半導体領域であって、前記第３の半導体領域と前記チ
ャネル領域とを電気的に接続する前記第４の半導体領域
と、前記ＭＯＳ型半導体素子、前記第３の半導体領域及び前
記第４の半導体領域を囲むようにして設けられたフィー
ルド絶縁膜とを有しており、前記第３の半導体領域は、前記チャネル領域より不純物
濃度が高くされていることを特徴とするＳＯＩ構造の半
導体装置。
【請求項４】請求項３に記載のＳＯＩ構造の半導体装
置において、前記第３の半導体領域をボディコンタクト領域とし、前
記第３の半導体領域上の所定の位置にコンタクト配線を
有し、前記チャネル領域に蓄積された余剰キャリアを前記第４
の半導体領域及び前記ボディコンタクト領域を介して、
前記コンタクト配線から取り出すことを特徴とするＳＯ
Ｉ構造の半導体装置。
【請求項５】第１の絶縁体層と、所定の方向に一定の
チャネル長を有すると共に前記所定の方向に対して直交
する方向に一定のチャネル幅を有するように該第１の絶
縁体層上の所定の領域に設けられた第１導電型のチャネ
ル領域と、該チャネル領域の前記チャネル長方向におけ
る一方の端部に隣接するように前記第１の絶縁体層上に
設けられた第２導電型の第１の半導体領域と、該チャネ
ル領域の前記チャネル長方向における他方の端部に隣接
するように前記第１の絶縁体層上に設けられた第２導電
型の第２の半導体領域と、前記チャネル領域上に形成さ
れた第２の絶縁体層と、該第２の絶縁体層上に形成され
た電極とを有したＳＯＩ構造のＭＯＳ型半導体素子を含
むＳＯＩ構造の半導体装置において、前記チャネル幅方向に並行になるように、且つ、前記第
１の半導体領域に隣接するように前記第１の絶縁体層上
に設けられた第３の絶縁体層と、前記第３の絶縁体層を前記第１の半導体領域とで挟むよ
うにして前記第１の絶縁体層上に設けられた第１導電型
の第３の半導体領域と、前記チャネル領域の前記チャネル幅方向における少なく
とも一方の端部に前記チャネル長方向において沿うよう
に前記第１の絶縁体層上に設けられた第１導電型の第４
の半導体領域であって、前記第３の半導体領域と前記チ
ャネル領域とを電気的に接続する前記第４の半導体領域
とを有しており、前記第３の半導体領域は、前記チャネル領域より不純物
濃度が高くされ、前記第４の半導体領域は、前記チャネル領域と不純物濃
度が実質的に同一であることを特徴とするＳＯＩ構造の
半導体装置。
【請求項６】請求項３又は請求項４に記載のＳＯＩ構
造の半導体装置において、前記第４の半導体領域は、前記チャネル領域より不純物
濃度が高く、且つ、前記第３の半導体領域より不純物濃
度が低いことを特徴とするＳＯＩ構造の半導体装置。
【請求項７】請求項３乃至請求項６のいずれかに記載
のＳＯＩ構造の半導体装置であって、前記チャネル領域、前記第１の半導体領域、及び前記第
２の半導体領域の夫々の膜厚は、３００×１０^−８ｃｍ
以上２０００×１０^−８ｃｍ以下の範囲で形成されたこ
とを特徴とする薄膜ＳＯＩ構造の半導体装置。
【請求項８】第１の絶縁体層上に形成されたＳＯＩ構
造のＭＯＳ型半導体素子を複数配列して構成され、前記
第１の絶縁体層上に隣り合う前記ＭＯＳ型半導体素子同
士を分離するための第２の絶縁体層を有するＳＯＩ構造
の半導体ゲートアレイであって、前記各ＭＯＳ型半導体素子が、所定方向に一定のチャネ
ル長を有すると共に前記所定方向に対して直交する方向
に一定のチャネル幅を有するように前記第１の絶縁体層
上に設けられたチャネル領域と、該チャネル領域の前記
チャネル長方向における両端部を挟持するように前記第
１の絶縁体層上に設けられたソース領域及びドレイン領
域とを有するＳＯＩ構造の半導体ゲートアレイにおい
て、前記各ＭＯＳ型半導体素子のチャネル領域の前記チャネ
ル幅方向における少なくとも一方の端部に前記チャネル
長方向において沿うように形成された所定の経路と、前記所定の経路を介して前記各ＭＯＳ型半導体素子のチ
ャネル領域と電気的に接続されたボディコンタクト領域
であって、前記チャネル領域に蓄積された余剰キャリア
を引く抜くためのボディコンタクト領域と、前記ボディコンタクト領域と前記ボディコンタクト領域
に隣り合う前記各ＭＯＳ型半導体素子とを前記所定の経
路を除いて分離するための第３の絶縁体層と、前記ＭＯＳ型半導体素子、前記所定の経路及び前記ボデ
ィコンタクト領域を囲むようにして形成されたフィール
ド絶縁膜とを有し、複数の前記ＭＯＳ型半導体素子は、前記ボディコンタク
ト領域を共有することを特徴とするＳＯＩ構造の半導体
ゲートアレイ。
【請求項９】第１の絶縁体層と、所定方向に一定のチ
ャネル長を有すると共に前記所定方向に対して直交する
方向に一定のチャネル幅を有するように該第１の絶縁体
層上の所定の領域に設けられた第１導電型のチャネル領
域と、該チャネル領域の前記チャネル長方向における一
方の端部に隣接するように前記第１の絶縁体層上に設け
られた第２導電型の第１の半導体領域と、該チャネル領
域の前記チャネル長方向における他方の端部に隣接する
ように前記第１の絶縁体層上に設けられた第２導電型の
第２の半導体領域と、前記チャネル領域上に形成された
第２の絶縁体層と、該第２の絶縁体層上に形成された電
極とを有したＳＯＩ構造のＭＯＳ型半導体素子が複数配
列されてなるＳＯＩ構造の半導体ゲートアレイであっ
て、前記第１の絶縁体層上に設けられた第３の絶縁体層と、
該第３の絶縁体層と前記チャネル領域とが前記第１の半
導体領域を挟むように配置された第１の前記ＭＯＳ型半
導体素子と、該第１のＭＯＳ型半導体素子と前記第２の
半導体領域を共有するように配置された第２の前記ＭＯ
Ｓ型半導体素子と、前記第２のＭＯＳ型半導体素子の前
記第１の半導体領域を前記第２のＭＯＳ型半導体素子の
前記チャネル領域とで挟むようにして前記第１の絶縁体
層上に設けられた第４の絶縁体層と、該第４の絶縁体層
を前記第２のＭＯＳ型半導体素子の前記第１の半導体領
域とで挟むようにして前記第１の絶縁体層上に設けられ
た第１導電型の第３の半導体領域と、該第３の半導体領
域を前記第４の絶縁体層とで挟むようにして前記第１の
絶縁体層上に設けられた第５の絶縁体層と、該第５の絶
縁体層と前記チャネル領域とが前記第１の半導体領域を
挟むように配置された第３の前記ＭＯＳ型半導体素子
と、該第３のＭＯＳ型半導体素子と前記第２の半導体領
域を共有するように配置された第４の前記ＭＯＳ型半導
体素子と、前記第４のＭＯＳ型半導体素子の前記第１の
半導体領域を前記第４のＭＯＳ型半導体素子の前記チャ
ネル領域とで挟むようにして前記第１の絶縁体層上に設
けられた第６の絶縁体層と、前記第１乃至第４のＭＯＳ
型半導体素子の前記チャネル領域のチャネル幅方向にお
ける少なくとも一方の端部に前記チャネル長方向におい
て沿うように前記第１の絶縁体層上に形成されて前記第
１乃至第４のＭＯＳ型半導体素子の前記チャネル領域と
前記第３の半導体領域を電気的に接続する第１導電型の
第４の半導体領域と、前記第１乃至第４のＭＯＳ型半導
体素子と前記第４の絶縁体層と前記第３の半導体領域と
前記第５の絶縁体層と前記第４の半導体領域とを前記チ
ャネル幅方向の端部において挟持するように設けられた
第７の絶縁体層とを有する単位セルが複数配列されてお
り、複数の前記単位セルの各前記第３の半導体領域の不純物
濃度は、前記第１乃至第４のＭＯＳ型半導体素子の前記
チャネル領域より高くされており、隣り合う前記単位セ
ルは、前記第３の絶縁体層と前記第６の絶縁体層と前記
第７の絶縁体層との内のいずれか一つを共有することを
特徴とするＳＯＩ構造の半導体ゲートアレイ。
【請求項１０】請求項９に記載のＳＯＩ構造の半導体
ゲートアレイにおいて、前記第３の半導体領域をボディ
コンタクト領域とし、前記第３の半導体領域上の所定の
位置にコンタクト配線を有し、前記第１乃至第４のＭＯＳ型半導体素子の前記チャネル
領域に蓄積された余剰キャリアを前記第４の半導体領域
及び前記ボディコンタクト領域を介して、前記コンタク
ト配線から取り出すことを特徴とするＳＯＩ構造の半導
体ゲートアレイ。
【請求項１１】請求項９又は請求項１０に記載のＳＯ
Ｉ構造の半導体ゲートアレイにおいて、前記第４の半導
体領域は、前記第１乃至第４のＭＯＳ型半導体素子の前
記チャネル領域と不純物濃度が同一であることを特徴と
するＳＯＩ構造の半導体ゲートアレイ。
【請求項１２】請求項９又は請求項１０に記載のＳＯ
Ｉ構造の半導体ゲートアレイにおいて、前記第４の半導
体領域は、前記第１乃至第４のＭＯＳ型半導体素子の前
記チャネル領域より不純物濃度が高く、且つ、前記第３
の半導体領域より不純物濃度が低いことを特徴とするＳ
ＯＩ構造の半導体ゲートアレイ。
【請求項１３】第１の絶縁体層と、所定方向に一定の
チャネル長を有すると共に前記所定方向に対して直交す
る方向に一定のチャネル幅を有するように該第１の絶縁
体層上の所定の領域に設けられた第１導電型のチャネル
領域と、該チャネル領域の前記チャネル長方向における
一方の端部に隣接するように前記第１の絶縁体層上に設
けられた第２導電型の第１の半導体領域と、該チャネル
領域の前記チャネル長方向における他方の端部に隣接す
るように前記第１の絶縁体層上に設けられた第２導電型
の第２の半導体領域と、前記チャネル領域上に形成され
た第２の絶縁体層と、該第２の絶縁体層上に形成された
電極とを有したＳＯＩ構造のＭＯＳ型半導体素子が複数
配列されてなるＳＯＩ構造の半導体ゲートアレイであっ
て、第１の前記ＭＯＳ型半導体素子と、該第１のＭＯＳ型半
導体素子の前記第１の半導体領域を該第１のＭＯＳ型半
導体素子の前記チャネル領域とで挟むようにして前記第
１の絶縁体層上に設けられた第３の絶縁体層と、該第３
の絶縁体層を前記第１のＭＯＳ型半導体素子とで挟むよ
うにして前記第１の絶縁体層上に設けられた第１導電型
の第３の半導体領域と、該第３の半導体領域を前記第３
の絶縁体層とで挟むようにして前記第１の絶縁体層上に
設けられた第４の絶縁体層と、該第４の絶縁体層と前記
チャネル領域とが前記第１の半導体領域を挟むように配
置された第２の前記ＭＯＳ型半導体素子と、前記第１及
び第２のＭＯＳ型半導体素子の前記チャネル領域のチャ
ネル幅方向における少なくとも一方の端部に前記チャネ
ル長方向において沿うように前記第１の絶縁体層上に形
成されて前記第１及び第２のＭＯＳ型半導体素子の前記
チャネル領域と前記第３の半導体領域を電気的に接続す
る第１導電型の第４の半導体領域と、前記第１及び第２
のＭＯＳ型半導体素子と前記第３及び第４の絶縁体層と
前記第３の半導体領域と前記第４の半導体領域とを前記
チャネル幅方向の端部において挟持するように設けられ
た第５の絶縁体層とを有する単位セルが複数配列されて
おり、複数の前記単位セルの各前記第３の半導体領域の不純物
濃度は、前記第１及び第２のＭＯＳ型半導体素子の前記
チャネル領域より高くされており、隣り合う前記単位セルは、前記第１のＭＯＳ型半導体素
子の前記第２の半導体領域と前記第２のＭＯＳ型半導体
素子の前記第２の半導体領域と前記第５の絶縁体層との
内のいずれか一つを共有することを特徴とするＳＯＩ構
造の半導体ゲートアレイ。
【請求項１４】請求項１３に記載のＳＯＩ構造の半導
体ゲートアレイにおいて、前記第３の半導体領域をボデ
ィコンタクト領域とし、前記第３の半導体領域上の所定
の位置にコンタクト配線を有し、前記第１及び第２のＭＯＳ型半導体素子の前記チャネル
領域に蓄積された余剰キャリアを前記第４の半導体領域
及び前記ボディコンタクト領域を介して、前記コンタク
ト配線から取り出すことを特徴とするＳＯＩ構造の半導
体ゲートアレイ。
【請求項１５】請求項１３又は請求項１４に記載のＳ
ＯＩ構造の半導体ゲートアレイにおいて、前記第４の半
導体領域は、前記第１及び第２のＭＯＳ型半導体素子の
前記チャネル領域と不純物濃度が同一であることを特徴
とするＳＯＩ構造の半導体ゲートアレイ。
【請求項１６】請求項１３又は請求項１４に記載のＳ
ＯＩ構造の半導体ゲートアレイにおいて、前記第４の半
導体領域は、前記第１及び第２のＭＯＳ型半導体素子の
前記チャネル領域より不純物濃度が高く、且つ、前記第
３の半導体領域より不純物濃度が低いことを特徴とする
ＳＯＩ構造の半導体ゲートアレイ。
【請求項１７】請求項９乃至請求項１６のいずれかに
記載のＳＯＩ構造の半導体ゲートアレイにおいて、前記
ＭＯＳ型半導体素子は、前記チャネル領域、前記第１の
半導体領域、及び前記第２の半導体領域の膜厚が夫々３
００×１０ ^−８ｃｍ以上２０００×１０ ^−８ｃｍ以下の
範囲で形成された薄膜ＳＯＩ構造のＭＯＳ型半導体素子
であることを特徴とするＳＯＩ構造の半導体ゲートアレ
イ。