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DE69925078T2 - SOI-Transistor mit einem Substrat-Kontakt und Verfahren zu dessen Herstellung - Google Patents

SOI-Transistor mit einem Substrat-Kontakt und Verfahren zu dessen Herstellung Download PDF

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DE69925078T2
DE69925078T2 DE69925078T DE69925078T DE69925078T2 DE 69925078 T2 DE69925078 T2 DE 69925078T2 DE 69925078 T DE69925078 T DE 69925078T DE 69925078 T DE69925078 T DE 69925078T DE 69925078 T2 DE69925078 T2 DE 69925078T2
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isolation trench
semiconductor layer
layer
region
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Dr. Dipl.-Phys. Karl-Eugen Kröll
Dipl.-Ing. Jürgen Pille
Dipl.-Ing. Helmut Schettler
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Description

  • Die vorliegende Erfindung betrifft allgemein die CMOS-Halbleiterauf-Isolator-Technologie, z.B. die Silicium-auf-Isolator-Technologie, und insbesondere ein Verfahren zur Herstellung eines SOI-Feldeffekttransistors mit einem Substratkontakt.
  • GEBIET DER ERFINDUNG
  • Die Silicium-auf-Isolator-Technologie (SOI) ist für zukünftige stromsparende Hochleistungsanwendungen äußerst attraktiv geworden. Die SOI-Technologie mit teilweise verarmter Sperrschicht weist eine Vielzahl praktischer Vorteile in Form von einfacherer Herstellung, besserer Steuerung der Schwellenspannung und genauerer Kontrolle von Kurzkanaleffekten auf als Bauelemente mit vollständig verarmter Sperrschicht.
  • Beim herkömmlichen CMOS-Bulkprozess (vergleiche die 1A bis 1C) wird ein Transistor aus einer Polysilicium-Gate-Elektrode 1 und der links und rechts vom Gate (Gate-Elektrode) befindlichen Source-/Drain-Diffusionszone 2 gebildet. Der Bereich 3 unter dem Gate ist der aktive Bereich des Bauelements, der bei einem n-FET-Bauelement vom p-Typ und bei einem p-FET-Bauelement vom n-Typ ist.
  • Im Folgenden werden die Bauelementeigenschaften anhand eines n-FET-Bauelements beschrieben, jedoch gelten sie mit umgekehrten Polaritäten und Leitungstypen auch für ein p-FET-Bauelement.
  • Der unter dem Gate befindliche Bereich wird auch als Substrat 3 des Bauelements bezeichnet. Source und Drain sind Diffusionszonen vom n-Typ und durch das Substrat vom p-Typ voneinander getrennt. Eine positive Spannung am Gate wandelt das darunter befindliche Silicium vom p-Typ zum n-Typ um und bildet zwischen Source und Drain einen dünnen Kanal, sodass zwischen Source und Drain ein Strom fließen kann.
  • Benachbarte Bauelemente sind jeweils durch einen Graben 4 aus Oxid (silicon trench isolation, STI) getrennt, um die Bauelementdichte zu erhöhen und Latch-up-Effekte (parasitische Ströme des Bipolartransistors) zu verhindern.
  • Die Leistungsparameter einer CMOS-Schaltung hängen in erster Linie vom maximalen Strom des Bauelements und von der durch dieses zu ladenden Gesamtkapazität ab. Der Strom ist eine komplexe Funktion zahlreicher technologischer Kenngrößen, jedoch stellen in erster Näherung die Kanallänge und die Schwellenspannung Vt die Hauptparameter dar. Die Kanallänge ist als Abstand zwischen Source und Drain definiert, und der Strom nimmt mit geringerer Kanallänge zu. Die Schwellenspannung ist diejenige Spannung, die zur Ausbildung des Kanals am Gate anliegen muss. Während die Kanallänge physischer Natur ist, ist Vt eine Funktion von zahlreichen voneinander unabhängigen physikalischen Parametern, wie zum Beispiel Dicke des Gate-Oxids, Dotandenkonzentration und elektrische Zustände wie die Substratspannung. Eine positive Substratspannung senkt die Schwellenspannung ab, sodass das Bauelement eher schalten kann und der Maximalstrom erhöht ist. Das Bauelement ist schneller, weist jedoch auch einen größeren Kriechstrom auf. Zur Gewährleistung einer sicheren Funktion und um parasitische Bipolarströme infolge npnp-Strukturen (Latch-up-Effekt) zwischen Bauelementen zu verhindern, ist das Substrat des Bauelements normalerweise über die Rückseite des Siliciumwafers oder über benachbarte Substratkontakte an Masse angeschlossen.
  • Die Kapazitäten der Leiterbahnen und der Bauelemente tragen zur Gesamtkapazität bei, die ein Bauelement verarbeiten muss. Die Bauelementkapazitäten bestehen hauptsächlich aus der Gate-Substrat-Kapazität (Cg), den Gate-Source/Drain- Überlappungskapazitäten (Cgs, Cgd) und den Source/Drain-Diffusionskapazitäten (Cs, Cd).
  • Im Gegensatz zur Bulktechnologie verwendet die SOI-Technologie eine Siliciumschicht, welche über einem Isoliermaterial (normalerweise Siliciumoxid) auf einem Bulkwafer liegt. Somit befindet sich der aktive Bereich nun in der oberhalb des vergrabenen Oxids gelegenen Siliciumschicht. Die Dicke der Schicht ist geringer als die Tiefe des STI-Oxids, sodass sich die beiden Isolatoren berühren. Das führt zur vollständigen Isolation der Bauelemente, denn über die Waferrückseite besteht keine Verbindung mehr zum Substrat. Der STI-Graben umgibt die Bauelemente wie eine Wand, und das vergrabene Oxid stellt den isolierenden Boden dar.
  • Das Substrat jedes Bauelements hat kein festes Potenzial (floatet). Beim Stromfluss durch das Bauelement wird das Substrat durch Stoßionisation in das Substrat aufgeladen. Die Größe der Spannung hängt von der Vorgeschichte des Bauelements ab, d.h., wie oft es geschaltet worden ist und welche Gesamtkapazität es verarbeiten musste. Der Mindestwert für ein Bauelement vom n-Typ ist normalerweise Masse, der Maximalwert ist vom Diodenverhalten der Source/Drain-Diffusionszone in Durchlassrichtung begrenzt und liegt in der Größenordnung von einigen Hundert Millivolt. Wie bereits im Zusammenhang mit der Bulktechnologie erwähnt, sind die Schwellenspannung und der maximale Strom eines Bauelement eine Funktion der Substratspannung. Im Mittel weist das Substrat ein positives Potenzial auf, wodurch das Bauelement eher schaltet, da der Strom den Maximalwert umso schneller erreicht und das Maximum umso höher ist, je geringer Vt ist. Während ein Strom durch das Bauelement fließt, fließt mehr Ladung in das Substrat ab. Infolge der Stoßionisation an der Drain-Diode des Bauelements nimmt das Potenzial zu, wodurch wiederum auch der Strom ansteigt (Schleifeneffekt). Grob geschätzt führen alle diese Effekte zu einer Leistungssteigerung von etwa 10 + x%.
  • Negative Effekte äußern sich in stärkeren Kriechströmen infolge der verringerten Vt und einer bipolaren npn-Struktur (Source-Substrat-Drain), die durch eine positive Basis, d.h. ein positives Substratpotenzial, elektrisch aktiviert werden kann und zur Verstärkung der Kriechströme führt.
  • Da nun das Substratpotenzial eine Funktion der Vorgeschichte des Bauelements ist, ändert sich dessen Verhalten im Laufe der zeit, sodass eine bestimmte Schaltung keine feste Verzögerungszeit mehr hat, sondern jeder Schaltung nur ein Minimal-/Maximalwert zugeordnet werden kann. Das führt jedoch zu zahlreichen Problemen: Analogschaltungen lassen sich nur schwer steuern, dynamische Logikschaltungen müssen Laufzeitkonflikte und größere Kriechströme bewältigen, die Minimal-/Maximalverzögerungseigenschaften müssen ermittelt werden, beim Zusammenschalten von Chips muss für die Minimal-/Maximalverzögerungskombinationen aller Logikeinheiten ein Worst-Case-Szenario berücksichtigt werden usw. In bestimmten Fällen, in denen ein exakter Zeitablauf wichtig ist (Laufzeitkonflikte in einer dynamischen Logikschaltung) oder symmetrische Bauelemente benötigt werden (Leseverstärker in Cachespeicheranordnungen), können die Probleme durch einen Substratkontakt unter Kontrolle gebracht werden.
  • SOI wirkt sich auch auf die Kapazität des Bauelements aus. Die Source-/Drain-Diffusionszonen grenzen an das vergrabene Oxid an, wodurch die Kapazität der Source-/Drain-Diffusionszonen verschwindet und fast auf null zurückgeht. In solchen Fällen, in denen eine Schaltung eine lange Leitung ansteuern muss, trägt die Kapazität der Leitung (die genauso groß wie die Kapazität beim Bulkprozess ist) am stärksten zur Gesamtkapazität bei. Der Beitrag der Diffusionszonen ist sehr gering und liefert insgesamt keinen Beitrag. Im Fall von Phantom-ODER-Situationen (wie zum Beispiel bei Multiplexern oder Bitleitungen in Matrizen) tragen die Diffusionszonen wesentlich zur Gesamtkapazität bei. Grob geschätzt kann man davon ausgehen, dass das Verschwinden der Kapazität der Diffusionszonen im Mittel eine Leistungsverbesserung von bis zu 10% bewirkt.
  • Insgesamt führt dies zu einer Leistungssteigerung der SOI-Technologie von 20% gegenüber der Bulktechnologie.
  • STAND DER TECHNIK
  • Das Substrat eines SOI-Bauelements ist durch das vergrabene Oxid und die flachen Gräben vollständig isoliert. Bei einem normalen n-FET-Bauelement besteht kein direkter Zugang zum Substrat, da die Source-/Drain-Diffusionszonen vom n-Typ sind, das Substrat jedoch vom p-Typ ist. Um einen Zugang zum Substrat zu erreichen, muss ein zusätzlicher Bereich vom p-Typ geschaffen werden, der von der Oberfläche aus angeschlossen werden kann.
  • In der Technik sind mehrere Vorschläge gemacht worden, um SOI-Transistoren mit Substratkontakten bereitzustellen. In der US-Patentanmeldung US-A-5,489,792 von Hu et al. wird ein SOI-MOSFET mit verbesserten elektrischen Eigenschaften vorgeschlagen, wobei dieser MOSFET unter der Source-Zone und alternativ unter der Drain-Zone einen Substratkontakt mit niedriger Barriere aufweist, um die durch Stoßionisation erzeugten Ladungsträger zu sammeln und abzuführen.
  • Bronner et al. schlagen in der US-Patentanmeldung US-A-5,606,188 einen SOI-DRAM mit einem direkten Substratkontakt zwischen der SOI-Schicht und dem Siliciumsubstrat und einen auf der Oberfläche der SOI-Struktur aufgebrachten Feldabschirmungsisolator vor, der bis über den direkten Substratkontakt hinaus reicht.
  • Beyer et al. beschreiben in der US-Patentanmeldung US-A-5,729,039 einen SOI-Transistor mit einem selbstausrichtenden Substratkontakt, der durch eine Gate-Verlängerung gebildet wird und so den Substratkontakt unter kleinstmöglicher Flächenvergrößerung bildet und gleichzeitig die Verbindung der Source-Elektrode mit dem Substrat entbehrlich macht.
  • Wie oben bereits erwähnt, haben dynamische Substratfloatingeffekte zu ernsten Problemen geführt. Die Steuerung der Substratspannung hat dort an Bedeutung gewonnen, wo unterschiedliche Schwellenspannungen zwischen Bauelementen (z.B. bei SRAM-Leseverstärkern) oder von der Vorgeschichte abhängige Verzögerungszeiten nicht akzeptiert werden können.
  • Houston et al. haben in der US-Patentanmeldung US-A-5,185,280 einen SOI-MOS-Transistor beschrieben, der einen implantierten Bereich vom selben Leitungstyp wie das unter einem oder beiden verlängerten Drain- und Source-Teile der Drain- und der Source-Elektrode liegende Substrat mit oder ohne Substrat-Source-Kontakt (body-to-source, BTS) oder einen allgemeinen Substratkontakt aufweist. Durch diese Anordnung soll es möglich sein, die Effekte des floatenden Substrats zu minimieren. Eine Ausführungsart stellt ein Verfahren zur Steuerung der Substratspannung durch Verbinden des Substrats mit dem Rand des Transistors dar. Das Substrat ist am Rand des Transistors verlängert und mit diesem über einen Kontakt verbunden. Somit dient ein T-förmiger Polysiliciumbereich als Isolator zwischen der p-Zone und der n-Source-/Drain-Zone.
  • Aber gerade infolge dieser T-Form steigt die Gate-Kapazität um etwa 20% (bei kleineren Bauelementen noch stärker), da dies eine zusätzliche und parasitisch wirkende Fläche ist und somit die Kapazität vergrößert und den Transistor verlangsamt, was zu einer Leistungsminderung in derselben Größenordnung von etwa 20% führt.
  • Tabelle 1 zeigt als Beispiel die Gate-Kapazität und die Verzögerungszeit eines 18/9-μm-CMOS-Inverters (floatendes Substrat), wobei RF (rising/falling) die Verzögerung zwischen steigendem Eingangssignal und fallendem Ausgangssignal und FR (falling/rising) die Verzögerung zwischen fallendem Eingangssignal und steigendem Ausgangssignal darstellt.
  • Tabelle 1
    Figure 00070001
  • Sowohl in der deutschen Patentanmeldung DE-A-196 54 280 als auch in den Patent Abstracts of Japan, Bd. 1998, Nr. 1, Januar 1998, wird ein SOI-Feldeffekttransistor mit einem Substratkontakt beschrieben, der durch einen im Substratteil des Transistors gebildeten flachen Graben von einer Source-/Drain-Zone isoliert ist, wobei der Graben komplementär zu dem Oxidisolatorbereich ist, der z.B. entweder zwischen der Source-/Drain-Zone und dem Substratkontakt oder zwischen der Source-Zone und dem Substratkontakt angeordnet ist.
  • In Microelectronic Engineering, Bd. 28, Nr. 1, 1995, S. 467 bis 470, werden die Auswirkungen unterschiedlicher Anordnungsarten von Substratkontakten auf die elektrischen Eigenschaften von SOI-MOSFETs beschrieben, die auf einem SIMOX-Wafer (Separation by Implanted Oxygen, Trennung durch implantierten Sauerstoff) hergestellt wurden.
  • AUFGABEN DER ERFINDUNG
  • Eine Aufgabe der vorliegenden Erfindung besteht deshalb darin, ein Verfahren zur Herstellung eines Substratkontakts für ein SOI-CMOS-Bauelement bereitzustellen, durch welches dessen Kapazität und Verzögerungszeit nicht vergrößert wird.
  • Eine weitere Aufgabe besteht darin, ein Verfahren zur Herstellung eines Substratkontakts bereitzustellen, der sich bezüglich der Breite des Bauelements selbst ausrichtet.
  • Noch eine weitere Aufgabe der vorliegenden Erfindung besteht darin, ein Verfahren zur Herstellung eines Substratkontakts bereitzustellen, welches keine zusätzlichen Prozessschritte erfordert.
  • Diese sowie weitere Aufgaben werden durch das Verfahren nach Anspruch 1 gelöst.
  • Weitere vorteilhafte Ausführungsarten werden in den Unteransprüchen dargelegt.
  • Da die T-Form aus Gründen der Verfahrenstoleranzen den Diffusionsbereich überlappen muss, muss zwischen dem Steg der T-Form und den angrenzenden Geometrien ein Mindestabstand eingehalten werden (zwischen Polysilicium und Polysilicium bzw. zwischen Polysilicium und Diffusionsbereich). Durch die Anwendung der vorliegenden Erfindung entfallen der Steg und dessen Überlappung, was zu einer höheren Packungsdichte führt. Außerdem können Entwürfe aus dem herkömmlichen Bulkprozess leicht in den SOI-Prozess überführt werden, da die Grundfläche des Bauelements nicht durch die T-Form vergrößert und der Konstruktionsaufwand zur Layoutanpassung minimiert ist.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • 1A ist eine schematische Ansicht eines nach der CMOS-Bulktechnologie hergestellten n-Feldeffekttransistors nach dem Stand der Technik;
  • 1B ist eine Querschnittsansicht entlang der Schnittlinie a-a von 1A;
  • 1C ist eine Querschnittsansicht entlang der Schnittlinie b-b von 1A;
  • 2A zeigt schematisch einen nach der CMOS-SOI-Technologie hergestellten n-Feldeffekttransistor mit einem Substratkontakt nach dem Stand der Technik;
  • 2B ist eine Querschnittsansicht entlang der Schnittlinie a-a von 2A;
  • 2C ist eine Querschnittsansicht entlang der Schnittlinie b-b von 2A;
  • 3A zeigt schematisch einen nach der CMOS-SOI-Technologie gemäß dem Verfahren der vorliegenden Erfindung hergestellten n-Feldeffekttransistor;
  • 3B ist eine Querschnittsansicht entlang der Schnittlinie a-a von 3A;
  • 3C ist eine Querschnittsansicht entlang der Schnittlinie b-b von 3A; und die
  • 4A bis 4F zeigen schematisch die Verfahrensschritte bei der Herstellung eines selbstausrichtenden Trenngrabens gemäß dem Verfahren der vorliegenden Erfindung.
  • DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
  • 2 zeigt einen nach der CMOS-SOI-Technologie hergestellten n-Feldeffekttransistor mit einem Substratkontakt nach dem Stand der Technik. Während das Substrat eines Transistors bei einer herkömmlichen CMOS-Bulktechnologie über die Rückseite des Wafers oder über einen benachbarten Substratkontakt angeschlossen wird, ist das Substrat 6 des SOI-Bauelements 7 vollständig durch das vergrabene Oxid 8 und den flachen Isolatorgraben (STI, shallow trench isolation) 9 isoliert. Bei dem dargestellten n-Feldeffekttransistor besteht kein direkter Zugang zum Substrat 6, da die Source-/Drain-Diffusionszonen 10 vom n-Typ sind, während das Substrat 6 vom p-Typ ist. Es muss erwähnt werden, dass dasselbe für einen p-Feldeffekttransistor gilt, bei dem die n- und p-Zonen gegeneinander vertauscht sind. Um einen Zugang zum Substrat herzustellen, muss eine zusätzliche Diffusionszone 11 vom p-Typ bereitgestellt werden, zu der von der Oberfläche her ein Kontakt hergestellt werden kann. Zur Vermeidung von Kurzschlüssen dient ein T-förmiges Polysilicium 12 als Isolator zwischen dieser p-Zone 11 und der n-Source-/Drain-Zone 10, d.h. es trennt die einzelnen SALICIDE-Diffusionsoberflächen 13 voneinander. Es sei darauf hingewiesen, dass die gesamte T-Form aus einem einheitlichen Material besteht, vorzugsweise aus Polysilicium. Da die T-Form in einer anderen Ebene als die Diffusionsoberfläche des Transistors liegt (vergleiche die 2B und 2C), können sich diese beiden Ebenen gegeneinander verschieben, was zu unerwünschten und nachteiligen Toleranzen führt.
  • Anstatt die Source-/Drain-Zonen 10 und den Substratkontakt durch eine T-Form 12 aus Polysilicium voneinander zu trennen, schlägt die vorliegende Erfindung gemäß 3 einen zweiten STI-Isolator 14 vor (sodass das vergrabene Oxid nicht berührt wird). Diese flache Oxidschicht verhindert die Entstehung des selbstausrichtenden Silicids (Salicide-Prozess) im offenen Diffusionsbereich und isoliert dadurch die Source-/Drain-Zone von der Zone des Substratkontakts. Hierzu ist anzumerken, dass der zweite STI-Isolator möglichst flach sein sollte, um einen guten elektrischen Kontakt von der Oberfläche zum Substrat zu gewährleisten. Die Mindesttiefe wird vor allem durch die Toleranz und Gleichmäßigkeit des Polierschrittes nach der Erzeugung des STI-Oxids bestimmt. Im Allgemeinen ist die Tiefe des STI-Oxids 14 deutlich kleiner als die Dicke des aktiven Siliciums („x" in 3C).
  • Aus den 2 und 3 ist zu ersehen, dass der Steg des „T" in 2 nun von der Polysiliciumebene zur Ebene des Oxidgrabens des Transistors verlagert wurde. Daher kann sich die Toleranz der Maskenausrichtung zwischen den beiden Ebenen nicht mehr auf die elektrisch wichtige Kanalbreitentoleranz („w" in den 2A und 2C sowie in den 3A und 3C) des Feldeffekttransistors auswirken.
  • Da die Gate-Elektrode keine große Fläche einnimmt, nehmen die Gate-Kapazität, die Verzögerungszeit und die Verschlechterung der Leistung auch nicht zu.
  • Dem Fachmann stehen viele Möglichkeiten zur Herstellung des Trenngrabens zur Verfügung. Besondere Vorteile ergeben sich jedoch, wenn der Trenngraben 14 im Gegensatz zu den STI-Gräben 9 des Feldeffekttransistors selbstausrichtend ist. Ein vorteilhaftes Verfahren zur Herstellung eines solchen selbstausrichtenden Trenngrabens ist in den 4A bis 4F dargestellt.
  • Zuerst wird auf dem Substrat 21 das vergrabene Oxid 8 erzeugt. Hierfür ist jedoch kein fotolithografischer Verfahrensschritt erforderlich, denn das Oxid kann durch Implantieren von Sauerstoff in den unbearbeiteten Siliciumwafer und nachfolgende geeignete Temperschritte erzeugt werden, die nicht ausführlich beschrieben werden müssen. Der Sauerstoff wird so tief unter die Oberfläche implantiert, dass das vergrabene Oxid 8 unterhalb der Oberfläche gebildet wird. Durch diesen Verfahrensschritt wird der obere Teil des Siliciumwafers vom unteren Teil 21 elektrisch isoliert. Das Silicium 15 stellt dann die aktive Schicht für den n- bzw. p-Feldeffekttransistor dar.
  • Anschließend wird die Siliciumoberfläche mit einer Oxidschicht (SiO2) 16 beschichtet. Dann wird das Muster der STI-Maske fotolithografisch aufgebracht und in die Schicht 16 geätzt, wobei der Ätzprozess an der Grenzfläche zur Schicht 15 gestoppt wird. Bei diesem und nachfolgenden Verfahrensschritten wird eine reaktive Ionenätztechnik eingesetzt, die vorwiegend in die Tiefe und weniger zur Seite hin ätzt.
  • Dann wird der Wafer mit einer Fotolackschicht 18 beschichtet. Diese Schicht soll (nach dem Strukturieren) die ST-Zonen (14 in 3C) schützen, sodass die STI-Gräben (9 in 4D) geätzt werden. Hierzu dient das Muster der Sperrmaske für den Trenngraben (im Folgenden als STIBO-Muster 19 in 4B bezeichnet). Dieses Muster wird fotolithografisch auf die Fotolackschicht 18 übertragen, sodass die Schicht 18 außerhalb der STIBO-Zonen abgetragen wird und innerhalb dieser Zonen stehen bleibt.
  • Anschließend werden die STI-Gräben 9 mittels einer Technik bis fast zur vergrabenen Oxidschicht 8 hinab geätzt, welche zwar das Silicium angreift, nicht aber das Oxid und den Fotolack oberhalb der STIBO-Zonen. Danach wird der Fotolack 18 ohne Beeinträchtigung der darunter liegenden Schichten entfernt.
  • Nun ist der Wafer vorbereitet, um den ST-Graben 14 in derselben Weise wie die STI-Gräben 9 bis zur gewünschten Tiefe 14 zu ätzen.
  • Dabei werden die STI-Gräben 9 nach dem Erreichen des vergrabenen Oxids (8 in 4E) noch tiefer geätzt. Danach wird die Oxidschicht 16 entfernt, wobei das Silizium nicht angegriffen wird.
  • Anschließend wird der Wafer mit SiO2 oder einem anderen Material beschichtet, das sowohl den ST-Graben 14 als auch die STI-Gräben 9 ausfüllt. Während eines nachfolgenden chemisch-mechanischen Polierschrittes wird das SiO2 von der Siliciumoberfläche entfernt, während es in den ST- und STI-Gräben zurückbleibt. Dies ist in 4F dargestellt.
  • Ab diesem Zeitpunkt kann der Transistor mittels der normalen Verfahrensschritte für Feldeffekttransistoren fertiggestellt werden.
  • Mittels der oben beschriebenen Technik richten sich die ST- und STI-Gräben selbst aufeinander aus, da beide durch dieselbe Maske mit der strukturierten Schicht 16 definiert sind.
  • Die Materialien der Schichten 16 und 18 müssen nicht notwendigerweise SiO2 und Fotolack sein. Sie müssen lediglich durch die oben beschriebenen Ätz- und die selektiven Ätzstoppverfahren bearbeitet werden können.
  • Das neue Merkmal des Trenngrabens kann somit einfach durch Auflegen einer weiteren fotolithografischen Maske implementiert werden, die das Muster für die ST-Schicht durch eine unproblematische Sperrmaske definiert. Es ist kein zusätzlicher Verfahrensschritt erforderlich.
  • Somit ist die vorliegende Erfindung in der Lage, einen Substratkontakt für CMOS-SOI-Transistoren ohne Erhöhung der Gate-Kapazität und somit ohne längere Verzögerungszeiten und größere Leistungsverluste bereitzustellen.
  • Hierzu ist anzumerken, dass die vorliegende Erfindung auf eine breite Vielfalt von SOI-Fällen angewendet werden kann, zum Beispiel Heteroepitaxie, wie SOS, Ionenstrahl- oder Laserrekristallisation, epitaxiales Seitenwachstum, seitliche Festphasenepitaxie, Polysilicium, Bonden und Rückätzen und Einzel-Siliciumtrennung. Die vorliegende Erfindung kann auch auf andere Halbleitermaterialien auf Isolatoren angewendet werden.

Claims (6)

  1. Verfahren zur Herstellung eines Halbleiter-auf-Isolator-Feldeffekttransistors (7), der durch einen in einer flachen Isolationsgrabenzone befindlichen flachen Isolationsgraben (9) isoliert ist und Source- und Drain-Zonen (10), die durch eine sich entlang einer Gate-Achse erstreckende Gate-Elektrode (12) voneinander getrennt sind, sowie eine unterhalb der Gate-Elektrode (12) und der Substratkontaktzone (11) befindliche Substratzone (6) aufweist, wobei die Substratkontaktzone (11) von der Gate-Elektrode (12) und den Source- und Drain-Zonen (10) durch einen in einer Substratisolationsgrabenzone des Transistors gelegenen Substratisolationsgraben (14) isoliert ist, gekennzeichnet durch die folgenden Schritte: a) Herstellen einer Halbleiter-auf-Isolator-Struktur mit einer Halbleiterschicht (15), welche eine Halbleiterschichtdicke aufweist und über einer vergrabenen Isolierschicht (8) aufgebracht ist, welche eine Isolierschichtdicke aufweist und sich in Kontakt mit der Halbleiterschicht (15) befindet; b) Abscheiden einer Grabenschichtstruktur (16) auf der Oberfläche der Halbleiterschicht (15); c) Ätzen einer flachen Isolationsgrabenstruktur in die strukturierte Schicht (16), sodass die Halbleiterschicht (15) in der flachen Isolationsgrabenstruktur im Bereich des flachen Isolationsgrabens und im Bereich des Substratisolationsgrabens freigelegt wird; d) Beschichten des Bereichs des Substratisolationsgrabens mit einer Maskenschicht (18), welche den Bereich des flachen Isolationsgrabens nicht bedeckt; e) Ätzen der Halbleiterschicht (15) in der flachen Isolationsgrabenstruktur bis zu einer ersten Tiefe hinab, die fast der Dicke der Halbleiterschicht entspricht; f) Entfernen der Maskenschicht (18) und Ätzen der Halbleiterschicht (15) bis zur vergrabenen Isolierschicht (8) im Bereich des flachen Isolationsgrabens hinab, wobei zusammen mit dem Bereich des flachen Isolationsgrabens auch der Bereich des Substratisolationsgrabens bis zu einer Substratisolationstiefe hinab geätzt wird, die kleiner als die Halbleiterschichtdicke ist, sodass der flache Isolationsgraben (9) und der Substratisolationsgraben (14) im Bereich des flachen Isolationsgrabens bzw. im Bereich des Substratisolationsgrabens gebildet wird und sich in der Halbleiterschicht (15) ein leitender Pfad von der Substratzone (6) entlang der Gate-Elektrodenachse zur Substratkontaktzone (11) erstreckt; g) Ausfüllen der in Schritt f) gebildeten Gräben (9, 14) mit einem Isoliermaterial (20) und Planarisieren der Oberfläche der entstehenden Struktur; und h) Fertigstellen des Transistors.
  2. Verfahren nach Anspruch 1, bei welchem die Halbleiterschicht (15) eine Siliciumschicht ist.
  3. Verfahren nach Anspruch 1 oder 2, bei welchem die vergrabene Isolierschicht (8) eine vergrabene Oxidschicht ist, die durch Ionenimplantation von Sauerstoff in einen unbearbeiteten Siliciumwafer erzeugt wird.
  4. Verfahren nach einem der Ansprüche 1 bis 3, bei welchem die Ätzschritte mittels reaktiven Ionenätzens ausgeführt werden.
  5. Verfahren nach einem der Ansprüche 1 bis 4, bei welchem das Isoliermaterial (20) SiO2 ist.
  6. Verfahren nach einem der vorangehenden Ansprüche, bei welchem der Planarisierungsschritt durch chemisch-mechanisches Polieren erfolgt.
DE69925078T 1998-08-29 1999-06-30 SOI-Transistor mit einem Substrat-Kontakt und Verfahren zu dessen Herstellung Expired - Lifetime DE69925078T2 (de)

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Application Number Priority Date Filing Date Title
EP98116406 1998-08-29
EP98116406 1998-08-29

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Publication Number Publication Date
DE69925078D1 DE69925078D1 (de) 2005-06-09
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