DE4235534C2

DE4235534C2 - Verfahren zum Isolieren von Feldeffekttransistoren

Info

Publication number: DE4235534C2
Application number: DE4235534A
Authority: DE
Inventors: Monte Manning
Original assignee: Micron Technology Inc
Current assignee: Micron Technology Inc
Priority date: 1991-10-22
Filing date: 1992-10-21
Publication date: 1999-09-30
Anticipated expiration: 2012-10-22
Also published as: US5177028A; JPH05218189A; JPH0779131B2; DE4235534A1

Description

Die vorliegende Erfindung bezieht sich auf Verfahren zum Isolieren von Feldeffekttransistoren unter Verwendung von Gräben-Isoliertechniken, die in Anlehnung an den englischen Sprachgebrauch auch als "Trench"- Isoliertechniken bezeichnet werden. Die Erfindung betrifft insbesondere ein Verfahren zum Bilden von Isoliergräben und aktiven Bereichen in ei nem Substrat.

Obwohl Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs) in einem gemeinsamen Siliziumsubstrat hergestellt werden, müssen sie dennoch elektrisch voneinander isoliert werden. Sie können anschließend zur Schaffung spezieller Schaltungskonfigurationen miteinander verbun den werden.

MOSFETs bezeichnet man als "eigenisoliert", d. h. solange ihre pn- Übergänge zwischen Source und Substrat sowie zwischen Drain und Substrat auf Sperr-Vorspannung gehalten sind, tritt ein Drain-Strom nur aufgrund eines Stromflusses von Source zu Drain durch einen unter dem Gate befindlichen Kanal auf. Die zum Verbinden von MOS-Transistoren verwendeten Metallstreifen bilden jedoch Gates parasitärer MOS-Transi storen, wobei das darunter vorhandene Oxid ein Gateoxid bildet. Zum Isolieren von MOSFETs ist es daher notwendig, die Bildung von Ka nälen in den Feldbereichen zu verhindern. Ein Weg zur Erzielung dieses Effekts besteht in der Verwendung einer vergleichsweise dicken Feld oxidschicht. Da die Vorrichtungsabmessungen jedoch immer kleiner werden, verträgt sich die Art des Feldoxidbildungsverfahrens nicht mit dem Ziel der Schaffung kleinerer isolierter Vorrichtungen.

Die Verwendung von "Isoliergräben" anstatt des vollständigen Einsatzes der Feldoxidation ermöglicht eine höhere Integration, wobei benachbarte Vorrichtungen dennoch isoliert bleiben. Elektronische Vorrichtungen, typischerweise FETs, werden auf "Mesas" bzw. Plateaus gebildet, die durch Oxid gefüllte "Trenches" bzw. Gräben voneinander getrennt sind. Die Fig. 1 bis 7 zeigen typische Schritte des Standes der Technik zur Bildung von Oxidgräben sowie die daraus resultierende Struktur.

Wie in Fig. 1 gezeigt ist, wird eine erste Oxidschicht 10, die allgemein als Pufferoxidschicht bezeichnet wird, oben auf ein Siliziumsubstrat 12 aufgebracht. Eine Nitridschicht 14 wird dann auf die Pufferoxidschicht 10 aufgebracht. Die Pufferoxidschicht 10 "puffert" bzw. dämpft den Übergang gegenüber Kräftespannungen zwischen dem Siliziumsubstrat 12 und der Nitridschicht 14. Die Nitridschicht 14 wirkt während eines nachfolgenden Planarisier-Ätzvorgangs als Ätzstopp, wie dies nach folgend noch erläutert wird. Außerdem wird eine Oxidschicht 16 über der Nitridschicht 14 aufgebracht. Der Zweck und die Funktion der Pufferoxidschicht 10, der Nitridschicht 14 und der Oxidschicht 16 wer den nachfolgend ausführlicher erläutert.

Unter Bezugnahme auf Fig. 2 wird Photoresist (nicht gezeigt) aufge bracht sowie in ein Muster gebracht, und es erfolgt ein Ätzschritt unter Verwendung einer geeigneten Abfolge von Ätzchemikalien, wie dies zum Definieren von Isoliergräben 18 sowie Mesabereichen 20 erforder lich ist. Wenn die Gräben 18 relativ tief sind (1 µm oder mehr), führt ein fortgesetztes Ätzen des Siliziumsubstrats 12 letztendlich zur Entfer nung des nicht gezeigten Photoresist über den Mesabereichen 20. Da die zum Ätzen des Siliziumsubstats 12 verwendete Chemikalien hohe Selek tivität gegenüber Oxid besitzen, wirkt die Oxidschicht 16 als sekundärer Ätzstopp zum Verhindern einer Beschädigung der Nitridschicht 14. Die Oxidschicht 16 wird somit wahlweise vorgesehen und wird typischerwei se nur beim Ätzen tiefer Gräben verwendet.

Nach dem Ätzen des Grabens wird die Oxidschicht 16 entfernt. An diesem Punkt wird häufig auch eine leichte Oxidation durchgeführt, um Ätzschäden von den Böden und Seitenwänden der Gräben zu entfernen.

Wie in Fig. 3 zu sehen ist, wird nun eine dicke Isolierschicht 22 oben auf das Substrat 12 aufgebracht. Die Isolieroxidschicht 22 ist ausrei chend dick, um die Isoliergräben 18 wenigstens bis auf das Niveau der Nitridschicht 14 zu füllen. Die Isolieroxidschicht 22 wird anschließend unter Verwendung einer Planarisier-Ätztechnik geätzt (Fig. 4), wobei die Nitridschicht 14 als Ätzstopp verwendet wird. Die Nitridschicht 14 wird anschließend entfernt (Fig. 5), so daß nur die Pufferoxidschicht 10 oben auf den Mesabereichen 20 verbleibt. Während des Planarisier-Ätzverfah rens muß darauf geachtet werden, daß ein ausreichendes Ausmaß von Isolierschichtoxid entfernt wird, um die darunter liegende Nitridschicht 14 freizulegen, während gleichzeitig gewährleistet werden muß, daß die Höhe verbleibenden Oxids wenigstens so groß wie die des Substrats 12 ist. Sonst werden unerwünschte parasitäre Transistoren an den Seiten wänden der Gräben gebildet.

Es erfolgen nun eine Schwellenspannungsimplantation sowie eine Wan nenimplantation durch die Pufferoxidschicht 10 hindurch. Die Puffer oxidschicht 10 wird während des Nitrid-Ätzvorgangs sowie der an schließenden Implantation typischerweise beschädigt und kann anschlie ßend nicht als Gateoxid verwendet werden. Aus diesem Grund wird sie entfernt. Ein zum Entfernen der Pufferoxidschicht 10 durchgeführter Ätzvorgang führt außerdem zur Entfernung eines kleinen Bereichs der Isolieroxidschicht 22, wie dies in Fig. 6 gezeigt ist. Eine Gateoxid schicht 26 (Fig. 7) und eine Polysiliziumschicht werden nun aufgebracht, maskiert und geätzt, um eine FET-Gate 28 zu bilden. Schließlich werden Source- und Drain-Bereiche 24 gebildet, womit die Herstellung des FET abgeschlossen ist.

Aus der Druckschrift US-4,506,434 ist ein Verfahren zur Herstellung von Halbleitervorrichtungen bekannt. Insbesondere zeigt diese Druck schrift (1) ein Verfahren zum Bilden von Isoliergräben und Mesa-Berei chen in einem Substrat sowie zum Bilden von FETs in den Mesa-Berei chen. Dieses bekannte Verfahren weist insbesondere folgende Schritte auf: Ausbilden einer ersten Oxidschicht auf einem Substrat, Ausbilden einer Polysiliziumschicht über der ersten Oxidschicht, Ätzen des Sub strats zum Festlegen von Isoliergräben und Mesa-Bereichen, wobei die Mesa-Bereiche Polysilizium von der Polysiliziumschicht beinhalten, Ausbilden einer zweiten Oxidschicht über dem Substrat mit einer zum Füllen der Isoliergräben ausreichenden Dicke, Ätzen der zweiten Oxid schicht zum Entfernen von Oxid der zweiten Oxidschicht über den Me sa-Bereichen, Freilegen der Polysiliziumschicht auf den Mesa-Bereichen, Ausbilden einer Molybdänsilizidschicht über der freiliegenden Polysilizi umschicht, wobei die Molybdänsilizidschicht leitfähig ist, sowie Mu stergebung und Ätzen der Polysiliziumschicht und der Molybdänsilizid schicht.

Aus der Druckschrift JP-A-31 65 050 ist ein Verfahren zum Herstellen von Halbleiterbauelementen bekannt. Insbesondere ist aus dieser Druck schrift bekannt, eine isolierende Schicht über einer Polysiliziumschicht aufzubringen, die während des Ätzens der isolierenden Schicht als Ätz stopp verwendet wird.

Aus dem Aufsatz von Ohe, K. et al.: "Narrow-Width Effects of Shallow Trench-Isolated CMOS with n⁺. Polysilicon Gate", IEEE Transactions on Electron Devices, Bd. 36, Nr. 6, Juni 1989, S. 1110-1115, ist ein Ver fahren zum Bilden von Isoliergräben und Mesa-Bereichen in einem Substrat bekannt. Insbesondere ist es bekannt, eine Gate-Schwellenim plantation durch die erste Polysiliziumschicht und die Pufferoxidschicht hindurch zum Einstellen der FET-Schwellenspannung vorzunehmen, wobei die erste Dicke der ersten Polysiliziumschicht zur Ermöglichung einer derartigen Schwellenimplantation ausreichend gering gewählt wird.

Aus der Druckschrift US-4,740,480 ist ein Verfahren zum Bilden einer Halbleitervorrichtung bekannt, aus dem ein Verfahren zum Bilden von Isoliergräben in einem Substrat bekannt ist. Eine Anzahl von Schal tungselementen, wie etwa Transistoren, sind gegeneinander durch in Feldisolationsbereichen eines Halbleitersubstrats gebildete Isoliergräben isoliert. Jeder Isoliergraben wird mit geeigneten Materialien gefüllt, um die Ebenheit der Oberfläche des Substrats sicherzustellen. Borphosphat silikatglas (BPSG) wird als Material zum Verfüllen der Isoliergräben verwendet.

Aus der Druckschrift US-4,892,614 ist ein Verfahren zur Herstellung von Isoliergräben in integrierten Schaltungen bekannt.

Aus dem Aufsatz IBM Technical Disclosure Bulletin, Bd. 33, Nr. 10A, März 1991, ist ein Verfahren zum Herstellen von gefüllten Isoliergräben in Halbleitervorrichtungen bekannt.

Dem Aufsatz von Fuse, G. et al: "A Practical Trench Isolation Techno logy with a Novel Planarization Process", IEDM 1987, ist ein weiteres Verfahren zum Bilden von Isoliergräben in einem Substrat zu entneh men.

Die vorstehend erläuterten Verfahren führen zwar zur Erzielung des gewünschten Ergebnisses, sind jedoch etwas ineffizient. Insbesondere das Erfordernis zum Entfernen der Pufferoxidschicht 10 und zum an schließenden Wiederaufbringen einer Gateoxidschicht 26 führt zu einer unnötig hohen Anzahl von Verfahrensschritten.

Aufgabe der Erfindung ist es daher, ein verbessertes Verfahren vorzu schlagen, bei dem diese genannten Nachteile vermindert sind.

Diese Aufgabe wird erfindungsgemäß durch ein Verfahren mit den in den Patentansprüchen 1 oder 2 angegebenen Merkmalen gelöst.

Die Erfindung und Weiterbildungen der Erfindung werden im folgenden anhand der zeichnerischen Darstellungen des technischen Gesamtzusam menhanges sowie eines Ausführungsbeispieles der Erfindung näher erläutert. In den Zeichnungen zeigen:

Fig. 1 eine schematische Schnittansicht eines Bereichs eines Halblei terwafers bei einem Verarbeitungsschritt bei Verfahren des Standes der Technik, wie er eingangs erläutert worden ist;

Fig. 2 eine schematische Schnittansicht des Halbleiterwafers bei einem an den Verfahrensschritt der Fig. 1 anschließenden Verfahrens schritt;

Fig. 3 eine schematische Schnittansicht des Halbleiterwafers bei einem an den Verfahrensschritt der Fig. 2 anschließenden Verfahrens schritt;

Fig. 4 eine schematische Schnittansicht des Wafers bei einem an den Verfahrensschritt der Fig. 3 anschließenden Verfahrensschritt;

Fig. 5 eine schematische Schnittansicht des Halbleiterwafers bei einem an den Verfahrensschritt der Fig. 4 anschließenden Verfahrens schritt;

Fig. 6 eine schematische Schnittansicht des Halbleiterwafers bei einem an den Verfahrensschritt der Fig. 5 anschließenden Verfahrens schritt;

Fig. 7 eine schematische Schnittansicht des Halbleiterwafers bei einem an den Verfahrensschritt der Fig. 6 anschließenden Verfahrens schritt;

Fig. 8 eine schematische Schnittansicht eines Bereichs eines Halblei terwafers bei einem Verfahrensschritt eines Herstellungsver fahrens;

Fig. 9 eine schematische Schnittansicht des Halbleiterwafers bei einem an den Verfahrensschritt der Fig. 8 anschließenden Verfahrens schritt;

Fig. 10 eine schematische Schnittansicht des Halbleiterwafers bei einem an den Verfahrensschritt der Fig. 9 anschließenden Verfahrens schritt;

Fig. 11 eine schematische Schnittansicht des Halbleiterwafers bei einem an den Verfahrensschritt der Fig. 10 anschließenden Verfah rensschritt;

Fig. 12 eine schematische Schnittansicht des Halbleiterwafers bei einem an den Verfahrensschritt der Fig. 11 anschließenden Verfah rensschritt;

Fig. 13 eine schematische Schnittansicht des Halbleiterwafers bei einem an den Verfahrensschritt der Fig. 12 anschließenden Verfah rensschritt;

Fig. 14 eine schematische Schnittansicht eines Bereichs eines Halblei terwafers bei einem Verfahrensschritt eines erfindungsgemäßen Herstellungsverfahrens;

Fig. 15 eine schematische Schnittansicht des Halbleiterwafers bei einem an den Verfahrensschritt der Fig. 14 anschließenden erfindungs gemäßen Verfahrensschritt; und

Fig. 16 eine schematische Schnittansicht des Halbleiterwafers bei einem an den Verfahrensschritt der Fig. 15 anschließenden erfindungs gemäßen Verfahrensschritt.

Fig. 17-20 schematische Schnittansichten des Halbleiterwafes bei weiteren anschließenden Verfahrensschritten.

Unter Bezugnahme auf die Fig. 8 bis 13 wird nun ein Beispiel eines nicht erfindungsgemäßen Verfahrens zum Bilden von Isoliergräben und Mesabereichen in Halblei tersubstraten sowie zur Bildung von FETs in den Mesabereichen be schrieben.

In den Fig. 8 bis 13 ist ein Siliziumsubstrat im allgemeinen mit dem Bezugszeichen 102 bezeichnet. Wie in Fig. 8 zu sehen ist, wird eine erste Oxidschicht bzw. Pufferoxidschicht 104 vorzugsweise aus SiO₂ auf das Substrat 102 aufgebracht. Die Pufferoxidschicht 104 dient zum Dämpfen der durch anschließende Verfahrensschritte verursachten Kräf te-Spannungen, doch sie dient letztendlich auch zur Bildung von Gate oxid für auf dem Substrat 102 ausgebildete FETs. Die Pufferoxidschicht 104 besitzt somit eine Dicke, die für ihre Verwendung als Gateoxid geeignet ist, wobei diese Dicke vorzugsweise im Bereich von ca. 7,5 nm bis 40 nm liegt. Beim derzeitigen Verfahrensstand wird eine Gateoxid dicke von ca. 15 nm bis 20 nm am meisten bevorzugt.

Eine dünne erste Polysiliziumschicht 106 wird anschließend über der Pufferoxidschicht 104 aufgebracht. Die erste Polysiliziumschicht 106 schützt die Pufferoxidschicht 104 während der anschließenden Verfah rensschritte. Z. B. schützt die erste Polysiliziumschicht 106 die Puffer oxidschicht 104 vor Verunreinigungen, die durch Schwellenspannungs- Implantationen, Photoresist-Aufbringung sowie Ätzschritte eingebracht werden. Aufgrund des von der ersten Polysiliziumschicht 106 gebildeten Schutzes kann die Pufferoxidschicht 104 letztendlich FET-Gateoxid bilden. Die eigentliche erste Polysiliziumschicht 106 wird schließlich Teil eines FET-Gates, wobei sie in diesem Verfahrensstadium jedoch nicht dotiert zu werden braucht. Diese Schicht wird bei einem späteren Verfahrensschritt automatisch dotiert, wie dies noch erläutert wird.

Die erste Polysiliziumschicht 106 wird in einer Dicke aufgebracht, die ausreichend gering ist, um eine FET-Gate-Schwellenimplantation durch diese hindurch zu ermöglichen. Eine derartige Schwellenimplantation bzw. Schwellenspannungsimplantation erfolgt in späteren Schritten zur Bildung von Gate-Kanalbereichen für auf dem Substrat 102 gebildete FETs. Zur Ermöglichung einer solchen Schwellenimplantation liegt die Dicke der Polysiliziumschicht 106 vorzugsweise im Bereich von ca. 20 nm bis 100 nm, wobei ein Bereich von ca. 30 nm bis 50 nm am meisten bevorzugt wird.

Wie in Fig. 9 gezeigt ist wird das Substrat 102 zum Definieren von Isoliergräben 108 und Mesabereichen 110 geätzt. Die Mesabereiche 110 beinhalten Polysilizium von der ersten Polysiliziumschicht 106 sowie Oxid von der ersten Oxidschicht 104. Das Ätzen der Isoliergräben 108 könnte z. B. folgendermaßen aussehen:

1. Aufbringen und Mustergebung von Photoresist;
2. anisotropes Ätzen der Polysiliziumschicht 106;
3. anisotropes Ätzen der Oxidschicht 104; und
4. anisotropes Ätzen des Substrats 102 auf die gewünschte Tiefe von ca. 600 nm.

In diesem Verfahrensstadium wird typischerweise eine leichte Oxidation der Isoliergräben 108 durchgeführt, um durch das Ätzen verursachte Schäden an den Böden und den Seitenwänden der Gräben 108 zu behe ben.

Eine zweite oder Isolieroxidschicht 112 vorzugsweise aus SiO₂ wird dann auf dem Substrat 102 in einer zum Füllen der Isoliergräben 108 ausreichenden Dicke aufgebracht, wie dies in Fig. 10 gezeigt ist. Es erfolgt ein Ätzvorgang zum Entfernen von Bereichen der Isolieroxid schicht 112 über den Mesabereichen 110, wie dies in Fig. 11 gezeigt ist, wodurch als Resultat des Ätzvorgangs die erste Polysiliziumschicht 106 über den Mesabereichen 110 freigelegt wird. Bei diesem Ätzschritt wird auch Oxid über den Isoliergräben 108 entfernt, und zwar normalerweise bis auf ein Niveau unterhalb der Oberfläche der ersten Polysilizium schicht 106. Ein Ätzvorgang zur Erzielung des dargestellten Profils könnte z. B. die Aufbringung von Photoresist zur Bildung einer im we sentlichen planaren Oberfläche sowie das anschließende Ätzen in einer derartigen Weise beinhalten, daß Photoresist und Oxid im wesentlichen mit derselben Geschwindigkeit entfernt werden. Wenn das Photoresist über den Mesabereichen 110 abgebaut wird, bleibt das Photoresist den noch über den Isoliergräben 108 vorhanden. Eine Fortsetzung des Ätz vorgangs führt zur Entfernung von Oxid 112 oberhalb der Mesabereiche 110, wobei Photoresist über den Isoliergräben 108 mit derselben Ätzge schwindigkeit entfernt wird. Der Ätzvorgang setzt sich in dieser Weise fort, bis das gesamte Oxid 112 oberhalb der Mesabereiche 110 entfernt ist und die Isoliergräben 108 mit Oxid 112 gefüllt übrigbleiben, wie dies in Fig. 11 gezeigt ist.

Eine Gate-Schwellenimplantation (nicht gezeigt) wird durch die erste Polysiliziumschicht 106 und die Pufferoxidschicht 104 hindurch ausge führt, um die FET-Schwellenspannung in Regionen auf den Mesaberei chen 110 einzustellen, in denen FET-Gates gebildet werden. Wie vor stehend bereits erwähnt wurde, ist die Pufferoxidschicht 104 zur Ermög lichung einer solchen Schwellenimplantation ausreichend dünn ausgebil det. Z. B. kann eine Gate-Schwellenimplantation durch eine erste Polysi liziumschicht 106 mit einer Dicke von 40 nm und eine Pufferoxidschicht 104 mit einer Dicke von 18 nm eine BF₂-Implantation mit einer Dosie rung von 2 × 10¹² Atomen/cm² mit einer Energie von 100 keV beinhal ten.

Wie in Fig. 12 gezeigt ist, wird anschließend eine zweite Polysilizium schicht 114 über der freiliegenden ersten Polysiliziumschicht 106 oben auf den Mesabereichen 110 sowie über der Isolieroxidschicht 112 aufge bracht. Die zweite Polysiliziumschicht 140 wird leitfähig dotiert, da sie die FET-Gates bildet.

Wie in Fig. 13 gezeigt ist, werden sowohl die erste als auch die zweite Polysiliziumschicht 106 und 114 in ein Muster gebracht sowie geätzt, um FET-Gates in den Mesabereichen 110 zu definieren, wobei die unter der ersten Polysiliziumschicht 106 befindliche Pufferoxidschicht 104 als Gateoxid verwendet wird. FET-Source- und Drain-Bereiche 116 werden in dem Substrat 102 durch die Pufferoxidschicht 104 hindurch gebildet. Zum Dotieren der ersten Polysilizumschicht 106 wird die Temperatur der ersten und der zweiten Polysilizumschicht 106 und 114 ausreichend angehoben (d. h. auf mehr als 800°C), um dadurch eine automatische Dotierung der ersten Polysiliziumschicht 106 von der zweiten Polysili zumschicht 114 her zu erzielen.

Die Fig. 14 bis 20 zeigen ein erfindungsgemäßes Verfahren zum Bilden von Isoliergräben, Mesabereichen und FETs in den Mesabereichen. Da das Verfahren dem unter Bezugnahme auf die Fig. 8 bis 13 erläuterten Verfahren ähnlich ist, werden während entsprechender Schritte aufge brachte, identische Materialien mit den gleichen Bezugszeichen bezeich net, denen jedoch in den Fig. 14 bis 20 ein "a" hinzugefügt ist.

Fig. 14 zeigt das Siliziumhalbleitersubstrat 102a, auf dem eine erste oder Pufferoxidschicht 104a und eine erste Polysiliziumschicht 106a in der vorstehend beschriebenen Weise aufgebracht sind. Zusätzlich dazu wird eine Ätzstoppschicht 120 über der ersten Polysiliziumschicht 106a aufgebracht und dient zur Verwendung als Ätzstopp während des nach folgenden Ätzens einer Isolieroxidschicht 112a (in Fig. 14 nicht gezeigt). Die Ätzstoppschicht 120 ist vorzugsweise aus Siliziumnitrid mit einer Dicke von 10 bis 100 nm über der ersten Polysiliziumschicht 106a aus gebildet. Genauer gesagt handelt es sich bei der bevorzugten Dicke der Ätzstoppschicht 120 um ca. 50 nm. Eine zweite Ätzstoppschicht 124, die vorzugsweise aus SiO₂ besteht, wird wahlweise über der Nitrid schicht 120 aufgebracht. Die Funktion der zweiten Ätzstoppschicht 124 wird nachfolgend noch erläutert.

Unter Bezugnahme auf Fig. 15 wird ein nicht gezeigtes Photoresist aufgebracht sowie in ein Muster gebracht, und es erfolgt ein Ätzschritt unter Verwendung einer geeigneten Abfolge von Ätzchemikalien, wie dies zum Definieren von Isoliergräben 108a und Mesabereichen 110a erforderlich ist. Die Mesabereiche 110a beinhalten Polysilizium von der ersten Polysiliziumschicht 106a sowie Oxid von der Pufferoxidschicht 104a. Dieser Ätzvorgang erfolgt in ähnlicher Weise, wie bei dem ent sprechenden Ätzvorgang, wie er eingangs unter Bezugnahme auf den Stand der Technik bereits erläutert worden ist.

Wenn die Gräben 108a relativ tief sind und eine Tiefe von beispiels weise mehr als 1 µm besitzen, führt ein anhaltendes Ätzen des Silizium substrats 102a schließlich zur Entfernung des nicht gezeigten Photoresist über den Mesabereichen 110a. Da der zum Ätzen des Siliziumsubstrats 102a verwendete chemische Stoff gegenüber Oxid hohe Selektivität be sitzt, verhindert die zweite Ätzstoppschicht 124 (bei der es sich um ein Oxid handelt) eine Beschädigung der Nitridschicht 120. Die zweite Ätzstoppschicht 124 wird somit wahlweise vorgesehen und wird typi scherweise nur beim Ätzen tiefer Gräben verwendet. Wenn diese Schicht verwendet wird, so wird sie nach dem Ätzen der Gräben vorzugsweise entfernt.

Nach dem Ätzen der Gräben 108a wird häufig eine leichte Oxidation der Isoliergräben 108a durchgeführt, um durch das Ätzen verursachte Schä den an den Seitenwänden und Böden der Gräben 108a zu beheben.

Danach wird eine zweite oder Isolieroxidschicht 112a vorgesehen (Fig. 16) sowie unter Verwendung einer Planarisier-Ätztechnik zum Entfernen des gesamten Oxids oberhalb der Mesabereiche 110a geätzt (Fig. 17). Die Nitrid-Ätzstoppschicht 120 wird während dieses Ätzvorgangs als Ätzstopp verwendet. Die Nitridschicht 120 wird anschließend entfernt (Fig. 18), wodurch die erste Polysiliziumschicht 106a oben auf den Mesabereichen 110a freigelegt wird. Bei einem derartigen Planarisier- Ätzverfahren könnte es sich z. B. um das chemisch-mechanische Polieren handeln. Dieses Polieren beinhaltet Selektivität gegenüber der Nitrid- Ätzstoppschicht 120 zur Bildung einer planaren Topologie, die im we sentlichen auf demselben Niveau wie die obere Oberfläche der Nitrid- Ätzstoppschicht 120 liegt.

Es ist darauf hinzuweisen, daß im Vergleich zu dem eingangs erläuterten Verfahren des Standes der Technik die erste Polysiliziumschicht 106a zusätzliche Höhe für Oxid schafft, das nach der Planarisierung in den Gräben 108a verbleibt, wodurch die Wahrscheinlichkeit für das Ent stehen parasitärer Transistoren an den Seitenwänden der Gräben durch Entfernen von zuviel Oxid vermindert wird.

Es erfolgen eine Schwellenimplantation sowie eine Schaffung der Drain- und Source-Bereiche in der unter Bezugnahme auf Fig. 11 bereits erläu terten Weise. Die anschließenden Schritte, die in den Fig. 19 und 20 veranschaulicht sind, sind identisch mit den unter Bezugnahme auf die Fig. 12 und 13 beschriebenen Schritten.

Die vorstehend erläuterten Verfahrensweisen schaffen gegenüber den Verfahren des Standes der Technik Vorteile sowohl hinsichtlich der Verfahrenseffizienz als auch hinsichtlich der Halbleiterqualität. Bei diesen Vorteilen handelt es sich u. a. um die Eliminierung von Verfah rensschritten, die ansonsten zum Entfernen der Pufferoxidschicht sowie zum anschließenden Aufbringen einer Gateoxidschicht erforderlich sind. Außerdem schafft die dünne erste Polysiliziumschicht zusätzliche Höhe für das Graben-Oxid, wodurch die Möglichkeit zur Bildung parasitärer Transistoren an den Seitenwänden der Gräben reduziert wird. Zusätzlich dazu schützt die dünne erste Polysiliziumschicht das darunterliegende Gateoxid während der verschiedenen Verfahrensschritte, wie Gate- Schwellenimplantation, Photoresist-Aufbringung sowie Ätzen, vor Ver unreinigungen.

Claims

1. Verfahren zum Bilden von Isoliergräben und aktiven Bereichen in einem Halbleitersubstrat sowie zum Bilden von Feldeffekttransisto ren in den aktiven Bereichen mit folgenden Schritten:

a) Ausbilden einer Pufferoxidschicht (104a) auf einem Halbleiter substrat (102a);
b) Ausbilden einer ersten Polysiliziumschicht (106a) über der Pufferoxidschicht (104a);
c) Aufbringen einer Nitridschicht (120) über der ersten Polysilizi umschicht (106a);
d) Aufbringen einer zweiten Ätzstoppschicht (124), bestehend aus Oxid, über der Nitridschicht (120);
e) Ätzen des Halbleitersubstrats (102a) zum Definieren von Iso liergräben (108a) und aktiven Bereichen (110a), wobei die aktiven Bereiche (110a) Polysilizium von der ersten Polysili ziumschicht (106a) beinhalten;
f) Ausbilden einer Isolieroxidschicht (112a) oben auf dem Halblei tersubstrat (102a) mit einer zum Füllen der Isoliergräben (108a) ausreichenden Dicke;
g) Ätzen der Isolieroxidschicht (112a) und der zweiten Ätzstopp schicht (124) zum Entfernen von Oxid über den aktiven Berei chen (110a) unter Verwendung der Nitridschicht (120) als Ätz stopp;
h) Entfernen der Nitridschicht (120) und Freilegen der ersten Polysilizumschicht (106a) oben auf den aktiven Bereichen (110a);
i) Ausführen einer Gate-Schwellenimplantation durch die erste Polysiliziumschicht (106a) und die Pufferoxidschicht (104a) hin durch zum Einstellen der FET-Schwellenspannung;
j) Ausbilden einer zweiten Polysiliziumschicht (114a) über der freiliegenden ersten Polysiliziumschicht (106a), wobei die zweite Polysiliziumschicht (114a) leitfähig dotiert wird;
k) Erhöhen der Temperatur der ersten und der zweiten Polysilizi umschicht (106a, 114a), wobei die erste Polysilizumschicht (106a) durch die zweite Polysilizumschicht (114a) dotiert wird;
l) Mustergebung und Ätzung der ersten und der zweiten Polysili ziumschicht (106a, 114a) zum Definieren von Feldeffekttran sistor-Gates in den aktiven Bereichen (110a), wobei die unter der ersten Polysilizumschicht (106a) befindliche Pufferoxid schicht (104a) als Gateoxid verwendet wird; und
m) Bilden von Feldeffekttransistor-Source- und Drain-Bereichen in dem Halbleitersubstrat (102a) durch die Pufferoxidschicht (104a) hindurch.

2. Verfahren zum Bilden von Isoliergräben und aktiven Bereichen in einem Halbleitersubstrat mit folgenden Schritten:

a) Vorsehen einer Pufferoxidschicht (104a) auf einem Halbleiter substrat (102a);
b) Ausbilden einer ersten Polysiliziumschicht (106a) über der Pufferoxidschicht (104a);
c) Aufbringen einer ersten Ätzstoppschicht (120) über der ersten Polysiliziumschicht (106a);
d) Aufbringen einer von der ersten Ätzstoppschicht (120) verschie denen zweiten Ätzstoppschicht (124) über der ersten Ätzstopp schicht (120);
e) Ätzen des Halbleitersubstrats (102a) zum Definieren von Iso liergräben (108a) und aktiven Bereichen (110a), wobei die aktiven Bereiche (110a) Polysilizium von der ersten Polysili ziumschicht (106a) beinhalten;
f) Ausbilden einer Isolieroxidschicht (112a) oben auf dem Halblei tersubstrat (102a) und in den Isoliergräben (108a);
g) Entfernen von Teilen der Isolieroxidschicht (112a) und der zweiten Ätzstoppschicht (124) zum Entfernen von Oxid über den aktiven Bereichen (110a) unter Verwendung der ersten Ätz stoppschicht (120) als Ätzstopp;
h) Entfernen von Teilen der ersten Ätzstoppschicht (120) und Freilegen der ersten Polysilizumschicht (106a) oben auf den aktiven Bereichen (110a);
i) Ausbilden einer zweiten Polysiliziumschicht über der ersten Polysiliziumschicht (106a), und
j) Mustergebung und Ätzung der ersten und der zweiten Polysili ziumschicht (106a, 114a) zum Definieren von Feldeffekttran sistor-Gates in den aktiven Bereichen (110a), wobei die unter der ersten Polysilizumschicht (106a) befindliche Pufferoxid schicht (104a) als Gateoxid verwendet wird.