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JPH05218189A - トレンチ単離方法 - Google Patents

トレンチ単離方法

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Publication number
JPH05218189A
JPH05218189A JP4284580A JP28458092A JPH05218189A JP H05218189 A JPH05218189 A JP H05218189A JP 4284580 A JP4284580 A JP 4284580A JP 28458092 A JP28458092 A JP 28458092A JP H05218189 A JPH05218189 A JP H05218189A
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JP
Japan
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layer
polysilicon
polysilicon layer
oxide
etching
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Application number
JP4284580A
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English (en)
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JPH0779131B2 (ja
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Monte Manning
モンテ・マニング
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Micron Technology Inc
Original Assignee
Micron Technology Inc
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Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of JPH05218189A publication Critical patent/JPH05218189A/ja
Publication of JPH0779131B2 publication Critical patent/JPH0779131B2/ja
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/05—Etch and refill

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  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 （修正有） 【目的】 半導体基板内に単離トレンチとメサ領域とを
形成し、メサ領域にＦＥＴを形成する方法を開示するこ
と。 【構成】 この方法はシリコン基板に第１酸化物層１０
４、第１非ドープポリシリコン層１０６及びエッチング
停止層を形成することを含む。次に基板のエッチングに
よって単離トレンチ１０８とメサ領域１１０とを画定す
る。第２酸化物層を形成して単離トレンチを満たし、引
き続いて第２酸化物層をエッチングして、メサ領域上の
第２層酸化物を除去して、第１ポリシリコン層を露出さ
せる。この方法はさらに露出第１ポリシリコン層上に導
電性にドープされた第２ポリシリコン層を形成し、この
後の工程において第１ポリシリコン層を第２ポリシリコ
ン層によってオートドープする。第１及び第２ポリシリ
コン層をパターン化及びエッチングして、メサ領域にＦ
ＥＴゲートを画定し、第１ポリシリコン層の下方の第１
酸化物層をゲート酸化物として利用する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はトレンチ単離技術を用い
る電界効果形トランジスタの改良単離方法に関する。
【０００２】
【従来の技術】金属酸化物半導体電界効果形トランジス
タ（ＭＯＳＦＥＴ）は通常のシリコン基板内に製造され
るが、これらは相互から電気的に単離されなければなら
ない。次に、これらを相互連絡して特定の回路形状を形
成することができる。
【０００３】ＭＯＳＦＥＴは「自己単離形」であると言
われる、すなわちそれらのソース基板とドレン基板のｐ
ｎ接合が逆バイアスに維持される限り、ドレン電流はソ
ースからの電流のみに依存してゲート下のチャンネルか
ら出る。しかし、ＭＯＳトランジスタの相互連絡に用い
られる金属ストリップは寄生ＭＯＳトランジスタのゲー
トを形成し、それらの下方の酸化物がゲート酸化物を形
成する。それ故、ＭＯＳＦＥＴを単離するために、電界
領域のチャンネルの形成を阻止することが必要である。
これを達成するための１方法は比較的厚いフィールド酸
化物層を用いることである。しかしデバイスの寸法は収
縮するので、このフィールド酸化物形成方法の性質はよ
り小さい単離デバイスの形成を阻害する。
【０００４】フィールド酸化に完全に依存するのではな
く「単離トレンチ」を用いると、隣接デバイスを単離し
ながらより高度の集積が可能になる。電子デバイス、典
型的にはＦＥＴは酸化物充填「トレンチ」によって分離
した「メサ」上に形成される。図１〜７は酸化物トレン
チ形成の典型的な先行技術工程とその結果得られる構造
体とを示す。
【０００５】図１に示すように、一般にパッド酸化物層
と呼ばれる第１酸化物層１０をシリコン基板１２の頂部
に形成する。次に、窒化物層１４をパッド酸化物層１０
上に加える。パッド酸化物層１０はシリコン基板１２と
窒化物層１４との間の応力移動を吸収する。窒化物層１
４は、以下で説明するように、引き続いての平面化エッ
チング中のエッチング停止体として作用する。窒化物層
１４上に酸化物層１６も加える。パッド酸化物層１０、
窒化物層１４及び酸化物層１６の目的と機能は以下でよ
り詳しく説明する。
【０００６】図２では、フォトレジスト（図示せず）を
加え、パターン化し、必要に応じてエッチング化学物質
を適当な順番でエッチング工程を実施して、単離トレン
チ１８とメサ領域２０を画定する。トレンチ１８は比較
的深い（１ミクロン以上）ので、結局はシリコン基板１
２の長時間のエッチングがメサ領域２０上のフォトレジ
スト（図示せず）を除去する。シリコン基板１２のエッ
チングに用いられる化学物質は酸化物に対して高度に選
択的であるので、酸化物層１６は窒化物層１４に対する
損傷を阻止するための第２エッチング停止体として作用
する。従って、酸化物層１６は任意であり、深いトレン
チをエッチングする場合にのみ典型的に用いられる。
【０００７】トレンチをエッチングした後に、酸化物層
１６を除去する。この時点において、トレンチの底部及
び側壁からエッチング損傷を除去するために、軽度の酸
化もしばしば行われる。
【０００８】次に図３に関しては、厚い単離酸化物層２
２を基板１２頂上に加える。単離酸化物層２２は少なく
とも窒化物層１４のレベルに単離トレンチ１８を満たす
ほど充分に厚い。単離酸化物層２２は平面化エッチング
技術と、エッチング停止体としての窒化物層１４とを用
いて単離酸化物層２２を続いてエッチングする（図
４）。次に窒化物層１４を除去して（図５）、メサ領域
２０頂上にパッド酸化物層１０のみを残す。平面化エッ
チング中は、残留酸化物の高さが基板１２の高さと少な
くとも同じ高さであることを保証しながら、下方の窒化
物層１４を露出させるために充分な単離層酸化物を除去
するように注意しなければならない。他方では、好まし
くない寄生トランジスタがトレンチの側壁に形成され
る。
【０００９】次に、しきい値電圧注入と孔（ｗｅｌｌ）
注入（ｉｍｐｌａｎｔｉｎｇ）をパッド酸化物層１０を
通して実施する。パッド酸化物層１０は典型的に窒化物
エッチングと次の注入中に損傷を受けるので、引き続い
てゲート酸化物として用いることができない。それ故、
これは除去する。パッド酸化物層１０を除去するために
実施するエッチングは、図６に示すように、単離酸化物
層２２の小部分をも除去する。ゲート酸化物層２６（図
７）とポリシリコン層とを加え、マスクを施し、エッチ
ングして、ＦＥＴゲート２８を形成する。最後に、ソー
ス及びドレインの領域２４を形成して、ＦＥＴの製造を
完成する。
【００１０】
【発明が解決しようとする課題】上記方法は、好ましい
成果を挙げながらも、多少効率が悪い。特に、パッド酸
化物層１０の除去と引き続いてゲート酸化物層２６の再
付加とが必要であることは不必要な反復を生ずる。
【００１１】
【課題を解決するための手段】本発明によると、トレン
チ単離技術を用いる電界効果形トランジスタの単離方法
は次の工程：基板上に第１酸化物層を形成する工程；第
１酸化物層上に第１厚さまでに第１ポリシリコン層を形
成する工程；基板をエッチングして、単離トレンチと、
第１ポリシリコン層からのポリシリコンを含むメサ領域
とを画定する工程；単離トレンチを満たすために充分で
ある厚さまで基板頂上に第２酸化物層を形成する工程；
第２酸化物層をエッチングして、メサ領域上の第２層酸
化物を除去する工程；メサ領域頂上のポリシリコン層を
露出させる工程；及び第１ポリシリコン層をパターン化
及びエッチングしてメサ領域にＦＥＴゲートを画定し、
第１ポリシリコン層の下方の第１酸化物層をゲート酸化
物として用いる工程を含む。
【００１２】
【実施例】以下では、本発明の１つ以上の好ましい実施
態様を添付図面を参照しながら説明する。
【００１３】さらに詳しくは、図８−１３は本発明によ
る半導体基板内に単離トレンチとメサ領域とを形成し、
メサ領域にＦＥＴを形成する１方法を説明する。シリコ
ン基板は図８−１３において一般に参照数字１０２によ
って表す。最初に図８では、基板１０２上に第１酸化物
層又はパッド酸化物層１０４、好ましくはＳｉＯ2を形
成する。パッド酸化物層１０４はこの後の処理工程によ
って生ずる応力を吸収する目的を有するが、結局は基板
１０２上に形成されるＦＥＴに対するゲート酸化物をも
形成する。それ故、パッド酸化物層１０４はゲート酸化
物としてのその使用に適した厚さ、好ましくは約７５〜
４００Åの厚さを有する。当技術分野の現況では約１５
０〜２００Åゲート酸化物厚さが最も好ましい。
【００１４】引き続いて、パッド酸化物層１０４上に薄
い第１ポリシリコン層１０６を形成する。第１ポリシリ
コン層１０６はこの後の処理中にパッド酸化物層１０４
を保護する。例えば、第１ポリシリコン層１０６はパッ
ド酸化物層１０４をしきい値電圧インプラント、フォト
レジスト付加及びエッチングの各工程から導入される汚
染物質から保護する。第１ポリシリコン層１０６によっ
て与えられる保護のために、パッド酸化物層１０４は結
局ＦＥＴゲート酸化物を形成することができる。第１ポ
リシリコン層１０６自体は結局ＦＥＴゲートの一部とな
るが、この時点において第１ポリシリコン層１０６はド
ープされる必要がない。第１ポリシリコン層１０６は以
下に述べるようにこの後の工程中にオートドープする。
【００１５】第１ポリシリコン層１０６はそれを通して
のＦＥＴゲートしきい値注入を可能にするために充分に
小さい厚さまで加えられる。このような注入はこの後の
工程で実施されて、基板１０２上に形成されるＦＥＴに
対するゲートチャネル領域を形成する。このようなしき
い値注入を可能にするために、ポリシリコン層１０６は
好ましくは約２００〜１０００Åの厚さを有し、最も好
ましくは約３００〜５００Åの厚さを有する。
【００１６】次に図９では、基板１０２をエッチングし
て、単離トレンチ１０８とメサ領域１１０とを画定す
る。メサ領域１１０は第１ポリシリコン層１０６からの
ポリシリコン並びに第１酸化物層１０４からの酸化物を
含む。１例として、単離トレンチ１０８のエッチングは
（１）フォトレジストの添加とパターン化；（２）ポリ
シリコン層１０６の異方性エッチング；（３）酸化物層
１０４の異方性エッチング；及び（４）好ましい深さ、
約６０００Åまでの基板１０２の異方性エッチングを含
む。
【００１７】この時点において、エッチングによって生
ずるトレンチ１０８の底部と側壁に対する損傷を修復す
るために、単離トレンチ１０８の軽度酸化を典型的に実
施する。
【００１８】次に、基板１０２頂上に第２酸化物層又は
単離酸化物層１１２、好ましくはＳｉＯ2を単離トレン
チ１０８を満たすために充分である厚さまで形成する
（図１０）。メサ領域１１０上の単離酸化物層１１２の
一部を除去するためにエッチングを実施し（図１１）、
それによってメサ領域１１０頂上の第１ポリシリコン層
１０６をエッチングの結果として露出させる。このエッ
チングの実施は単離トレンチ１０８上方のこのような酸
化物をも通常は第１ポリシリコン層１０６の頂部より下
のレベルまで除去する。上記プロフィルを達成するため
の１例のエッチングは本質的な平面を形成するためのフ
ォトレジストの付加と、本質的に同じ速度でフォトレジ
ストと酸化物とを除去するようなエッチングとを含む。
従って、フォトレジストがメサ領域１１０上から除去さ
れるときに、レジストが単離トレンチ１０８上にまだ残
留する。エッチングを続けると、上記メサ領域１１０か
ら酸化物１１２が除去され、同じ速度で単離トレンチ１
０８上からフォトレジストが除去される。全ての酸化物
１１２がメサ領域１１０上から除去されるまでエッチン
グをこのようにして続けると、図１１に示すように、酸
化物１１２によって充填される単離トレンチ１０８が残
される。
【００１９】ゲートしきい値注入（図示せず）を第１ポ
リシリコン層１０６とパッド酸化物層１０４とを通して
実施して、メサ領域１１０上のＦＥＴゲートが形成され
る部分におけるＦＥＴしきい値電圧を調節する。上述し
たように、パッド酸化物層１０４は充分に薄く、このよ
うなしきい値注入を可能にする。１例として、４００Å
厚さの第１ポリシリコン層１０６と１８０Å厚さのパッ
ド酸化物層１０４とを通してのゲートしきい値注入は、
１００ｋｅＶのエネルギーにおける２×１０12原子／ｃ
ｍ2の線量でのＢＦ2インプラントを含む。
【００２０】図１２に示すように、次にメサ領域１１０
頂上の露出第１ポリシリコン層１０６上に並びに単離酸
化物層１１２上に第２ポリシリコン層１１４を形成す
る。第２ポリシリコン層１１４はＦＥＴゲートを形成す
るので、導電性にドープする。図１３では、第１ポリシ
リコン層１０６下方のパッド酸化物層１０４をゲート酸
化物として利用しながら、第１及び第２ポリシリコン層
１０６と１１４の両方をパターン化及びエッチングし
て、メサ領域１１０にＦＥＴゲートを画定する。パッド
酸化物層１０４を通して基板１０２にＦＥＴのソース領
域及びドレイン領域１１６を形成する。第１ポリシリコ
ン層１０６をドープするために、第１及び第２ポリシリ
コン層１０６と１１４の温度を充分に（すなわち８００
℃より高温に）上昇させて、第２ポリシリコン層１１４
から第１ポリシリコン層１０６をオートドープする。
【００２１】図１４−２０は単離トレンチ、メサ領域、
及びメサ領域のＦＥＴの代替え形成方法を説明する。こ
の方法は図８−１３に示した方法に類似するので、対応
工程中に付着する同じ物質は同じ参照数字によって表す
が、図１４−２０では参照数字に接尾辞「ａ」を付け
る。
【００２２】図１４は第１又はパッド酸化物層１０４ａ
と第１ポリシリコン層１０６ａを上記のように添加する
シリコン半導体基板１０２ａを示す。さらに、第１ポリ
シリコン層１０６ａ上にこの後の単離酸化物層１１２ａ
（図１４に図示せず）のエッチング中のエッチング停止
体として用いられるエッチング停止層１２０を添加す
る。エッチング停止層１２０は第１ポリシリコン層１０
６ａ上に付加された１００〜１０００Åの厚さの窒化ケ
イ素から成ることが好ましい。さらに詳しくは、エッチ
ング停止層１２０の好ましい厚さは約５００Åである。
第２エッチング停止層１２４、好ましくはＳｉＯ2を窒
化物層１２０上に任意に添加する。第２エッチング停止
層１２４の機能は以下で説明する。
【００２３】図１５では、フォトレジスト（図示せず）
を添加し、パターン化し、必要に応じて適当な順序での
エッチング化学物質を用いてエッチング工程を実施し
て、単離トレンチ１０８ａとメサ領域１１０ａを画定す
る。メサ領域１１０ａは第ポリシリコン層１０６ａから
のポリシリコン並びにパッド酸化物層１０４ａからの酸
化物を含む。このエッチングは発明の従来の技術の項で
先行技術に関して既述した対応エッチングに類似する。
【００２４】トレンチ１０８ａが比較的深いときに、例
えば１ミクロンより深い場合に、シリコン基板１０２ａ
の長時間のエッチングは結局メサ領域１１０ａ上のフォ
トレジスト（図示せず）を除去する。シリコン基板１０
２ａをエッチングするために用いられる化学物質は酸化
物に対して非常に選択的であるので、第２エッチング停
止層１２４（酸化物）は窒化物層１２０に対する損傷を
防止する。第２エッチング停止層１２４はこのように任
意であり、深いトレンチをエッチングする場合にのみ典
型的に用いられる。用いる場合には、トレンチのエッチ
ング後に第２エッチング停止層１２４を除去することが
好ましい。
【００２５】エッチングによって生ずるトレンチ１０８
ａの側壁と底部に対する損傷を修復するために、単離ト
レンチ１０８ａの軽度酸化をしばしば実施する 次に、第２又は単離酸化物１１２ａを形成し（図１
６）、平面化エッチング技術を用いてエッチングしてメ
サ領域１１０ａ上から全ての酸化物を除去する（図１
７）。窒化物エッチング停止層１２０をこのエッチング
中のエッチング停止体として用いる。次に、窒化物層１
２０を除去して（図１８）、メサ領域１１０ａ頂上の第
１ポリシリコン層１０６ａを露出させる。１例として、
このような平面化エッチングは化学的機械的研磨を含む
ことができる。このような研磨は窒化物エッチング停止
層１２０に対して選択的であり、本質的に窒化物エッチ
ング停止層１２０の頂部によっても平面トポロジーを形
成する。
【００２６】上記先行技術方法に比べて、第１ポリシリ
コン層１０６ａが平面化後のトレンチ１０８ａ中に残留
する酸化物に付加的な高さを与え、このようにしてあま
りに多くの酸化物を除去することによるトレンチ側壁上
の寄生（ｐａｒａｓｉｔｉｃ）トランジスタ形成の可能
性を減ずることに注意すること。
【００２７】しきい値注入を実施して、ドレイン及びソ
ースの孔を図１１に関して既述したように形成する。図
１９と２０に説明するような、この後の工程は図１２と
１３に関連して述べた工程に同じである。
【００２８】
【発明の効果】上記方法はプロセス効率と半導体品質の
両方において先行技術方法を凌駕する利点を有する。こ
のような利点には、他の方法ではパッド酸化物層の除去
と次のゲート酸化物層の添加とのために必要である処理
工程の省略がある。すなわち、薄い第１ポリシリコン層
はトレンチ酸化物に高さを加え、トレンチ側壁上の寄生
トランジスタ形成の可能性を減ずる。さらに、薄い第１
ポリシリコン層は下方のゲート酸化物を例えばゲートし
きい値注入、フォトレジスト付加及びエッチングのよう
な、種々な処理工程中の汚染物質から保護する。
【図面の簡単な説明】
【図１】上記背景の項で述べた、先行技術方法による１
処理工程における半導体ウェファの一部の概略断面図で
ある。
【図２】上記従来の技術の項で述べた、図１によって説
明した工程に続く、先行技術処理工程における半導体ウ
ェファの概略断面図である。
【図３】上記従来の技術の項で述べた、図２によって説
明した工程に続く、先行技術処理工程における半導体ウ
ェファの概略断面図である。
【図４】上記従来の技術の項で述べた、図３によって説
明した工程に続く、先行技術処理工程における半導体ウ
ェファの概略断面図である。
【図５】上記従来の技術の項で述べた、図４によって説
明した工程に続く、先行技術処理工程における半導体ウ
ェファの概略断面図である。
【図６】上記従来の技術の項で述べた、図５によって説
明した工程に続く、先行技術処理工程における半導体ウ
ェファの概略断面図である。
【図７】上記従来の技術の項で述べた、図６によって説
明した工程に続く、先行技術処理工程における半導体ウ
ェファの概略断面図である。
【図８】本発明による処理方法の１処理工程における半
導体ウェファの概略断面図である。
【図９】本発明による処理方法を用いた、図８によって
説明した工程に続く、処理工程における半導体ウェファ
の概略断面図である。
【図１０】本発明による処理方法を用いた、図９によっ
て説明した工程に続く、処理工程における半導体ウェフ
ァの概略断面図である。
【図１１】本発明による処理方法を用いた、図１０によ
って説明した工程に続く、処理工程における半導体ウェ
ファの概略断面図である。
【図１２】本発明による処理方法を用いた、図１１によ
って説明した工程に続く、処理工程における半導体ウェ
ファの概略断面図である。
【図１３】本発明による処理方法を用いた、図１２によ
って説明した工程に続く、処理工程における半導体ウェ
ファの概略断面図である。
【図１４】本発明による他の処理方法の１処理工程にお
ける半導体ウェファの一部の概略断面図である。
【図１５】本発明による処理方法を用いた、図１４によ
って説明した工程に続く、処理工程における半導体ウェ
ファの概略断面図である。
【図１６】本発明による処理方法を用いた、図１５によ
って説明した工程に続く、処理工程における半導体ウェ
ファの概略断面図である
【図１７】メサ領域から全ての酸化物を除去するための
平面化エッチング技術を用いたエッチング工程を説明す
る。
【図１８】窒化物層を除去して、メサ領域頂上の第１ポ
リシリコン層を露出させる工程を説明する。
【図１９】図１２に関して説明した工程と同じ工程を示
す。
【図２０】図１３に関して説明した工程と同じ工程を示
す。
【符号の説明】
１０２．基板 １０４．パッド酸化物層 １０６．第１ポリシリコン層 １０８．単離トレンチ １１０．メサ領域 １１２．単離酸化物層 １１４．第２ポリシリコン層 １２０．窒化物エッチング停止層 １２４．第２エッチング停止層

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 基板内に単離トレンチとメサ領域を形成
    し、メサ領域にＦＥＴを形成する方法において、次の工
    程：基板上に第１酸化物層を形成する工程；第１酸化物
    層上に第１厚さまでに第１ポリシリコン層を形成する工
    程；基板をエッチングして、単離トレンチと、第１ポリ
    シリコン層からのポリシリコンを含むメサ領域とを画定
    する工程；単離トレンチを満たすために充分である厚さ
    まで基板頂上に第２酸化物層を形成する工程；第２酸化
    物層をエッチングして、メサ領域上の第２酸化物層を除
    去する工程；メサ領域頂上で第１ポリシリコン層を露出
    させる工程；露出第１ポリシリコン層上に導電性にドー
    プされた第２ポリシリコン層を形成する工程；及び第１
    及び第２ポリシリコン層をパターン化及びエッチングし
    てメサ領域にＦＥＴゲートを画定し、第１ポリシリコン
    層の下方の第１酸化物層をゲート酸化物として用いる工
    程を含む方法。
  2. 【請求項２】 第１ポリシリコン層上にエッチング停止
    層を加え、第２酸化物層のエッチング中にエッチング停
    止体としてエッチング停止層を用いることをさらに含む
    請求項１記載の方法。
  3. 【請求項３】 第１ポリシリコン層上に窒化物層を加
    え、第２酸化物層のエッチング中にエッチング停止体と
    してこの窒化物層を用いることをさらに含む請求項１記
    載の方法。
  4. 【請求項４】 第１ポリシリコン層上に窒化物層を加
    え、窒化物層上に酸化物の第２エッチング停止層を加
    え、第２酸化物層のエッチング中にエッチング停止体と
    して窒化物層を用いることをさらに含む請求項１記載の
    方法。
  5. 【請求項５】 第１ポリシリコン層の第１厚さが約２０
    ０〜１０００Åの範囲内である請求項１記載の方法。
  6. 【請求項６】 第１ポリシリコン層の第１厚さが約３０
    ０〜５００Åの範囲内である請求項１記載の方法。
  7. 【請求項７】 第１ポリシリコン層と第１酸化物層とを
    通してゲートしきい値インプラントを実施してＦＥＴし
    きい値電圧を調節すること、及び第１ポリシリコン層の
    第１厚さがこのようなしきい値インプラントを可能にす
    るほど充分に小さいことをさらに含む請求項１記載の方
    法。
  8. 【請求項８】 第２ポリシリコン層から第１ポリシリコ
    ン層をオートドープさせるために、第１及び第２ポリシ
    リコン層の温度を充分に上昇させることをさらに含む請
    求項１記載の方法。
  9. 【請求項９】 第１酸化物層が約７５〜４００Åの範囲
    内の厚さを有する請求項１記載の方法。
  10. 【請求項１０】 第１酸化物層が約１５０〜２００Åの
    範囲内の厚さを有する請求項１記載の方法。
  11. 【請求項１１】 第１酸化物層を通して基板内にＦＥＴ
    のソース領域とドレイン領域とを形成することをさらに
    含む請求項１記載の方法。
  12. 【請求項１２】 基板内に単離トレンチとメサ領域を形
    成し、メサ領域にＦＥＴを形成する方法において、次の
    工程：基板上にパッド酸化物層を形成する工程；パッド
    酸化物層上に第１厚さまでに第１ポリシリコン層を形成
    する工程；第１ポリシリコン層上に窒化物層を加える工
    程；基板をエッチングして、単離トレンチと、第１ポリ
    シリコン層からのポリシリコンを含むメサ領域とを画定
    する工程；単離トレンチを満たすために充分である厚さ
    まで基板頂上に単離酸化物層を形成する工程；単離酸化
    物層をエッチングして、メサ領域上の単離酸化物を除去
    して、窒化物層を単離酸化物層エッチングのためのエッ
    チング停止体として用いる工程；窒化層をエッチングし
    てメサ領域上の第１ポリシリコン層を露出させる工程；
    ゲートしきい値インプラントを可能にするために充分小
    さい厚さを有する第１ポリシリコン層とパッド酸化物層
    とを通してゲートしきい値インプラントを実施してＦＥ
    Ｔしきい値電圧を調節する工程；露出第１ポリシリコン
    層上に導電性にドープされた第２ポリシリコン層を形成
    する工程；及び第１及び第２ポリシリコン層をパターン
    化及びエッチングしてメサ領域にＦＥＴゲートを画定
    し、第１ポリシリコン層の下方のパッド酸化物層をゲー
    ト酸化物として用いる工程を含む方法。
  13. 【請求項１３】 第１ポリシリコン層の第１厚さが約２
    ００〜１０００Åの範囲内である請求項１２記載の方
    法。
  14. 【請求項１４】 第１ポリシリコン層の第１厚さが約３
    ００〜５００Åの範囲内である請求項１２記載の方法。
  15. 【請求項１５】 パッド酸化物層が約７５〜４００Åの
    範囲内の厚さを有する請求項１２記載の方法。
  16. 【請求項１６】 パッド酸化物層が約１５０〜２００Å
    の範囲内の厚さを有する請求項１２記載の方法。
  17. 【請求項１７】 窒化物層上に酸化物の第２エッチング
    停止層を加えることをさらに含む請求項１２記載の方
    法。
  18. 【請求項１８】 第２ポリシリコン層から第１ポリシリ
    コン層をオートドープするために第１及び第２ポリシリ
    コン層の温度を充分に上昇させることをさらに含む請求
    項１２記載の方法。
  19. 【請求項１９】 パッド酸化物層を通して基板内にＦＥ
    Ｔのソース領域とドレイン領域とを形成することをさら
    に含む請求項１２記載の方法。
  20. 【請求項２０】 基板内に単離トレンチとメサ領域を形
    成し、メサ領域にＦＥＴを形成する方法において、次の
    工程：基板上に約７５オングストローム〜４００オング
    ストロームの範囲内の厚さを有するパッド酸化物層を形
    成する工程；パッド酸化物層上に約２００オングストロ
    ーム〜１０００オングストロームの範囲内の厚さを有す
    る第１ポリシリコン層を形成する工程；第１ポリシリコ
    ン層上に窒化物層を加える工程；窒化物層上に酸化物の
    第２エッチング停止層を加える工程；基板をエッチング
    して、単離トレンチと、第１ポリシリコン層からのポリ
    シリコンを含むメサ領域とを画定する工程；単離トレン
    チを満たすために充分である厚さまで基板頂上に単離酸
    化物層を形成する工程；窒化物層をエッチング停止体と
    して用いて、単離酸化物層と第２エッチング停止層とを
    エッチングして、メサ領域上の酸化物を除去する工程；
    窒化物層を除去して、メサ領域頂上の第１ポリシリコン
    層を露出させる工程；第１ポリシリコン層とパッド酸化
    物層とを通してゲートしきい値インプラントを実施して
    ＦＥＴしきい値電圧を調節する工程；露出第１ポリシリ
    コン層上に導電性にドープされた第２ポリシリコン層を
    形成する工程；第２ポリシリコン層から第１ポリシリコ
    ン層をオートドープするために第１及び第２ポリシリコ
    ン層の温度を上昇させる工程；第１及び第２ポリシリコ
    ン層をパターン化及びエッチングしてメサ領域にＦＥＴ
    ゲートを画定し、第１ポリシリコン層の下方のパッド酸
    化物層をゲート酸化物として用いる工程；及びパッド酸
    化物層を通して基板中にＦＥＴのソース領域とドレイン
    領域を形成する工程；を含む方法。
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