DE3780484T2

DE3780484T2 - Loeschbarer programmierbarer nurlesespeicher mit gleitgate-feldeffekttransistoren.

Info

Publication number: DE3780484T2
Application number: DE8787100310T
Authority: DE
Inventors: Shinji C O Fujitsu Li Sugatani
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1986-01-14
Filing date: 1987-01-13
Publication date: 1993-01-21
Anticipated expiration: 2007-01-14
Also published as: JPS62163376A; KR900003875B1; JPH0560671B2; US4734887A; EP0236676A2; EP0236676A3; DE3780484D1; EP0236676B1; KR870007571A

Description

Die vorliegende Erfindung bezieht sich auf einen löschbaren programmierbaren Nur-Lese-Speicher (EPROM), welcher Feldeffekttransistoren mit schwimmendem Gate verwendet.
Es ist wichtig, bei Schaltungsmustern die Randbereichstoleranzen so klein wie möglich zu halten, um die Packungsdichte der Elemente einer integrierten Schaltung (IC) zu erhöhen. Das Selbstausrichtungsverfahren ist ein Verfahren, welches effizient angewendet werden kann, um die Randbereichstoleranzen, die für die fotolithografischen Maskenausrichteverfahren zum Herstellen von integrierten Schaltungen (ICs) erforderlich sind, zu verkleinern.
Man hat vorgeschlagen, das Selbstausrichtungsverfahren bei einer aus MOSFETS (Feldeffekttransistoren des Metalloxid-Halbleitertyps) bestehenden EPROM-Anordnung, welche schwimmende Gates aufweist, anzuwenden, um die Randbereichserfordernisse auf beiden Seiten eines Gates (den Seiten, zwischen welchen die Länge des Gates des FETs definiert ist) zu verringern. Es ist jedoch noch immer notwendig, im Zusammenhang mit Verfahren, welche die Breite eines schwimmenden Gates festlegen, einen Rand für die Maskenausrichtung zu belassen. Diese Situation wird kurz unter Bezugnahme auf die Fig. 1 und 2 erläutert.
Fig. 1 zeigt Grundrisse (a), (b), (c), welche Stufen bei der Herstellung einer elementaren Speicherzelle einer EPROM-Anordnung schematsich darstellen. Fig. 2 zeigt Teilansichten (a), (b), (c) entlang der Linien AA, wie sie in der durch Pfeile angezeigten Richtung in den korrespondierenden Ansichten (a), (b), (c) in Fig. 1 zu sehen sind.
Wie dies in Fig. 1(a) und 2(a) gezeigt wird, wird beispielsweise auf einem Siliziumsubstrat 1 des p-Typs durch selektive Oxidation ein Siliziumdioxied- (SiO&sub2;-)Film hergestellt und so gemustert, daß er auf dem Substrat 1 eine Matrix aus Inseln 2 bildet, um Vorrichtungselemente voneinander zu trennen. Die aus dem SiO&sub2;-Film gebildeten Inseln ergeben Inseln aus einer Feldoxidschicht. Danach wird, wie dies in den Fig. 1(b) und 2(b) gezeigt ist, die gesamte Oberfläche des Substrats mit einem ersten Gate-Oxidfilm 3 aus SiO&sub2;, welcher durch thermische Oxidation gebildet wurde, bedeckt. Sodann wird die Oberfläche mit einer ersten leitenden Polysiliziumschicht (PA) 5 bedeckt. Die erste Polysiliziumschicht 5 ist so gemustert, daß sie Streifen bildet, welche mittels durch Ätzen gebildeter Nutzen 4 voneinander getrennt sind. Jede Nute 4 ist auf das Zentrum einer Spalte, bestehend aus einer Feldoxidschicht-Insel 2, positioniert, so daß die Feldoxidschicht-Inseln am zentralen Teil der Nute freigelegt sind. Ein Streifen aus Polysilizium mit einer Breite WF überbrückt zwischen benachbarten Spalten aus Feldoxidschicht-Inseln 2, wie dies in Fig. 1(b) gezeigt wird. Die Breite WF des Streifens wird später die Breite des schwimmenden Gates eines FETs. Die Richtung der Linien AA in Fig. 1 oder die Richtung der Breite WF in Fig. 2 wird als die Gate-Breitenrichtung bezeichnet, und die orthogonale Richtung, nämlich die Richtung der Pfeile in Fig. 1, wird als die Gate-Längsrichtung bezeichnet.
In der Folge wird, wie dies in den Fig. 1(c) und 2(c) dargestellt ist, die gesamte Substratoberfläche mit einem zweiten Gate-Oxidfilm 6 bedeckt, welcher durch thermische Oxidation gebildet wird.
Danach wird die Oberfläche mit einer zweiten leitenden Polysiliziumschicht (PB) 7 bedeckt.
Dann werden die zweite Gate-Oxidschicht 6 und die Streifen der ersten Polysiliziumschicht 5 selektiv abgeätzt, wobei orthogonal zu den Nuten 4 liegende zweite Streifen verbleiben. Die zweiten Streifen haben eine vorbestimmte Breite WC, welche später die Gatelänge eines FETs wird.
Durch diesen Ätzvorgang werden Abschnitte des ersten Streifens 5, welche von den zweiten Streifen 7 bedeckt sind, schwimmende Gates 8 von FETs, und die zweiten Streifen 7 werden Steuer-Gates, welche sich in der Gate-Breitenrichtung (der horizontalen Richtung in den Figuren) erstrecken, um zu Wortleitungen zu werden. Auf solche Weise werden schwimmende Gates 8 unter den Steuergates 7 gebildet, von letzteren durch den zweiten Gate-Oxidfilm 6 getrennt. Breite und Länge eines schwimmenden Gates 8 sind WF bzw. WC.
Wo die Oberfläche des Siliziumsubstrats 1 des p-Typs nicht von einem zweiten Streifen bedeckt ist, wird sie sodann mit Verunreinigungen des n-Typs, beispielsweise durch Ionenimplantation, dotiert, um Sourcebereiche 9 und Drainbereiche 10 des n+-Typs zu bilden.
In Fig. 1(c) wird ein schwimmendes Gate 8 durch eine unterbrochene Linie angezeigt, wodurch es etwas schmäler (kürzer) erscheint als ein Steuergate 7, um das schwimmende Gate zu kennzeichnen. Aus der obigen Erklärung ist jedoch klar, daß Steuergate und schwimmendes Gate zueinander selbstausgerichtet sind und im wesentlichen die gleiche Breite aufweisen, weil ein schwimmendes Gate 8 unter Anwendung des Selbstausrichtungsverfahrens geätzt wird, wobei ein Steuergate 7 als Maske verwendet wird. Daher ist es nicht notwendig, einen Randbereich für die Maskenausrichtung zwischen Steuergate und schwimmendem Gate in der Gate-Längsrichtung zuzulassen. So wird die Packungsdichte von FETs in der Gate-Längsrichtung auf jenen Grenzwert gesteigert, welcher durch die Auflösung der Fotolithografie bestimmt ist. In der orthogonalen Richtung, der Gate-Breitenrichtung, ist jedoch eine Randbereichstoleranz notwendig.
Die Nuten 4 in den Fig. 1 und 2 müssen zu entsprechenden Spalten von Feldoxidschicht-Inseln 2 ausgerichtet sein. Weil die Nuten 4 durch fotolithografisches Ätzen gebildet werden, ist es, wie dies durch die Fig. 1(c) und 2(c) angezeigt wird, notwendig, einen Randbereich WA auf beiden Seiten einer Nute 4, welche eine Breite WS aufweist, zuzulassen. Beim derzeitigen Stand der Fotolithografie sind beispielsweise Randbereiche WA von etwa 0,3 bis 0,5 um auf beiden Seiten einer Nute mit einer Breite WS von 0,6 bis 1 um notwendig. Daher kann die Packungsdichte von FETs in der Gate-Breitenrichtung nicht bis zu dem durch die Auflösung der Fotolithografie bestimmten Grenzwert erhöht werden.
Ein weiteres Phänomen, das dazu beiträgt, die Packungsdichte in der Gate-Breitenrichtung zu vermindern, ist das Vorhandensein von nicht benutzbaren Bereichen (INVALID SPACES) unter beiden Seiten eines schwimmendes Gates in der Breitenrichtung WF, wie dies in Fig. 2(b) angezeigt ist. Diese nicht benutzbaren Bereiche sind in Fig. 2(b) und (c) mit 111 bezeichnet. Sie sind als BIRD'S BEAKS bekannt. Sie werden unweigerlich auf beiden Seiten (Gate-Breitenrichtung) der Feldoxidschicht-Inseln 2 gebildet. BIRD'S BEAKS erstrecken sich mitunter 1 um auf beiden Seiten einer Feldoxidschicht- Inseln 2 und tragen weder zur Konduktanz des FET noch zur Kapazität des schwimmenden Gates bei.
Es wird immer mehr notwendig, beispielsweise im Bereich der hochintegrierten EPROMs Randbereichstoleranzen zu reduzieren und BIRD'S BEAKS zu eliminieren.
Kürzlich wurde von H. Nozawa et al. in "CHARACTERISTICS AND RELIABILITY OF THE SEPROM CELL" in IEEE Trans. ED, Band ED31, Nr. 10, Oktober 1984 ein Versuch, die für die Maskenausrichtung notwendigen Randbereichstoleranzen zu reduzieren, welcher sich eines Selbstausrichtungsverfahrens bedient, vorgeschlagen.
Schematsiche Diagramme, welche das Herstellungsverfahren dieses Vorschlags veranschaulichen, werden in Fig. 3 gezeigt.
Eine erste Gate-Oxidschicht 23, eine erste leitende Polysiliziumschicht 25 und ein Siliziumnitridfilm 31 werden nacheinander auf einem Substrat 21 gebildet, und der Siliziumnitridfilm ist so gemustert, wie dies in Fig. 3(a) gezeigt ist. Dann wird, wie in Fig. 3(b) gezeigt, die erste Polysiliziumschicht 25 oxidiert, um die Feldoxidschicht 22 zu bilden, wobei der Siliziumnitridfilm 31 als eine Maske verwendet wird. Nachdem der Siliziumnitridfilm 31 entfernt wurde, wird eine zweite Gate-Oxidschicht 26 gebildet. Sodann wird eine zweite leitende Polysiliziumschicht 27 gebildet, wie dies in Fig. 3(c) gezeigt ist. Dann wird das Substrat auf ähnliche Weise geätzt, wie dies in Fig. 1(c) und 2(c) dargestellt ist, und eine Verunreinigung vom n-Typ wird implantiert, um Source 29 und Drain 30 des n+-Typs zu bilden. Ein Querschnitt der Anordnung entlang einer Linie von Source zu Drain ist in Fig. 3(d) gezeigt.
Wie oben beschrieben, sind Steuergate 27 und schwimmendes Gate 25 zueinander selbstausgerichtet. Es kommen jedoch noch immer BIRD'S BEAKS vor. Wie aus der Form von Fig. 3(c) zu erkennen ist, ist auch die Kapazität zwischen schwimmendem Gate und Steuergate geringer als jene zwischen schwimmendem Gate und Kanalbereich. Dies mindert Steuergatesensitivität und FET-Programmiereffizienz. Darüber hinaus ist die Oberflächenglätte der Einrichtung nicht so gut (nicht glatt). Dies kann zu Problemen anwachsen, wenn die Verdrahtung zum Verbinden von Anordnungen auf dem IC-Chip gebildet wird.
Das Dokument US-A-4 493 057 offenbart ein EPROM, welches eine Vielzahl von Speicherzellen-Feldeffekttransistoren (FETs) aufweist, die in einer Matrix auf einem Halbleitersubstrat angeordnet sind, wobei jeder Speicherzellen-FET umfaßt:
ein schwimmendes Gate zum Speichern von Spannung auf diesem und Steuern der Leitfähigkeit des Speicherzellen-FET;
einen ersten Gate-Isolierfilm welcher zwischen dem schwimmenden Gate und dem Substrat zum Isolieren des schwimmenden Gates vom Substrat vorgesehen ist;
ein über dem schwimmenden Gate positioniertes Steuergate zum Steuern der Spannung des schwimmenden Gates;
einen zweiten, zwischen dem schwimmenden Gate und dem Steuergate vorgesehenen Isolierfilm zum Isolieren des schwimmenden Gates vom Steuergate; und
Anordnungstrennungsbereiche, die auf beiden Seiten des schwimmenden Gates in Gate-Breitenrichtung vorgesehen sind, um den Speicherzellen-FET von den benachbarten Speicherzellen FETs auf jenen beiden Seiten zu trennen.
In diesem EPROM werden die Anordnungstrennungsbereiche auf der Substratoberfläche durch Oxidation des Substrats gebildet. Schwimmendes Gate und Anordnungstrennungsbereiche sind an den Kanten des schwimmenden Gates an seinen Gate-Breitseiten Seite an Seite ausgerichtet.
Gemäß der vorliegenden Erfindung ist ein löschbarer programmierbarer Nur-Lese-Speicher (EPROM) mit einer Vielzahl von Speicherzellen-Feldeffekttransistoren (FETs) vorgesehen, welche in einer Matrix auf einem Halbleitersubstrat angeordnet sind, wobei jedes Speicherzellen-FET umfaßt:
ein aus einer ersten leitenden Schicht gebildetes schwimmendes Gate zum Speichern von Spannung darauf und zum Steuern der Leitfähigkeit des Speicherzellen-FETs;
einen ersten, aus einem ersten Isolierfilm gebildeten Gate-Isolierfilm, der zwischen dem schwimmenden Gate und dem Substrat zum Isolieren des schwimmenden Gates von dem Substrat vorgesehen ist;
ein über dem schwimmenden Gate positioniertes Steuergate zum Steuern der Spannung des schwimmenden Gates;
einen zweiten, zwischen dem schwimmenden Gate und dem Steuergate vorgesehenen Isolierfilm zum Isolieren des schwimmenden Gates vom Steuergate; und
Anordnungstrennungsbereiche, die auf beiden Seiten des schwimmenden Gates in Gate-Breitenrichtung vorgesehen sind, zum Trennen des Speicherzellen-FETs von den benachbarten Speicherzellen-FETs auf jenen beiden Seiten,
wobei die genannten Anordnungstrennungsbereiche durch Nuten gebildet sind, welche durch die erste leitende Schicht und den ersten Isolierfilm in das Substrat dringen und mit Isolierstoff gefüllt sind, das schwimmende Gate unter dem Steuergate positioniert ist, die Breite des Steuergates gleich der Länge des schwimmenden Gates ist und das schwimmende Gate und die Anordnungstrennungsbereiche Seite an Seite an den Kanten des schwimmenden Gates an seinen Gate-Breitseiten angeordnet sind.
Gemäß der vorliegenden Erfindung ist auch ein Verfahren zum Herstellen eines löschbaren programmierbaren Nur-Lese-Speichers (EPROM), der eine Vielzahl von in einer Matrix auf einem Halbleitersubstrat angeordneten Speicherzellen-Feldeffekttransistoren (FETs) aufgeweist, vorgesehen, welches Verfahren umfaßt:
(a) auf einem Halbleitersubstrat von einem ersten Leitfähigkeitstyp das Bilden eines ersten Gate-Isolierfilms und einer ersten leitenden Schicht nacheinander;
(b) durch Fotolithografie das Bilden einer Vielzahl von parallelen Anordnungstrennungsnuten, welche sich in Gate-Längsrichtung der herzustellenden Speicherzellen-FETs erstrecken, wobei der Abstand zwischen den Anordnungstrennungsnuten gleich der Gatebreite der herzustellenden Speicherzellen-FETs ist und die Nuten so tief sind, daß sie durch die erste leitende Schicht und den ersten Gate-Isolierfilm in das Substrat dringen;
(c) Bilden einer dicken Isolierschicht zum Begraben der Anordnungstrennungsnuten;
(d) Entfernen von Teilen der dicken Isolierschicht zum Freilegen der Oberfläche der ersten leitenden Schicht;
(e) Bilden eines zweiten Gate-Isolierfilms über der freigelegten Oberfläche der ersten leitenden Schicht und nachfolgend Bilden einer zweiten leitenden Schicht darüber;
(f) Abätzen der zweiten leitenden Schicht, um parallele Streifen des Materials jener Schicht zu hinterlassen, welche orthogonal zu den Anordnungstrennungsnuten angeordnet sind, wobei der Abstand zwischen den Streifen gleich dem Abstand zwischen den herzustellenden Speicherzellen-FETs ist, und die Breite der Streifen gleich der Länge des schwimmenden Gates der herzustellenden Speicherzellen-FETs ist, und danach sukzessives Abätzen des zweiten Gate-Isolierfilms, der ersten leitenden Schicht und des ersten Gate-Isolierfilms, um das Halbleitersubstrat freizulegen, wobei die parallelen Streifen als Maske verwendet werden; und
(g) Dotieren von Verunreinigungen, welche den entgegengesetzten Leitfähigkeitstyp zu jenem des Halbleitersubstrats haben, in das freigelegte Halbleitersubstrat, um Source- und Drainbereiche der herzustellenden Speicherzellen-FETs zu bilden.
Ausführungsbeispiele der vorliegenden Erfindung können EPROM-Anordnungen, welche eine sehr hohe Packungsdichte der Anordnungselemente aufweisen, und Verfahren zur Herstellung solcher Anordnungen vorsehen.
Ausführungsbeispiele der vorliegenden Erfindung können eine Struktur und ein Herstellungsverfahren für eine EPROM-Anordnung vorsehen, die es ermöglichen, die Randbereichstoleranzen auf dem IC-Chip zu verkleinern.
Ein Ausführungsbeispiel der vorliegenden Erfindung kann ein Herstellungsverfahren für eine EPROM-Anordnung vorsehen, deren Chip-Oberfläche glatt ist, so daß hohe Zuverlässigkeit bei der Verbindungsverdrahtung für Anordnungselemente auf der Chip-Oberfläche erzielt wird.
In einem Ausfürhungsbeispiel der vorliegenden Erfindung wird bezüglich der Gate-Längs- und -Breitenrichtung ein Selbstausrichtungsverfahren angewendet, um für die Maskenausrichtung die Randbereichstoleranzen zu verkleinern. Ein schwimmendes Gate ist durch Trennungsnuten, die durch Ätzen gebildet sind, an seiner Peripherie mit Abstand angeordnet, so daß keine BIRD'S BEAKS entstehen. Die Nuten sind beispielsweise mit Siliziumdioxid gefüllt, um eine glatte Chip-Oberfläche zu schaffen.
Die Ätzverfahren in den Stufen (b) und (f) sind selbstausgerichtete Ätzverfahren. Daher sind für die Lithografie Randbereichstoleranzen nicht notwendig. Weiters sind die Speicherzellen-FETs durch in den Trennungsnuten begrabene Isolierschichten getrennt, wodurch keine BIRD'S BEAKS auftreten.
Die Packungsdichte der Speicherzellen-FETs kann so auf den Grenzwert der fotolithografischen Auflösung erhöht werden.
Mittels eines Beispiels wird auf die angeschlossenen schematischen Zeichnungen Bezug genommen, in welchen:
Fig. 1 Draufsichten (a), (b), (c), welche Herstellungsstufen einer elementaren Speicherzelle einer EPROM-Anordnung darstellen, zeigt;
Fig. 2 Schnittansichten (a), (b), (c) entlang der Linien AA, in Richtung der Pfeile in den korrepondierenden Ansichten (a), (b), (c) von Fig. 1 gesehen, zeigt;
Fig. 3 Schnittansichten (a) bis (d) zeigt, die ein Verfahren veranschaulichen, bei welchem für die Herstellung eines FETs mit schwimmendem Gate ein Selbstausrichtungsverfahren angewendet wird;
Fig. 4 Schnittansichten (a) bis (e) zeigt, welche schematisch Schritte eines Herstellungsverfahrens in Übereinstimmung mit einem Ausführungsbeispiel der vorliegenden Erfindung veranschaulichen; und
Fig. 5 eine Teildraufsicht (a) und einen Querschnitt (b) entlang der Linie BB, in der Richtung der Pfeile in der Ansicht (a) gesehen, zeigt, welche schematisch die Struktur einer EPROM-Speicherzelle in einer EPROM-Anordnung veranschaulichen, die die vorliegende Erfindung verkörpert.
Die durch ein Ausführungsbeispiel der vorliegenden Erfindung geschaffene Konfiguration einer EPROM-Speicherzelle und ein die vorliegende Erfindung verkörperndes Herstellungsverfahren werden unter Bezugnahme auf die Fig. 4 und 5 beschrieben.
Wie dies in Fig. 4(a) gezeigt ist, wird zuerst durch einfache thermische Oxidation auf einem Siliziumsubstrat 1 des P-Typs, welches beispielsweise einen spezifischen Widerstand von 10 bis 20 Ohm cm aufweist, ein erster Gate-Oxidfilm 3 aus Siliziumdioxid mit einer Dicke von 50 bis 500 Angstrom gebildet. Dann wird die gesamte Oberfläche des Substrats mit einer ersten leitenden Schicht PA aus Polysilizium, welche eine Dicke von 3000 bis 4000 Angstrom aufweist, beschichtet. Diese erste Polysiliziumschicht PA wird durch chemische Dampfabscheidung (CVD - Chemical Vapour Deposition) gebildet und wird beispielsweise mit Phosphor oder Arsen dotiert, um leitend zu sein. Das Dotieren wird beispielsweise mittels konventioneller Gasdiffusion oder Ionenimplantation während oder nach dem Wachsen des Polysiliziums PA durchgeführt.
Dann wird, wie dies in Fig. 4(b) gezeigt ist, die erste Polysiliziumschicht PA mit einer Vielzahl von parallelen Anordnungstrennungsnuten 11 genutet. Jede der Nuten hat beispielsweise eine Breite dF von 1 um und eine Tiefe von 0,6 um. Die Tiefe der Nuten ist nicht so kritisch. In der Fig. dringen die Nuten 11 durch die erste Polysiliziumschicht PA und den ersten Gate-Oxidfilm 3, und wie reichen bis zum Substrat 1, durch welches sie bis zu einer Tiefe von 2000 bis 4000 Angstrom dringen. Diese Nuten 11 werden gebildet, indem man sich einer fotolithografischen Maske und konventioneller reaktiver Ionenätzung (RIE - REACTIVE ION ETCHING) bedient. Die Nuten 11 sind voneinander durch einen Abstand WF getrennt, der später zur Gatebreite der Speicherzellen-FETs wird. Obwohl in der Fig. der Abstand WF eher groß erscheint, entspricht er einer Gatebreite WF von 1um.
Dann wird, wie dies in Fig. 4(c) gezeigt ist, auf der ganzen Substratoberfläche eine 0,5 bis 1 um dicke Siliziumdioxidschicht 12 gebildet. So werden die Nuten 11 durch SiO&sub2; vollkommen begraben. Es ist erwünscht, die ganze Oberfläche des Substrates mit einem ein paar hundert Angstrom dicken thermisch oxidierten dünnen SiO&sub2;-Film 12' zu bedecken, bevor die SiO&sub2;-Schicht 12 gebildet wird. Dieser SiO&sub2;-Film 12' schützt Kanten von Teilen der Polysiliziumschicht PA, welche später Speicherzellen-FETs mit schwimmenden Gates werden, vor Verunreinigung, welche in der durch chemische Dampfabscheidung gewachsenen dicken SiO&sub2;-Schicht 12 eingeschlossen sein könnte, und verhindert Verluststrom. Es wird jedoch, weil sowohl die dünne SiO&sub2;-Schicht 12' als auch die dicke SiO&sub2;-Schicht 12 aus Siliziumdioxid bestehen und sie nicht voneinander unterschieden werden können, in den folgenden Figuren der separate Hinweis auf den dünnen SiO&sub2;-Film unterlassen.
Als nächstes wird, wie dies in Fig. 4(d) gezeigt ist, die Oberfläche des Substrats poliert, bis die Oberfläche der Polysiliziumschicht PA freigelegt ist. Das Polieren kann mechanisch erfolgen, es wird jedoch die reaktive Ionenätzung (RIE) unter Verwendung von Trifluormethan (CHF3) als Ätzgas bevorzugt, um die SiO&sub2;-Schicht 12 wegzuätzen, um eine glatt geätzten Oberfläche zu schaffen. Es ist leicht, das Polieren oder Ätzen des Substrats zu unterbrechen und die Oberfläche darauf zu prüfen, ob die erste Polysiliziumschicht PA freigelegt ist. Wird reaktive Ionenätzung (RIE) - wie oben beschrieben - angewendet, wird das SiO&sub2; schneller geätzt als das Polysilizium; so wird genaugenommen die Oberfläche des begrabenen SiO&sub2; 12 bezüglich der Oberfläche der ersten Polysiliziumschicht PA leicht überätzt, wie dies in Fig. 4(d) zu sehen ist. Es ist jedoch der Niveauunterschied zwischen der Oberfläche der ersten Polysiliziumschicht PA und SiO&sub2; 12 in der Nute vernachlässigbar gering, so daß eine glatte Oberfläche erzielt wird.
Später wird das SiO&sub2; 12 in einer Nute 11 ein im Substrat begrabener Anordnungstrennungsbereich 13, und die Breite dF des begrabenen SiO&sub2; 12 wird die Anordnungstrennungsbreite WIF zwischen den Speicherzellen-FETs. Man wird bemerken, daß die fotolithografische Maske im Schritt aus Fig. 4(b) nur einmal verwendet wird und die Anordnungstrennungsbereiche durch Selbstausrichtung gebildet werden, weshalb die Anordnungstrennungsbreite WIF gleich dF ist, der Breite der Nute 11. Für die Maskenausrichtung gibt es auf den zwei Gate-Breitseiten WF keine Randbereichstoleranz. Weil die Trennungsbereiche 13 durch Ätzen gebildet werden, erscheinen weiters keine BIRD'S BEAKS.
Als nähstes wird, wie dies in Fig. 4(e) gezeigt ist, die Oberfläche der ersten Polysiliziumschicht PA mit dem 300 bis 500 Angstrom dicken zweiten Gate-Oxidfilm 6 bedeckt, der durch thermische Oxidation hergestellg wird. Dann wird oberhalb der ganzen Oberfläche des Substrats eine zweite Polysiliziumschicht PB gebildet, welche 4000 bis 4500 Angstrom dick ist. Die zweite Polysiliziumschicht PB wird mittels chemischer Dampfabscheidung (CVD) abgeschieden und während oder nach ihrem Wachsen mite Phosphor oder Arsen dotiert, beispielsweise durch Gasdiffusion oder Ionenimplantation.
Sodann wird die zweite Polysiliziumschicht PB durch Fotolithografie so gemustert, daß sie parallele Streifen bildet, welche bezüglich der Anordnungstrennungsnuten 11 orthogonal ausgerichtet sind. Die Breite eines Streifens wird später die Gatelänge eines Speicherzellen-FETs, und der Abstand zwischen den Streifen wird der Abstand zwischen Speicherzellen in der Gate-Längsrichtung. Die Breite eines Streifens ist beispielsweise 1 um und der Abstand zwischen den Streifen 1,3 bis 1,5 um. Jeder der Streifen wird eine Steuergateelektrode 7, welche sich auf beiden Seiten der Fig. erstrecht, um eine Wortleitung WL zu bilden, wie dies in Fig. 5 gezeigt ist. Verwendet man diese Steuergateelektrode 7 als eine Maske, werden der zweite Gate-Oxidfilm 6, die erste Polysiliziumschicht PA und der erste Gate-Oxidfilm 3 nacheinander weggeätzt, um die Oberfläche des Siliziumsubstrats vom p-Typ freizulegen.
Durch diesen Ätzvorgang weden unter den Gateelektroden 7 die schwimmenden Gates 8 der Speicherzellen-FETs gebildet. Die schwimmenden Gates 8 sind vom Substrat 1 bzw. der Gateelektrode 7 durch den ersten Gate-Oxidfilm 3 und den zweiten Gate-Oxidfilm 6 isoliert. Es ist klar, daß die schwimmenden Gates 8 und die Steuergates 7 selbstausgerichtet sind, so daß es keine Randbereichstoleranz für die Fotolithografie in der Gate-Längsrichtung gibt. Weiters kommen keine BIRD'S BEAKS vor, weil die Anordnungstrennungsbereiche 13 durch Ätzen gebildet werden. So werden Randbereichstoleranzen und das Auftreten von BIRD'S BEAKS sowohl in Gate-Längs- als auch in Gate-Breitenrichtung reduziert.
In diesem Stadium ist es, wie in Fig. 5(b) gezeigt, wünschenswert, einen dünnen, einige hundert Ångstom starken SiO&sub2;-Film 12" auf beiden Seiten der schwimmenden Gates 8 und der Steuergates 7 zu bilden, um sie vor Verunreinigung zu schützen. Fig. 5(b) ist ein Querschnitt der Anordnung von Fig. 5(a) entlang der Linie BB, in Pfeilrichtung gesehen.
Verunreinigungen vom n+-Typ wie beispielsweise Arsen werden in die freigelegte Oberfläche des Substrates 1 dotiert, um, wie in Fig. 5 gezeigt, Sources 9 und Drains 10 zu bilden. Das Dotieren kann durch übliche Mittel wie Diffusion oder Ionenimplantation erfolgen. Wenn es durch einen Diffusionsprozeß bewirkt wird, sollte vorher der dünne SiO&sub2;-Film 12" auf der Substratoberfläche entfernt werden. Erfolgt das Dotieren durch Ionenimplantation, so kann er dort belassen werden.
Wie aus Fig. 5 ersichtlich, erstrecken sich die Anordnungstrennungsbereiche 13 nicht kontinuierlich in der Gate- Längsrichtung, sondern werden bei den Source-Bereichen 9 unterbrochen. Dies ist eine Modifikation der oben beschriebenen Verfahren und ist aufgrund der Tatsache, daß bei EPROM-Anordnungen die Source-Bereiche in der Richtung einer Wortleitung WL miteinader verbunden sein sollten, vorgesehen. Es ist ganz klar, daß eine derartige Unterbrechung der Anordnungstrennungsbereiche durch Unterbrechen der Anordnungstrennungsnuten 11 bei der Stufe von Fig. 4(b) bewirkt werden kann. Durch Schaffen solcher Unterbrechungen der Bereiche 13 wird Verbindungsverdrahtung zum Verbindung von Sources eingespart.
Auf diese Weise werden die Hauptteile der EPROM Speicherzellen-FETs hergestellt. Anschließend werden die FETs auf der Substratoberfläche miteinander verbunden. Obwohl dies in den Figuren nicht gezeigt wird, ist die Oberfläche der Anordnung mit einer Passivierungsschicht, beispielsweise aus Phosphosilikatglas (PSG), beschichtet, und Kontaktfenster werden geöffnet, um beispielsweise die Drains 10 zu kontaktieren. Dann wird die Verbindungsverdrahtung, wie beispielsweise die BIT-Leitungen, durch diese Kontaktfenster bereitgestellt, und die Anordnung ist fertiggestellt.
Wenn man ein Ausführungsbeispiel der vorliegenden Erfindung auf eine EPROM-Anordnung anwendet, wird die Packungsdichte der Speicherzellen im Vergleich zu jener einer früher vorgeschlagenen Anordnung um 30 % gesteigert.
In der obigen Beschreibung wird auf ein Siliziumsubstrat des P-Typs Bezug genommen. Es ist jedoch klar, daß Ausführungsbeispiele der vorliegenden Erfindung dadurch auf Substrate des n-Typs angewendet werden können, daß lediglich der Konduktivitätstyp der Störstellenmaterialien variiert wird. Die erste Polysiliziumschicht PA und die zweite Polysiliziumschicht PB können durch andere Arten von leitendem Material wie Metallsilizid ersetzt werden. Das verwendete Halbleitermaterial beschränkt sich nicht auf Silizium. Ausführungsbeispiele der vorliegenden Erfindung können auf andere Arten von Halbleitermaterialien wie beispielsweise Galliumarsenid angewendet werden.
Bei einem EPROM, welches FET-Speicherzellen vom Typ mit schwimmenden Gates aufweist, werden die erforderlichen Randbereichstoleranzen für die Maskenausrichtung und das Auftreten von BIRD'S BEAKS dadurch reduziert, daß Selbstausrichtungsverfahren zum Bestimmen sowohl der Gatebreite als auch der Gatelänge angewendet werden.
Auf einem Substrat (1) werden ein erster Gate-Isolierfilm (3) und eine erste leitende Schicht (PA) (z.B. Polysilizium) gebildet. Parallele Nuten (11) zur Anordnungstrennung werden in der Gate-Längsrichtung durch Fotolithografie gebildet. Der Abstand zwischen den Nuten (11) definiert die Gatebreite: Die Breite der Nuten bestimmt den Abstand zwischen den Zellen-FETs. Die Nuten werden durch einen Isolator (z.B. SiO&sub2;) (12), der durch chemische Dampfabscheidung abgeschieden wird, begraben. Dann wird Ätzung angewendet, um die erste leitende Schicht (PA) freizulegen, und ein zweiter Gate-Isolierfilm (6) und eine zweite leitende Schicht (PB) (z.B. Polysilizium) werden auf der freigelegten Oberfläche gebildet. Parallele Streifen (7) werden durch Ätzen der zweiten leitenden Schicht orthogonal zu den Nuten (11) gebildet. Der Abstand zwischen den Streifen bestimmt die Anordnungstrennung in der Gate- Längsrichtung. Die Streifen werden sodann als Maske zum Ätzen verwendet, um das Substrat (1) freizulegen, in welchem dann durch Dotieren Sources (9) und Drains (10) gebildet werden.

Claims

1. Ein löschbarer programmierbarer Nur-Lese-Speicher (EPROM) mit einer Vielzahl von matrixförmig auf einem Halbleitersubstrat (1) angeordneten Speicherzellen-Feldeffekttransistoren (FETs), wobei jeder Speicherzellen-FET umfaßt:

ein aus einer ersten leitenden Schicht gebildetes schwimmendes Gate (8) zum Speichern von Spannung darauf und zum Steuern der Leitfähigkeit des Speicherzellen-FETs;

einen ersten, aus einem ersten Isolierfilm gebildeten Gate- Isolierfilm (3), der zwischen dem schwimmenden Gate und dem Substrat zum Isolieren des schwimmenden Gates von dem Substrat vorgesehen ist;

ein über dem schwimmenden Gate positioniertes Steuergate (7) zum Steuern der Spannung des schwimmenden Gates;

einen zweiten, zwischen dem schwimmenden Gate und dem Steuergate vorgesehenen Isolierfilm (6) zum Isolieren des schwimmenden Gates vom Steuergate; und

Anordnungstrennungsbereiche (13), die auf beiden Seiten des schwimmenden Gates in Gate-Breitenrichtung vorgesehen sind, für das Trennen des Speicherzellen-FETs von den benachbarten Speicherzellen-FETs auf jenen beiden Seiten,

dadurch gekennzeichnet, daß die genannten Anordnungstrennungsbereiche (13) durch Nuten (11) gebildet sind, welche durch die erste leitende Schicht un den ersten Isolierfilm in das Substrat dringen und mit Isolierstoff gefüllt sind, daß das schwimmende Gate unter dem Steuergate positioniert ist, wobei die Breite des Steuergates gleich der Länge des schwimmenden Gates ist und das schwimmende Gate und die Anordnungstrennungsbereiche Seite an Seite an den Kanten des schwimmenden Gates an seinen Gate- Breitseiten angeordnet sind.

2. Ein EPROM nach Anspruch 1, bei dem jeder Speicherzellen-FET ferner einen dünnen Isolierfilm (12") umfaßt, welcher die Seitenkanten des schwimmenden Gates (8) und des Steuergates (7) bedeckt.

3. Ein EPROM nach Anspruch 1 oder 2, bei dem das schwimmende Gate (8) und das Steuergate (7) aus Polysilizium bestehen.

4. Ein EPROM nach Anspruch 1, 2 oder 3, bei dem das Substrat (1) aus Silizium, der erste Gate-Isolierfilm (3), der zweite Gate- Isolierfilm (6) und der dünne Isolierfilm (12") aus Siliziumdioxid bestehen.

5. Ein EPROM nach Anspruch 1 oder 2, bei dem das schwimmende Gate (8) und das Steuergate (7) aus Metallsilizid bestehen.

6. Ein Verfahren zum Herstellen eines löschbaren programmierbaren Nur-Lese-Speichers (EPROM) mit einer Vielzahl vom matrixförmig auf einem Halbleitersubstrat angeordneten Speicherzellen- Feldeffekttransistoren (FETs), welches Verfahren umfaßt:

(a) Bilden eines ersten Gate-Isolierfilms (3) und einer ersten leitenden Schicht (PA, 5) nacheinander auf einem Halbleitersubstrat (1) von einem ersten Leitfähigkeitstyp;

(b) Bilden, durch Fotolithografie, einer Vielzahl von parallelen Anordnungstrennungsnuten (11), welche sich in Gate- Längsrichtung der herzustellenden Speicherzellen-FETs erstrecken, wobei der Abstand zwischen den Anordnungstrennungsnuten (11) gleich der Gatebreite der herzustellenden Speicherzellen-FETs ist, und die Tiefe der Nuten (11) so ist, daß sie durch die erste leitende Schicht und den ersten Gate-Isolierfilm in das Substrat (1) dringen;

(c) Bilden einer dicken Isolierschicht (12) zum Begraben der Anordnungstrennungsnuten;

(d) Entfernen von Teilen der dicken Isolierschicht zum Freilegen der Oberfläche der ersten leitenden Schicht;

(e) Bilden eines zweiten Gate-Isolierfilms (6) über der freigelegten Oberfläche der ersten leitenden Schicht und nachfolgend Bilden einer zweiten leitenden Schicht (PB, 7) darüber.

(f) Abätzen der zweiten leitenden Schicht, um parallele Streifen (7) des Materials jener Schicht zu hinterlassen, welche orthogonal von den Anordnungstrennungsnuten angeordnet sind, wobei der Abstand zwischen den Streifen gleich dem Abstand zwischen den herzustellenden Speicherzellen-FETs ist, und die Breite der Streifen gleich der Länge des schwimmenden Gates der herzustellenden Speicherzellen-FETs ist, und danach sukzessives Abätzen des zweiten Gate-Isolierfilms, der ersten leitenden Schicht und des ersten Gate-Isolierfilms, um das Halbleitersubstrat freizulegen, unter Verwendung der parallelen Streifen als Maske; und

(g) Dotieren von Verunreinigungen, welche den entgegengesetzten Leitfähigkeitstyp zu jenem des Halbleitersubstrats haben, in das freigelegte Halbleitersubstrat, um Source- (9) und Drainbereiche (10) der herzustellenen Speicherzellen-FETs zu bilden.

7. Ein Verfahren nach Anspruch 6, welches ferner umfaßt:

(b') zwischen den Schritten (b) und (c), Bilden eines dünnen Isolierfilms (12') über der beim Abschluß des Schrittes (b) freigelegten Oberfläche;

(f') zwischen den Schritten (f) und (g), Bilden eines dünnen Isolierfilms (12") über der beim Abschluß des Schrittes (f) freigelegten Oberfläche.

8. Ein Verfahren nach Anspruch 6 oder 7, bei welchem das Substrat (1) aus Silizium besteht, und der erste Gate-Isolierfilm (3) und der zweite Gate-Isolierfilm (6) und die dünnen Isolierfilme (12', 12"), wo vorgesehen, aus Siliziumdioxid, welches durch thermische Oxidation gebildet wird, bestehen.

9. Ein Verfahren nach Anspruch 6, 7 oder 8, bei welchem die ersten (PA, 5) und zweiten (PB, 7) leitenden Schichten aus Polysilizium bestehen, welches durch chemische Dampfabscheidung gebildet wird.

10. Ein Verfahren nach Anspruch 6, 7, 8 oder 9, bei welchem Schritt (d) durch reaktive Ionenätzung realisiert wird.

11. Ein Verfahren nach Anspruch 6, 7, 8, oder 9, bei welchem Schritt (d) durch mechanisches Polieren realisiert wird.

12. Ein Verfahren nach Anspruch 6, 7, 8, 9 oder 10, bei welchem die in den Schritten (b) und (f) angewandten Ätzverfahren reaktive Ionenätzverfahren sind.

13. Ein Verfahren nach irgendeinem der Ansprüche 6 bis 12, bei welchem Schritt (c) ein chemisches Dampfabscheidungsverfahren und die dicke Isolierschicht eine Siliziumdioxidschicht sind.