DE69329376T2

DE69329376T2 - Verfahren zur Herstellung einer SOI-Transistor-DRAM

Info

Publication number: DE69329376T2
Application number: DE69329376T
Authority: DE
Inventors: Cheonsu Ban; Kyungwook Lee; Yeseung Lee; Kyucharn Park
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1992-12-30
Filing date: 1993-12-23
Publication date: 2001-01-04
Anticipated expiration: 2013-12-24
Also published as: EP0606758B1; DE69329376D1; JPH06232367A; US5939745A; CN1090672A; CN1036227C; TW278237B; US5631186A; EP0606758A1; US5968840A

Description

Verfahren zur Herstellung einer SOI-Transistor-DRAM Die Erfindung bezieht sich allgemein auf einen dynamischen Schreib-Lese- Speicher (DRAM) und ein Verfahren zur Herstellung eines dynamischen Schreib-Lese-Speichers. Die vorliegende Erfindung bezieht sich insbesondere auf einen dynamischen Schreib-Lese-Speicher, der unter Benutzung einer modifizierten Silizium-Isolator-Technologie (SOI) hergestellt worden ist, bei welcher Transistoren unter direkter Siliziumanbindung (SDB) und einem chemischmechanischen Polieren (CMP) gebildet werden, und zwar nachdem unter direkter Siliziumanbindung und der Silizium-Isolator-Technologie Kondensatoren hergestellt worden sind. Sie bezieht sich zusätzlich auf ein Verfahren zur Herstellung eines dynamischen Schreib-Lese-Speichers, bei welchem SOI Mittel auf besonderen Flächen einschließlich Zellen hergestellt werden, so dass die nunmehr auf den Siliziumgrundkörper angewandte Technik für Einrichtungen wie periphere Schaltkreise benutzt werden kann, und zwar unter Einbindung der Vorzüge einer direkten SOI Anbindung an Scheiben.
Bei der Herstellung von dynamischen Schreib-Lese-Speichern (DRAM) ist unter Verwendung einer hoch integrierenden Technik ein bedeutender Fortschritt gemacht worden. Während sich die Größe der Halbleiter vermindert, ist die Bereitstellung einer großen Kapazität ein Problem geworden. Beispielsweise ist im Rahmen der Massenherstellung eine Veränderung von 1 Mbit DRAM-Bausteinen zu nunmehr 4 Mbit DRAM-Bausteinen vollzogen worden.
Bei einem solchen, einen hohen Integrationsgrad aufweisenden DRAM-Baustein muss die vorherbestimmte Kapazität an Zellen-Speichervermögen konstant gehalten werden, und zwar trotz der Abnahme der Fläche der Zellen. Bei spielsweise hat jede Fläche einer Zelle und eines Kondensators in einem 64 Mbit DRAM-Baustein auf ungefähr 0,8 um²/1,0 um² abgenommen.
Wenn die Flächen der Ladungsspeicherkondensatoren ebenfalls abnehmen und die Kapazität klein wird, können Softfehler bereits bei Belichtung durch α- Strahler auftreten, so dass sich die Frage der Zuverlässigkeit stellt. Demzufolge muss die Kapazität der Ladungsspeicherkondensatoren konstant gehalten werden, und zwar trotz der Abnahme der Fläche der Kondensatoren, um eine verbesserte Integration bei einem Halbleiterkreis zu erreichen.
Bei einem neueren DRAM-Baustein, dessen Zellen aus transistorartig gestapelten Kondensatorkombinationen bestehen, sind jeweils Paare von Elektroden eines Speicherkondensators nach Art einer dreidimensionalen Struktur ausgebildet. Dies führt zu einer um 30% bis 40% höheren Kapazität als diejenige eines, die gleiche Größe wie der dreidimensionale Kondensator aufweisenden zweidimensionalen Kondensators. Die Kapazität nimmt jedoch zu ohne dass die Zell- oder Speicherflächen zunehmen. Unterschiedliche dreidimensionale Strukturen oder hohe Dielektrizitätskonstanten sind untersucht worden. Ein Verfahren zur Erzielung einer großen Kapazität unter Zugrundelegung definierter kleiner Kondensatorflächen wie im Rahmen der oben zitierten dreidimensionalen DRAM-Bausteine ist in "A 1.28 um Bit-Line Shielded Memory Cell Technology for 64 MB DRAMS", 1990 symposium of VLSI TECHNOLOGY beschrieben worden.
Hierbei entstehen aktive parasitäre Anordnungen wie z. B. parasitäre Metalloxidhalbleitertransistoren oder parasitäre bipolare Transistoren nach Maßgabe einer PN Verbindungs-Trennungs-Strukter, die in einer komplementären Metalloxidhalbleiterstruktur auftritt. Darüber hinaus können Probleme der Verschlechterung elektrischer Betriebsmittel und Softfehler auftreten, und zwar aufgrund des bekannten latch-up-Phänomens. Um diese Probleme zu vermeiden und um eine hohe Dichte zu erreichen sind Silizium-Isolator-Techniken (SOI) untersucht worden, bei denen Isolationsschichten als Seitenwandungen eines Isolatorsubstrats ausgebildet worden sind, welches Substrat aus einem Werkstoff wie z. B. SiO&sub2; besteht, wobei innerhalb dieser Isolationsschichten einkristalline Siliziummulden eingeformt wurden, um in diesen Mulden Halbleiterstrukturen herzustellen.
Diese Techniken haben den Vorteil einer perfekten Isolierung elektrischer Elemente, eines durch hohe Geschwindigkeit gekennzeichneten Leistungsvermögens und einer Freiheit von latch-up-Phänomenen und von Softfehlern. Auf diese Weise können Halbleiterstrukturen wie CMOS Schaltkreise hergestellt werden. Zweitens hängt die Breite von Isolierschichten für die Isolierung unter anderem vom Fotoätzen ab. Drittens kann ein hoher, durch eine Miniatusierung gekennzeichneter Integrationsgrad gleichermaßen auch bei dreidimensionalen Betriebsmitteln erreicht werden.
Bei den obigen Techniken wird eine, einen Halbleiter darstellende SOI-Struktur hergestellt indem eine amorphe oder aus Polysilizium bestehende Schicht auf einem amorphen isolierend wirksamen Substrat wie z. B. SiO&sub2; gebildet wird, wobei anschließend Polysiliziumschicht rekristallisiert wird. Eine Trennung durch implantierte Sauerstoffverfahren (SIMOX) und eine vollständige Isolierung durch Verfahren mit porösem oxidiertem Silizium (FIPOS) sind als weitere Lösungen ebenfalls bekannt.
Für die Probleme dieser SIMOX Technologien werden besonders ausgebildete Mittel zum Implantieren von Oxidionen benötigt, um innerhalb eines Substrats isolierende Schichten bereitzustellen. Für die FIPOS Verfahren wird ein Anodisieren bzw. Eloxieren benötigt. Ferner erfordert ein Zonenschmelzen (XMR) eine Rekristallisation.
Ein Verfahren zur Herstellung eines herkömmlichen DRAM-Bausteins wird im Folgenden unter Bezugnahme auf Fig. 1 beschrieben werden.
Durch selektive Oxidation eines Siliziumsubstrats 1 wird zunächst eine Feldoxidschicht 2 und eine Isolation elektrischer Elemente bereitgestellt. Anschließend wird ein Gatteroxid 8 aufgebaut, woraufhin eine Gatterelektrode 17 strukturiert wird, um ein Quelle/Senke Gebiet einzurichten. Eine Isolation zwischen den Schichten wird auf chemischem Wege nach einem Bedampfungsverfahren gebildet, auf welche eine leitfähige Schicht 21 aufgebracht und strukturiert wird.
Nachdem eine zweite Isolationsschicht aufgebracht wird, wird eine Kontaktbohrung hergestellt, so dass eine untere Kapazitätselektrode 7 das erste Siliziumsubstrat berührt, woraufhin diese untere Elektrode 7 strukturiert wird. Eine dielektrische Schicht 10 und eine obere Elektrode 9 werden anschließend hergestellt.
Anschließend, nachdem eine dritte Zwischenisolationsschicht hergestellt worden ist, wird eine Schutzschicht 25 gebildet, um die Herstellung der Halbleiterspeicherzelle zu vollenden.
Wie anhand des obigen Verfahrens gezeigt worden ist, wird ein stapelartiger, eine dreidimensional vergrößerte Fläche aufweisender Kondensator benutzt, um bei der Herstellung des einen hohen Integrationsgrad aufweisenden DRAM- Bausteins eine ausreichende Kapazität zu erreichen, insbesondere eine höhere Kapazität als das Niveau der einen sehr hohen Integrationsgrad aufweisenden VLSI-Schaltkreise.
Nachdem die Gesamtheit des stapelartigen Kondensators ein Speichervermögen von mehr als 64 M aufweist, wird ein Speicherknoten gebildet, um die Kapazität des Zellenkondensators zu sichern. Falls der Speicherknoten angehoben wird, so dass sich ein großer Stufenunterschied zwischen dem Zellenteil und einem peripheren Teil ergibt, können eine Kontaktierung oder eine Metalllisierung nicht leicht durchgeführt werden.
Bei der Herstellung von P-MOS Transistoren besteht die Bedingung, dass der Wärmeumsatz gering sein sollte, um die Transistorcharakteristiken oder die Isolation elektrischer Elemente aufrecht zu erhalten. Es ist aufgrund dieser Bedingung schwierig, eine Planarisierung durch einen Fluss aus Borphosphorsilikatglas (BPSG) durchzuführen.
Mit dem zunehmenden Integrationsgrad von DRAM-Bausteinen nimmt die Schwierigkeit bei der Ausbildung von Schaltkreisstrukturen zu. Dies hat seinen Grund nicht nur darin, dass die Größe der Strukturen klein ist sondern darin, dass ein hohes Maß an Genauigkeit bei der Überdeckung gefordert wird, wobei ferner, nachdem es Stufenausbildungen gibt, die in der Größenordnung der Höhe des Zellenkondensators liegen, schwierig ist, einen Rand zum Ausrichten zu sichern.
Wenn die Ebenheit zunimmt und die genannten stufenartigen Unterschiede entfernt werden, wird die Tiefe eines Kontaktes für die Metalllisierung ebenfalls zunehmen. Unterschiedliche Probleme können auftreten bei der Überdeckung von Stufen oder aufgrund von Beschädigungen durch Ätzungen.
Es sind Untersuchungen angestellt worden, und zwar mit dem Ziel zu versuchen, diese Probleme dadurch zu lösen, dass vorab ein Kondensator durch direkte Scheibenanbindung bzw. durch Anwendung von Silizium-Isolator-Verfahren hergestellt wird und dass anschließend Transistoren auf der gegenüberliegenden Siliziumoberfläche ausgebildet werden.
Wenn jedoch eine DRAM-Zelle auf diesem Wege hergestellt wird, werden periphere Schaltkreise zu SOI Betriebsmitteln und es ist schwierig, eine Verfahrensbedingung zu finden, die beiden Charakteristiken genügt.
Das bedeutet, dass MOS Transistoren des n-Typs und MOS Transistoren des p-Typs, die voneinander abweichende Breiten und Längen aufweisen, als SOI Betriebsmittel hergestellt werden müßten, wobei jedoch die Schwierigkeit besteht, aktive Betriebsmittel unterschiedlicher Größen in dieser SOI-Technik herzustellen.
In den Dokumenten JP 4216667 und JP 3190164 sind Halbleiterspeicherbausteine offenbart, bei denen Speicherzellen hergestellt werden, indem Speicherknoten gebildet werden.
Eine Aufgabe der vorliegenden Erfindung besteht darin, einen dynamischen Schreib-Lese-Speicher sowie ein Verfahren zur Herstellung desselben vorzuschlagen, bei welchem eine Verschlechterung der Charakteristiken eines Transistors aufgrund anschließender Wärmebehandlung gleichermaßen vermieden wird, wie Probleme mit einer Masseplatte, indem der Transistor hergestellt wird, nachdem auf einem Halbleitersubstrat ein Zellenbereich als Ausnehmung hergestellt worden ist, wobei das Halbleitersubstrat den Zellenbereich und einen peripheren Bereich umfasst, und somit ein Kondensator hergestellt wird.
Eine zweite Aufgabe der vorliegenden Erfindung besteht darin, ein Verfahren zur Herstellung eines dynamischen Schreib-Lese-Speichers bereitzustellen, bei welchem die Silizium-Isolator-Technik benutzt wird, und die Vorteile einer direkten Anbindung einer Scheibe (DWB) und der Silizium-Isolator-Technik (SOI) beibehalten werden und die bei dem Grundkörper des Siliziums angewandte Technik direkt auf die Elemente des peripheren Schaltkreises angewandt wird. Diese Aufgabe kann dadurch gelöst werden, dass in einem Zellenbereich in einem Silizium-Isolator-Bereich von weniger als 100 um ein Zugangstransistor gebildet wird und dadurch, dass andere Elemente neben dem Zugangstransistor auf einem Silizium-Isolator-Bereich von mehr als 1 um ge bildet werden, um Charakteristiken der auf dem Grundkörper des Siliziums gebildeten Elemente anzuzeigen.
Erfindungsgemäß wird somit zuerst ein Verfahren zur Herstellung eines dynamischen Schreib-Lese-Speichers vorgeschlagen, welches aus den folgenden Verfahrensschritten besteht: Herstellung einer Ausnehmung in einer Zellenfläche einer unteren Oberfläche eines Siliziumsubstrates nach Maßgabe einer ersten Tiefe, wobei das Substrat eine untere Oberfläche und eine obere, der unteren Oberfläche gegenüberliegende Oberfläche aufweist und wobei die untere Oberfläche in die Zellenfläche unterteilt ist, in der ein Speicher gebildet wird und eine periphere Fläche; Herstellung eines Grabens innerhalb der Ausnehmung der Zellenfläche, der eine Bodenfläche und eine Seitenwandung aufweist; Herstellung einer ersten Isolationsschicht über der unteren Oberfläche; Herstellung einer Kontaktbohrung in der ersten Isolationsschicht; Auftragung und Strukturierung einer ersten leitfähigen Schicht zwecks Bildung eines Speicherknotens, der mit der unteren Oberfläche des Substrats über die Kontaktbohrung in Verbindung steht; Herstellung einer dielektrischen Schicht auf dem Speicherknoten; Herstellung einer zweiten leitfähigen Schicht auf der dielektrischen Schicht um einen Plattenknoten zu bilden; Planarisierung der unteren Oberfläche des Substrates; Polieren der oberen Oberfläche und Belichtung der ersten Isolationsschicht, die in den Graben eingefüllt worden ist, so dass ein Teil der oberen Oberfläche, der der Zellenfläche gegenüberliegt, eine dünne Siliziumschicht aufweist, die sich auf der Isolationsschicht befindet und die durch den Graben umgeben ist und ein Teil der oberen Oberfläche, der der peripheren Fläche gegenüberliegt, eine dicke Siliziumschicht aufweist, die sich auf der Isolationsschicht befindet und Herstellung eines Schaltelements auf der oberen Oberfläche der dünnen Siliziumschicht, die sich auf der Isolationsschicht befindet und der dicken Siliziumschicht, die sich auf der Isolationsschicht befindet.
Diese oben dargestellten und andere Ziele, Merkmale und Vorteile der vorliegenden Erfindung werden anhand der folgenden detaillierten Beschreibung von Ausführungsbeispielen deutlicher werden, und zwar in Verbindung mit den beiliegenden Zeichnungen. Es zeigen:
Fig. 1 eine Schnittansicht eines herkömmlichen dynamischen Schreib-Lese- Speichers (DRAM);
Figs. 2A bis 2 G Verfahrensschritte bei der Herstellung eines DRAM-Bausteins gemäß Silizium-Isolator-Verfahren entsprechend einem ersten bevorzugten Ausführungsbeispiel der Erfindung;
Figs. 3A bis 31 Verfahrensschritte bei der Herstellung eines DRAM-Bausteins gemäß Silizium-Isolator-Verfahren entsprechend einem zweiten bevorzugten Ausführungsbeispiel der Erfindung;
Fig. 4 eine Verbindungsmaschine, die bei der Herstellung des DRAM-Bausteins entsprechend dem zweiten bevorzugten Ausführungsbeispiel der Erfindung benutzt worden ist.
Im Folgenden wird eine detaillierte Beschreibung der vorliegenden Erfindung unter Bezugnahme auf die beiliegenden Zeichnungen gegeben werden.
Ein erstes bevorzugtes Ausführungsbeispiel zur Herstellung eines dynamischen Schreib-Lese-Speichers (DRAM) unter Verwendung von Silizium-Isolator-Techniken (SOI) wird im Folgenden beschrieben.
Die Fig. 2A bis 2 G zeigen Verfahrensschritte zur Herstellung eines DRAM-Bausteins unter Anwendung von Silizium-Isolator-Verfahren entsprechend einem ersten bevorzugten Ausführungsbeispiel dieser Erfindung.
Das Verfahren zur Herstellung eines dynamischen Schreib-Lese-Speichers (DRAM) umfasst die Verfahrensschritte der Einrichtung eines Zellenteils und eines peripheren Teils auf einem ersten einkristallinen Siliziumsubstrat 1, wobei das Zellenteil, in welchem ein Speicher gebildet wird, durch eine tiefe Ausnehmung gekennzeichnet ist, der Herstellung einer ersten Isolationsschicht 3, durch welche ein aktiver und ein passiver Bereich voneinander getrennt werden; der Ausbildung und der Strukturierung erster leitfähiger Polysiliziumschichten 5, 7 auf der Isolationsschicht 3, mit einem Kontakt, über welche die aktive Schicht und ein Kondensator miteinander in Verbindung stehen, um einen Speicherknoten 6 zu bilden; der Ausbildung und der Strukturierung einer dielektrischen Kondensatorschicht und einer Polysiliziumschicht auf dem Speicherknoten 6, um einen Plattenknoten 9 zu bilden; der Ausbildung und der thermischen Behandlung einer zweiten Isolationsschicht 11 auf dem zu planarisierenden Plattenknoten 9; der Ausbildung einer anderen Polysiliziumschicht 13 von vorherbestimmter Dicke auf der planarisierten zweiten Isolationsschicht 11; des chemischen und des mechanischen Polierens der Polysiliziumschicht unter Verwendung der zweiten Isolationsschicht als Ätzhemmer und des Anbindens einer Handhabungsscheibe 15 auf dem polierten ersten Substrat; des Verjüngens des rückwärtigen Teils des ersten Substrats 1 durch ein chemisches und mechanisches Polierverfahren, um eine aktive Siliziumschicht 1' zu belichten und nach Herstellung einer Gatterelektrode 17 auf der aktiven Siliziumschicht 1' und eines vorherbestimmten Elements den Schritt der Auftragung einer dritten Isolationsschicht 19 und der Ausbildung einer Bitleitung 21.
Um das obige Verfahren im Detail zu erklären wird das Zellenteil, in dem ein Speicher tief versetzt angeordnet ist, nachdem das Zellenteil und das periphere Teil aus dem einkristallienen Siliziumsubstrat hergestellt worden sind, in Fig. 2 A gezeigt.
Das Zellenteil weist Ausnehmungen auf, die größer als die Höhe des Kondensators bemessen sind. Nachdem der, in dem Ausnehmungsabschnitt der Zelle zu isolierende Teil bis zu einer Dicke von mehr als 500 Ångström mittels flacher Grabenätzverfahren abgetragen geätzt worden ist, wird zum Zweck der Instandsetzung von Beschädigungen eine Oxidschicht gebildet, wobei ein Hochtemperaturoxid (HTO) und ein Borphosphorsilikatglas (BPSG) miteinander verbunden werden, um eine Isolationsschicht 3 von einer Dicke zu bilden, die isolierend wirken kann.
Auf der Isolationsschicht 3 wird eine erste leitfähige, aus Polysilizium bestehende Schicht gebildet, und zwar nach Maßgabe einer solchen Dicke, dass aufgrund des Kontaktes, über den der aktive Bereich und der Kondensator miteinander verbunden sind, eine ausreichende Kapazität erreicht werden kann. Nach Strukturierung der ersten leitfähigen Schicht wird der Speicherknoten 6 gebildet. Die erste leitfähige Schicht wird mittels eines differenziell dotierten Polysiliziumauftragens gebildet, welche eine dicke dotierte Polysiliziumschicht 7 bildet, nachdem eine undotierte Polysiliziumschicht 5 dünn aufgetragen worden ist. Sobald mittels einer sich an die Kondensatorverfahren anschließenden Wärmebehandlung die Quellenregion gebildet ist, wird durch das obige Verfahren verhindert, dass die Verbindung zu tief ausgebildet wird. Die erste leitfähige Schicht wird anschließend zwecks Bildung des Speicherknotens 6 strukturiert.
Dielektrische Kondensatorschichten werden mittels unterschiedlicher, hohe Dielektrizitätskonstanten aufweisende Materialien gebildet wie z. B. mit Oxidfilmen, Nitridfilmen, Oxidfilmen, die in der Strukturierung nicht erscheinen, wobei der Speicherknoten 6 wie in Fig. 2 D geformt worden ist. Die zweite leitfähige Schicht, die aus Polysilizium besteht, wird hergestellt und strukturiert, um einen Plattenknoten 9 zu bilden, wodurch das Verfahren zur Herstellung des Kondensators komplettiert ist.
Nachdem die Isolationsschicht, in der HTO und BPSG miteinander verbunden worden sind, dick ausgebildet und durch thermische Behandlung planarisiert worden ist, wird die Polysiliziumschicht 13 ausgebildet, und zwar unter Zugrundelegung einer vorherbestimmten Dicke.
Wie in Fig. 2 E gezeigt, wird die Polysiliziumschicht 13 nach einem CMP Verfahren planarisiert, wobei die Isolationsschicht 11 als Ätzhemmer wirkt und wobei eine Glasseite der Handhabungsscheibe 15 mit der planarisierten Polysiliziumschicht verbunden wird. Das Verfahren zum Anbinden ist einem herkömmlichen Verfahren ähnlich und es findet eine Anbindung beispielsweise mittels einer Wärmebehandlung statt.
Es wird im Folgenden auf Fig. 2 F Bezug genommen, die in umgekehrte Anordnung dargestellt ist, wobei die Rückseite der Scheibe, auf der die Kondensatoren angeordnet sind, über ein CMP Verfahren poliert wird, wobei die Isolationsschicht 3 als Ätzhemmer benutzt wird.
Anschließend wird wie in Fig. 2 G gezeigt die Gatterelektrode 17 auf der aktiven Siliziumschicht 1' gebildet, die nach dem CMP Verfahren verblieben ist, woraufhin der Quelle/Senkebereich durch Ionenimplantation hergestellt wird, um die Schaltelemente auszubilden. Anschließend wird die Isolationsschicht 19 aufgetragen und eine Bitleitung 21 geformt.
Der oben erwähnte Kontakt wird auf der Grenzlinie zwischen dem Zellenteil und dem peripheren Teil gebildet, die über den Plattenknoten 9 in Verbindung stehen, wobei die zweite leitfähige Schicht des Kondensators auf der gegenüberliegenden Seite gebildet wird. Der Plattenknoten 9 kann geerdet sein, nachdem die Isolationsschicht 3 in dem Feldabschnitt hergestellt worden ist und die dielektrische Schicht für den Kondensator vollständig entfernt worden ist.
Im Anschluss an Metallisier- und Passivierverfahren werden die Verfahren zur Herstellung der Speicherzelle komplettiert.
Eine zweite bevorzugte Ausführungsform eines DRAM-Bausteins sowie ein Verfahren zur Herstellung desselben unter Benutzung der SOI-Technologie wird im Folgenden beschrieben.
In den Fig. 3 A bis 3 I sind die Verfahrensschritte bei der Herstellung eines DRAM Bausteins unter Verwendung von Silizium-Isolator-Verfahren entsprechend einem zweiten bevorzugten Ausführungsbeispiel dieser Erfindung dargestellt.
In Fig. 4 ist eine Verbindungsmaschine dargestellt, die bei der Herstellung des DRAM Bausteins entsprechend dem zweiten Ausführungsbeispiel dieser Erfindung benutzt wird.
Bei den Verfahren zur Herstellung eines DRAM Bausteins gemäß dem zweiten bevorzugten erfindungsgemäßen Ausführungsbeispiel werden Zugangstransistoren von Zellbereichen unter Zugrundelegung der SOI-Technik hergestellt, die eine Dicke von weniger als 100 nm haben. Andere Mittel mit Ausnahme der Zugangstransistoren werden unter Zugrundelegung der SOI-Technik hergestellt und weisen eine Dicke von 1 um auf, um die Charakteristiken der auf einem Siliziumgrundkörper hergestellten Elemente darzustellen.
Diese Verfahren umfassen daher einen ersten Schritt zur Bildung von Ausnehmungen in bestimmten Bereichen einschließlich der Teile, in denen DRAM Zellen gebildet werden, und zwar in einem Siliziumsubstrat 100; einen zweiten Schritt zur Bildung von Mulden in dem Substrat; einen dritten Schritt zur Bildung eines Grabens 104 mit dem Ziel, elektrische Elemente zwischen den Zellen zu isolieren und in dem Ausnehmungsbereich Ausrichtelemente zu bilden; einen vierten Schritt zum Ausfüllen des Grabens 104 mit einem verdeckten Oxid 106; einen fünften Schritt zur Ausbildung eines verdeckten Kontaktes 108 in dem verdeckten Oxid 106; einen sechsten Schritt zur Ausbildung von Kondensatoren; einen siebten Schritt zur Planarisierung einer durch die vorstehenden Schritte hergestellten Struktur; einen achten Schritt zum Zuschneiden einer aktiven Scheibe, auf der die obigen Schritte ausgeführt werden, die mit einer Handhabungsscheibe 112 verbunden wird; einen neunten Schritt zur Bildung einer Ausnehmung in dem Silizium der aktiven Scheibe, und zwar in der Nähe des Bodenbereichs des in dem dritten Schritt gebildeten Grabens; einen zehnten Schritt zum Nassätzen des Siliziums, welches sich in dem Bereich befindet, der nicht von der Ausnehmung des ersten Schritts erfasst wird und Isolierung der elektrischen Elemente über ein örtliches Oxidieren des Siliziums (LOCOS); einen elften Schritt zur Ausbildung von Elementen peripherer Schaltkreise wie z. B. Transistoren des n-Typs und Transistoren des p-Typs sowie Registerstrukturen entsprechend den vorstehenden Verfahren; einen zwölften Schritt zur Ausbildung von MOS Transistoren in dem Ausnehmungsbereich des Siliziumsubstrats; einen dreizehnten Schritt zur gleichzeitigen Herstellung von Kontakten und Bitleitungskontakten an einem Plattenknoten, einer Zelle, den Gatterelektroden eines peripheren Schaltkreises und einer Leitung des peripheren Schaltkreises; einen vierzehnten Schritt zur Ausbildung einer Bitleitung des Zellenbereichs und einer Leitung des peripheren Kreises; und einen fünfzehnten Schritt zur Durchführung des Passivierens und des Legierens der Struktur im Anschluss an die vorstehend beschriebenen Verfahrensschritte.
Die vorstehenden Verfahrensschritte werden nunmehr im Detail unter Bezugnahme auf die Zeichnungen beschrieben werden.
In einem ersten Schritt wird reines Silizium 100 einer Ionenimplantation mittels Bor und Germanium bei einer hohen Energie von 1E20/cm² unterworfen, woraufhin die aktive Scheibe in dem späteren Verfahren verjüngt wird und woraufhin eine als Ätzhemmer wirkende Schicht 102 gebildet wird. Im Anschluss an den, die direkte Anbindung der Scheibe (DNB) betreffenden Verfahrensschritt wird das Silizium des Bereichs, in dem ein dünner SOI gebildet wird, einer Nassätzung unterworfen, und zwar bis zu einer Dicke von I und auf diesem Wege somit eine Ausnehmung gebildet. Die Bildung einer Ausnehmung in der Oxidschicht nach örtlichem Oxidieren anstelle des Nassätzens kann angewandt werden, ist jedoch mit der Schwierigkeit verbunden, die Oxidschicht bis zu einer Tiefe von mehr als 1 um im Rahmen der Ausnehmung abzutragen. Die Bildung der Ausnehmung durch Nassätzen des Silizium hingegen weist das Problem der Gleichförmigkeit der Tiefe der Ausnehmung auf. Aus diesem Grunde werden Bor und Germanium bei der hohen Energie von 1 E20/cm² im Rahmen einer Ionenimplantation eingebracht, wobei ein Ätzhemmer im Bereich der Ausnehmung benutzt wird. In diesem Fall werden zwei als Ätzhemmer wirkende Schichten 102 benutzt, deren Dicken sich voneinander unterscheiden.
Die Mulde des p-Typs und die Mulde des n-Typs werden jeweils in einem zweiten Verfahrensschritt durch Ionenimplantationen mit Bor und Phosphor hergestellt.
Im Rahmen des dritten Verfahrensschrittes wird als Maske während des Grabenätzens eine thermische Oxidschicht von mehr als 30 nm benutzt. Die Tiefe des Grabens beträgt mehr als 150 nm und weniger als 300 nm und eine Strukturierung wird mit der Maßgabe durchgeführt, dass die Fläche, in der sich elektrische Elemente befinden, isoliert wird und der Bereich, in dem der Kontakt eines Plattenknotens 116 herzustellen ist und das im Rahmen des sechsten Verfahrensschrittes benötigte Ausrichtelement gebildet werden. Nach der Herstellung des Grabens 104 wird zwecks Dotierung des dem isolierten Element zugeordneten Bereichs Bor oder BF2 im Rahmen einer Ionenimplantation eingebracht und anschließend die als Maske benutzte Oxidschicht entfernt.
Nachdem die thermische Oxidschicht auf eine Dicke von 10 nm angewachsen ist und eine Oxidschicht im Rahmen eines CVD-Verfahrens auf diese aufgebracht worden ist, und zwar nach Maßgabe einer Dicke, die größer ist als die Tiefe des Grabens wird eine Schicht aus Siliziumnitrid von 10 nm aufgetragen, wobei auf diese Schicht im Rahmen eines CVD-Verfahrens eine Oxidschicht aufgetragen wird, so dass sich der in Fig. 3 B gezeigte Stand ergibt. Der Grund, warum eine Siliziumnitridschicht zwischen die Oxidschichten eingebracht worden ist, besteht darin, dass eine Plattenmehrheit 120 zwischen dem Speicherknoten 118 und dem verdeckt angeordneten Oxid 106 gebildet ist (Siliziumoxidschicht/Siliziumnitridschicht), so dass die Kapazität des Kondensators vergrößert wird und der SOI als rückseitiges Gatter dient.
Im Rahmen des fünften Verfahrenssschritts wird der verdeckte Kontakt 108 gebildet, und zwar an dem verdeckt angeordneten Oxid 106 (thermisches Oxid + HTO + SiN + HTO), wobei dieser Kontakt 108 den Speicherknoten mit dem dünnen SOI verbindet. In dem genannten Kontakt wird über eine Ionenimplantation Phosphor eingebracht.
Der im Rahmen des sechsten Verfahrensschrittes gebildete Kondensator weist entsprechend dieser Konstruktionsregel eine zylindrische oder kronenartige Gestalt auf und darüber hinaus das erforderliche Speichervermögen. Nachdem mit Phosphor dotiertes Silizium nach Maßgabe einer solchen Dicke aufgetragen worden ist, die um mehr als 200 nm größer ist als die Tiefe der Ausnehmung ist, um eine gute Ebenheit bei der Belichtung zur Zeit der Strukturierung des Speicherknotens 18 und des im Rahmen des dritten Verfahrensschrittes hergestellten Ausrichtelements zu erreichen, wird der Speicherknoten 118 im Rahmen eines CMP-Verfahrens strukturiert. Die Oxidschicht, die im Rahmen des vierten Verfahrensschrittes bei einer trockenen Ätzung der Speicheranordnung 114 belichtet worden ist, wird einer Nassätzung ausgesetzt. Die im Rahmen des vierten Verfahrensschritts gebildete Siliziumnitridschicht dient als Ätzhemmerschicht. Sobald die aus einer Siliziumnitridschicht und einer Oxidschicht (NO) bestehende dielektrische Schicht gebildet und mehrfach dotiert ist, wird die Plattenanordnung 116 zwischen dem Speicherknoten 118 und dem verdeckten Oxid eingebracht, wie in dem Kreis A der Fig. 3 D gezeigt. Die Plattenanordnung 116 wird mit einer Dicke von 100 bis 200 aufgetragen und dahingehend gestaltet, dass sie eine in Fig. 3 D gezeigte Struktur aufweist.
Im Rahmen des siebten Verfahrensschrittes wird global die Topologie des Bausteins zwecks Beseitigung von Welligkeiten bearbeitet, wobei ein DWB Verfahren möglich ist. Die über ein CVD Verfahren aufgebrachte Oxidschicht und ein Borphosphorsilikatglas (BPSG) 122 werden verwendet und ein Rückfluss wird bei einer Temperatur von mehr als 800ºC durchgeführt. Anschließend wird ein Polysilizium 124 aufgetragen und das CMP-Verfahren durchgeführt, um die in Fig. 3 E gezeigte Konfiguration zu erreichen. Das BPSG 122 wirkt als Hemmschicht im Rahmen dieses CMP-Verfahrens. Die über ein CVD Verfahren hergestellte Oxidschicht (einschließlich des BPSG 122) wird überlagert und es wird eine thermische Behandlung ausgeführt, um die Planarisierung zu vervollständigen.
Der achte Verfahrensschritt ist ein Schritt zur Verbindung der Handhabungsscheibe 112 und der aktiven Scheibe, die durch den siebten Verfahrensschritt hergestellt worden ist und umschließt die folgenden drei Schritte. In einem ersten Schritt werden die aktive Scheibe einerseits und die Handhabungsscheibe andererseits, die zu verbinden sind, in eine Lösung eingetaucht, die aus einer Mischung aus Schwefelsäure und wässrigem Wasserstoffperoxid, die bei 130ºC temperiert ist einerseits, und einer Lösungsmischung aus flüssigem Ammoniak und wässrigem Wasserstoffperoxid bei 80ºC andererseits besteht, und zwar während weniger Minuten. Die beiden Scheiben werden anschließend getrocknet und ihre Partikel entfernt, so dass ihre Oberflächen keine alkalischen Radikale mehr aufweisen.
In einem zweiten Schritt werden die Scheiben in die in Fig. 4 gezeigte Verbindungsmaschine eingesetzt, wobei die planarisierten Oberflächen der aktiven Scheibe der Glasseite der Handhabungsscheibe gegenüberliegen.
Die nachstehende Tabelle 1 zeigt, dass eine Fehlausrichtung der Drehrichtung nach Maßgabe eines Winkels von weniger als 0,01 kontrolliert werden kann, falls die Scheiben unter Verwendung dieser Maschine miteinander verbunden werden. Eine große Fehlausrichtung zieht das Problem einer Fehlausrichtung in dem anschließenden Fotoätzverfahren im Anschluss an den zehnten Verfahrensschritt nach sich.
In einem dritten Schritt werden die beiden Scheiben thermisch während mehr als zwei Stunden in einer Stickstoffatmosphäre behandelt, und zwar bei einer Temperatur von mehr als 800ºC, woraufhin anschließend eine thermische Oxidschicht in einer Sauerstoffatmosphäre gebildet wird, um die Intensität der Verbindung zu erhöhen und um Leerstellen der miteinander verbundenen Flächen zu entfernen. Infolge der Herstellung der thermischen Oxidschicht wird verhindert, dass die Handhabungsscheibe zur Zeit der Nassätzung des Siliziums beschädigt werden kann.

Tabelle 1: Ergebnis der Messung der Fehlausrichtung der Drehrichtung nach der Verbindung der beiden Scheiben

Muster Nr. gemessener Winkel in Grad
1 0,008º
2 0,008º
3 0,001º
Bei dem sich anschließenden neunten Verfahrensschritt durchläuft die aktive Scheibe eine Reihe von Läppungs- und Nassätzverfahren CMP. Das Läppen wird zum Zweck der Verbesserung des Durchsatzes benutzt, nachdem die Geschwindigkeit der Entfernung des Siliziums alleine über ein CMP-Verfahren sehr langsam abläuft. Infolge des Nassätzens werden Siliziumteile, die durch das Läppen erzeugt werden, entfernt, so dass ein Auftreten von Kratzern und eine Verschlechterung der Scheibe im Rahmen eines anschließenden CMP- Verfahrens vermindert wird und die Dicke der Siliziumscheibe unter Verwendung eines Ätzhemmers vergleichmäßigt wird. Die Siliziumschicht wird infolge des Läppens bis auf eine Dicke von 50 um verjüngt und anschließend bis auf mehrere um weiter verjüngt, und zwar mittels einer Lösungsmischung aus KOH/IPA, und zwar bei ungefähr 80ºC im Rahmen des Nassätzens. Das zurückbleibende Silizium wird über ein CMP-Verfahren verjüngt. Das in die Vertiefungen im Rahmen des vierten Verfahrensschritts eingebrachte Oxid dient als Hemmschicht gegenüber dem Polieren, wie in Fig. 3 G gezeigt.
Im Rahmen des zehnten Verfahrensschritts wird der dünne SOI-Bereich, z. B. die eine Ausnehmung aufweisende Fläche mit einer Schichtenfolge aus Siliziumoxid, Siliziumnitrid und Siliziumoxid bedeckt. Das Silizium im Rahmen des dicken SOI Bereiches wird einer Nassätzung unterzogen, um einen stufenartigen Sprung von ungefähr 300 nm zwischen dem dünnen SOI Bereich und dem dicken SOI Bereich herzustellen. Im Anschluss hieran wird eine Isolierung elektrischer Elemente des dicken SOI Bereichs mittels LOCOS durchgeführt. Die auf der Nitridschicht des dünnen SOI Bereichs gebildete Oxidschicht wird in einem die Oxidschicht betreffenden Ätzverfahren entfernt, so dass die darunter gebildete Nitridschicht und die Oxidschicht unterhalb der Nitridschicht verbleiben.
Im Rahmen des elften Verfahrensschrittes, und zwar nachdem die n-Typ MOS Transistoren, die p-Typ MOS Transistoren, die Registerstrukturen usw. geformt worden sind, wird eine Oxidschicht mittels eines CVD-Verfahrens aufgebracht, die höher ist als die Oberseite der Siliziumnitridschicht, die auf dem dicken SOI Bereich verblieben ist, und zwar um einen Betrag von ungefähr 200 nm. Die CVD Oxidschicht wird im Rahmen eines CMP-Verfahrens planarisiert, wobei die Nitridschicht als Hemmschicht fungiert. Die Nitridschicht und die Oxidschicht werden anschließend einer Nassätzung unterzogen, um schließlich die in Fig. 3 H gezeigte Struktur zu erhalten.
Im Rahmen des zwölften Verfahrensschrittes wird eine thermische Oxidschicht von 50 nm gebildet. Eine Oxidschicht wird nach Maßgabe einer Dicke von mehr als 150 nm in dem Bereich gebildet, in den Phosphor in den im Rahmen des sechsten Schrittes im Anschluss an die Ionenimplantation des fünften Verfahrensschrittes gebildeten Speicherknoten 118 ausdiffundiert ist. Die eine Dicke von 60 nm aufweisende Oxidschicht wird einer Nassätzung unterzogen und anschließend die Gatteroxidschicht gebildet. Die Gatterelektroden I, II, 124, 124' werden anschließend gebildet und gleichermaßen ein Quelle-Senke-Bereich, um einen SOI Transistor herzustellen. Die Gatterelektrode 124 ist aus Metall hergestellt, z. B. Wolfram oder einer Mischung aus einer Titannitridschicht und einem Metall, wobei anschließend eine Strukturierung zwecks Herstellung einer Leitung aus einem dicken SOI-Bereich stattfindet, und zwar gleichzeitig mit der Strukturierung der Gatterleitung. Im Anschluss hieran wird eine CVD Oxidschicht als Zwischenisolierschicht aufgetragen.
Im Rahmen des dreizehnten Verfahrensschrittes werden ein Kontakt und ein Bitleitungskontakt gleichzeitig über dem Plattenknoten 116, der Zelle und der Gatterelektrode des peripheren Schaltkreises gebildet und eine Metalllisierung des peripheren Schaltkreises durchgeführt.
In Fig. 14 wird die Bitleitung 127 auf der Struktur an der Stelle hergestellt, an der der Kontakt gebildet worden ist. Die Bitleitung besteht aus Metall und wird gleichzeitig mit der Leitung des dicken SOI-Bereiches strukturiert, um die in Fig. 3 I gezeigte Struktur zu erhalten. Die Bezugsziffern, die in der Zeichnung auftauchen, bezeichnen die folgenden Elemente: ONO 110; eine Oxidschicht 125; eine angebundene Schnittstelle 128; und SIO&sub2; 129. Im Rahmen des fünfzehnten Verfahrensschrittes werden übliche Halbleiterherstellverfahren wie z. B. ein Passiveren und eine Legierungsbildung im Rahmen der Strukturierung angewandt, um einen DRAM Baustein zu komplettieren.
Im Rahmen der ersten Ausführungsform der Erfindung besteht selbst dann, wenn der Speicherknoten angehoben wird, um die Kapazität des Kondensators bei der Herstellung des DRAM Bausteins zu sichern, kein Problem einer Stufenbildung zwischen der peripheren Fläche und der sonstigen Fläche. Hinzu tritt, dass selbst dann, wenn dieser Gegenstand einen hohen Integrationsgrad aufweist, die Fläche, in der ein Kondensator angebracht ist, relativ klein ausfällt, wobei die Höhe beliebig vergrößert und eine ausreichende Kapazität des Kondensators gesichert werden kann. Nachdem Verfahren zur Herstellung von DRAM Bausteinen mit der Ausbildung des Kondensators beginnen, woraufhin der Transistor hergestellt wird, kann verhindert werden, dass sich eine Verschlechterung der Charakteristik des Transistors aufgrund der Schwäche der Verbindung ergibt, die über die anschließende thermische Behandlung verursacht wird. Auf diese Weise können anschließende Verfahren leicht ausgeführt werden. Nachdem der Zellenbereich, der über das genannte flache Grabenätzverfahren behandelt worden ist, eine Ausnehmung erhält und zur Zeit der Isolierung der elektrischen Elemente keine dicke Oxidschicht benutzt wird, führt dies zu Vereinfachungen bei der Herstellung des Kontaktes zum Erden des Plattenknotens des Kondensators im Randbereich zwischen der peripheren Fläche und der Zellenfläche. Im Rahmen der zweiten bevorzugten Ausführungsform werden die Vorzüge der DWB und der SOI-Techniken beibehalten, wobei die SOI-Mittel in den spezifizierten Flächen einschließlich der Zellenfläche hergestellt werden, so dass solche Probleme gelöst werden wie die Überdeckung von Stufen und Beschädigungen durch Ätzungen, die dadurch verursacht werden, dass die Planarität zwecks Vermeidung von stufenartigen Unterschieden des Kondensators erhöht wird. Die auf den Grundkörper des Siliziums angewandte Technik kann gleichermaßen auch auf die Elemente des peripheren Kreises angewandt werden.

Claims

1. Verfahren zur Herstellung eines dynamischen Schreib-Lese-Speichers, welches die folgenden Schritte umfasst:

- Herstellung einer Ausnehmung in einer Zellenfläche einer unteren Oberfläche eines Siliziumsubstrates (1) nach Maßgabe einer ersten Tiefe, wobei das Substrat eine untere Oberfläche und eine obere, der unteren Oberfläche gegenüberliegende Oberfläche aufweist und wobei die untere Oberfläche in eine Zellenfläche unterteilt ist, in der ein Speicher gebildet wird und eine periphere Fläche;

- Herstellung eines Grabens innerhalb der Ausnehmung der Zellenfläche, der eine Bodenfläche und eine Seitenwandung aufweist;

- Herstellung einer ersten Isolationsschicht (3) über der unteren Oberfläche;

- Herstellung einer Kontaktbohrung in der ersten Isolationsschicht (3);

- Auftragung und Strukturierung einer ersten leitfähigen Schicht (5, 7) zwecks Bildung eines Speicherknotens (6), der mit der unteren Oberfläche des Substrats über die Kontaktbohrung in Verbindung steht;

- Herstellung einer dielektrischen Schicht auf dem Speicherknoten (6);

- Herstellung einer zweiten leitfähigen Schicht auf der dielektrischen Schicht, um einen Plattenknoten (9) zu bilden;

- Planarisierung der unteren Oberfläche des Substrates;

- Polieren der oberen Oberfläche und Belichten der ersten Isolationsschicht die in den Graben eingefüllt worden ist, so dass ein Teil der oberen Oberfläche, der der Zellenfläche gegenüberliegt, eine dünne Siliziumschicht aufweist, die sich auf der Isolationsschicht befindet und die durch den Graben umgeben ist und ein Teil der oberen Oberfläche, der der peripheren Fläche gegenüberliegt, eine dicke Siliziumschicht aufweist, die sich auf der Isolationsschicht befindet; und

- Herstellung eines Schaltelements auf der oberen Oberfläche der dünnen Siliziumschicht, die sich auf der Isolationsschicht befindet und der dicken Siliziumschicht, die sich auf der Isolationsschicht befindet.

2. Verfahren nach Anspruch 1, wobei der Schritt des Auftragens und der Strukturierung der ersten leitfähigen Schicht die weiteren Unterschritte umfasst:

- Herstellung einer undotierten Polysiliziumschicht (5) über der unteren Oberfläche, die sich über die Kontaktbohrung in Berührung mit der unteren Oberfläche befindet; und

- Herstellung einer dotierten Polysiliziumschicht (7) über der undotierten Polysiliziumschicht.

3. Verfahren nach Anspruch 1, wobei die erste Tiefe größer ist als die kombinierten Dicken der ersten Isolationsschicht, der ersten leitfähigen Schicht, der dielektrischen Schicht und der zweiten leitfähigen Schicht.

4. Verfahren nach Anspruch 3, welches ferner den Verfahrensschritt der Anbindung einer Handhabungsscheibe (15) an die planarisierte untere Oberfläche umfasst, und zwar vor dem Polieren der oberen Oberfläche.

5. Verfahren nach Anspruch 1, welches ferner den Verfahrensschicht der Ausbildung einer ebenen Schicht umfasst, und zwar bevor die untere Oberfläche des Substrates planarisiert wird.

6. Verfahren zur Herstellung eines dynamischen Schreib-Lese-Speichers gemäß Anspruch 1, welches die folgenden Verfahrensschritte umfasst:

- Herstellung einer Mulde in der unteren Oberfläche des genannten Siliziumsubstrates (1); Ausfüllen des Grabens mit einem verdeckten Oxid (105); Herstellung eines verdeckten Kontaktes (108) an dem genannten verdeckten Oxid; Herstellung eines Kondensators; Planarisierung einer Struktur, die im Rahmen dieser Verfahren hergestellt worden ist; Anbindung der unteren Oberfläche des Substrates (1) an ein zweites Substrat (15) zwecks Herstellung einer Handhabungsscheibe; Entfernung des Siliziums am Boden des Grabens; Nassätzung einer Siliziumschicht, die auf einer Fläche gebildet worden ist, die keine Ausnehmung in dem genannten Siliziumsubstrat aufweist und Durchführung einer Isolation elektrischer Elemente mittels eines ein lokales Oxidierens des Silizium bewirkenden Verfahrens; Herstellung von Mitteln eines peripheren Kreises wie n-Typ und p-Typ Metalloxidhalbleiter und einer Registerstruktur nach Maßgabe eines herkömmlichen Verfahrens; Herstellung von Mitteln wie einem Metalloxidhalbleiter und einem Transistor auf der, durch eine Ausnehmung gekennzeichneten Fläche des genannten Siliziumsubstrates; gleichzeitiges Herstellen von Kontakten auf einem Plattenknoten, einer Zelle, einem Gatter und Metalllisieren des peripheren Schaltkreises und jeweils einer Bitleitung; gleichzeitiges Herstellen einer Bitleitung (127) der Zellenfläche und Metalllisieren des peripheren Schaltkreises; Durchführung einer Passivierung und Legierung der genannten Struktur.

7. Verfahren nach Anspruch 6, wobei sich an den Schritt der Bildung einer Ausnehmung in dem Silizium bis zum Boden des Grabens die Verfahrens schritte eines Läppens, eines Nassätzens, eines chemischen und mechanischen Polierens anschließen.

8. Verfahren nach Anspruch 6 oder 7, wobei eine Ätzhemmschicht gebildet wird, um die Verfahrensschritte des Läppens, des Nassätzens, des chemischen und mechanischen Polierens vor der Bildung einer Ausnehmung in der jeweiligen Fläche zu erleichtern.

9. Verfahren nach einem der Ansprüche 6 bis 8, wobei eine Ätzhemmschicht gebildet wird, um das Erzeugen von Ausnehmungen in der jeweiligen Fläche vor diesen Verfahren zu erleichtern.

10. Verfahren nach einem der Ansprüche 6 bis 9, wobei das genannte, auf die Planarisierung gerichtete Verfahren ein chemisches und mechanisches Polierverfahren einschließt, und zwar im Anschluss an die Erzeugung eines verdeckten Oxids und dessen Überlagerung mit Polysilizium oder amorphem Silizium.

11. Verfahren nach einem der Ansprüche 6 bis 10, wobei die untere Oberfläche des Substrates an die Handhabungsscheibe angebunden wird, und zwar nachdem eine SiO&sub2; Schicht gebildet worden ist.

12. Verfahren nach einem der Ansprüche 6 bis 11, wobei das Anbindungsverfahren an die Handhabungsscheibe durchgeführt wird, indem aufeinander folgend eine thermische Behandlung in einer Sauerstoffatmosphäre im Anschluss an eine thermische Behandlung in einer Stickstoffatmosphäre durchgeführt werden.

13. Verfahren nach einem der Ansprüche 6 bis 11, wobei eine Gatterelektrode des genannten Metalloxidhalbleiters in der Zellenfläche und die Leitung des peripheren Schaltkreises gleichzeitig hergestellt werden.

14. Verfahren nach einem der Ansprüche 6 bis 11, wobei eine Isolation elektrischer Elemente durchgeführt wird, indem ein, auf eine örtliche Oxidation von Silizium gerichtetes Verfahren durchgeführt wird, und zwar während die Mittel des peripheren Kreises hergestellt werden und wobei eine Zwischenisolierschicht aufgebracht wird, und zwar nachdem eine Schichtenfolge bestehend aus Siliziumoxid, Siliziumnitrid, Siliziumoxid in einer jeweiligen Fläche einschließlich der Zelle aufgetragen worden ist, woraufhin eine Planarisierung nach Art eines chemischen und mechanischen Polierverfahrens durchgeführt wird, wobei die Siliziumnitridschicht einer vorherbestimmten Fläche als Hemmschicht benutzt wird.

15. Verfahren nach einem der Ansprüche 6 bis 14, wobei sich im Rahmen des Verfahrens zur Herstellung des Kondensators ein Plattenknoten des Kondensators zwischen dem verdeckten Oxid und dem Speicherknoten erstreckt.