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JP2940169B2 - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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JP2940169B2
JP2940169B2 JP2411136A JP41113690A JP2940169B2 JP 2940169 B2 JP2940169 B2 JP 2940169B2 JP 2411136 A JP2411136 A JP 2411136A JP 41113690 A JP41113690 A JP 41113690A JP 2940169 B2 JP2940169 B2 JP 2940169B2
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JP
Japan
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memory device
semiconductor memory
electrode
capacitor
switching element
Prior art date
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利幸 西原
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Sony Corp
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Sony Corp
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Publication date
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    • H10B12/33—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor extending under the transistor
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    • H10D1/68—Capacitors having no potential barriers
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    • H10D86/01—Manufacture or treatment

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  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Dram (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、スイッチング素子に電
荷蓄積用のスタックトキャパシタが接続された所謂ＤＲ
ＡＭ（ダイナミックＲＡＭ）等の半導体メモリ装置に関
する。
【０００２】
【従来の技術】近時、ＤＲＡＭ等の半導体メモリ装置の
高集積化に伴ない、その容量確保のため、情報を記憶す
るキャパシタの構造を積層型（スタック型）としたスタ
ックトキャパシタが使用され始めている。
【０００３】従来のスタックトキャパシタを有してなる
半導体メモリ装置は、図６に示すように、フィールド絶
縁層３１が形成されたシリコン基板３２の表面に臨んで
スイッチング素子Ｔｒの不純物拡散領域３３が形成され
ており、その不純物拡散領域のうちの一方のソース・ド
レイン領域３３ａには、コンタクトホール３４を介して
例えばＡｌ配線層からなるビット線３５が接続され、他
方のソース・ドレイン領域３３ｂには、スタックトキャ
パシタＣのキャパシタ下部電極３６が接続されている。
【０００４】キャパシタ下部電極３６は、第２層目の多
結晶シリコン層をパターニングして形成されており、第
１層目の多結晶シリコン層である上記スイッチング素子
Ｔｒの各ゲート電極３７の上部にまで層間絶縁層３８を
介して形成されている。このキャパシタ下部電極３６
は、その上部に共通電極とされたキャパシタ上部電極３
９が誘電体膜４０を介して有しており、これらキャパシ
タ上部電極３９、誘電体膜４０及びキャパシタ下部電極
３６の積層構造によりスタックトキャパシタＣが構成さ
れている。
【０００５】そして、この半導体メモリ装置は、そのス
タックトキャパシタＣに必要な電荷の蓄電等が行われ、
上記スイッチング素子Ｔｒに制御されながらビット線３
５を介しての読出しや書込み等が行なわれる。
【０００６】
【発明が解決しようとする課題】しかしながら、上述の
ような従来の半導体メモリ装置においては、シリコン基
板３２上に多結晶シリコン層を幾層も積み重ねる構造と
なっているため、メモリセル部におけるコンタクト部分
での段差が大きくなり、コンタクトホール等でのステッ
プカバレージの劣化を引起し、上層のパターニング、例
えばビット線３５等のパターニングが困難になるという
不都合がある。しかも、今後の高集積化に向けてスタッ
クトキャパシタＣの容量を増加させるためには、蓄積ノ
ードとなるキャパシタ下部電極３６の側壁を利用する必
要があり、この場合、更にキャパシタ下部電極３６の段
差が大きくなり、それに伴ない、上記コンタクト部分で
の段差が増大化し、ビット線３５の断線等を引起こすと
いう不都合がある。
【０００７】 また、上記メモリセル部での段差が大き
くなると、段差が比較的小さい周辺回路部（例えばアド
レスデコーダ等）との接続部分において、その配線のパ
ターニング等が、露光時における焦点深度の違いなどか
ら困難になるという不都合がある。しかも、データ読み
出し時等に、ビット線からの干渉雑音によりプレート電
位及び蓄積ノードの電位が変動し、データが劣化すると
いう問題がある。
【０００８】本発明は、このような課題に鑑み成された
もので、その目的とするところは、スタックトキャパシ
タの形成に伴なう段差の形成並びにその増大化を無くす
ことができ、上層（配線等）のパターニングを容易に行
なえ、自由度のあるパターンレイアウトを行なわしめる
ことができると共に、装置自体の高集積化を図ることが
できる半導体メモリ装置を提供することにある。
【０００９】 また、本発明は、上記のほか、製造工程
の簡略化を図ることができると共に、セルプレートや蓄
積ノードにかかる干渉雑音を防止し、その電位を安定さ
せることができる半導体メモリ装置を提供することにあ
る。
【００１０】
【課題を解決するための手段】本発明は、スイッチング
素子Ｔｒと該スイッチング素子Ｔｒに接続される電荷蓄
積用キャパシタＣとでメモリセルＭＣが構成される半導
体メモリ装置Ａにおいて、上記スイッチング素子Ｔｒの
下層に、絶縁層６を介して、電荷蓄積用キャパシタＣを
形成し、基板１３上に形成された多結晶シリコン層１４
上に、絶縁膜１２を介して電荷蓄積用キャパシタＣを構
成するプレート電極９を形成して構成する。
【００１１】
【００１２】
【作用】上述の本発明の構成によれば、スイッチング素
子Ｔｒの下層に電荷蓄積用キャパシタＣそのものを埋め
込むようにしたので、電荷蓄積用キャパシタＣの形成に
伴なう段差の形成並びにその増大化が無くなり、上層の
ビット線２等の配線の形成が容易になると共に、その配
線等に対し、自由度のあるパターンレイアウトを行なわ
しめることができる。しかも、基板１３上部において、
隣接するワード線間（例えば４ａ、１０４ｂ間）にキャ
パシタＣ用のコンタクトをとる必要がないため、その分
間隔を狭めることができ、メモリ装置Ａの高集積化を有
効に図ることができる。また、多結晶シリコン層１４を
平坦化すれば基板１３と接着することができるので、容
易に平坦化を行うことができると共に、プレート電極９
を平坦化する工程が不要となり、プレート電極９が平坦
化によりダメージを生じるおそれがなくなる。
【００１３】尚、上述の構成から絶縁膜１２を省略し、
プレート電極９にプレート電源をスイッチング素子Ｔｒ
の形成されない面（シリコン基板１３）から供給する構
成としたときには、上記作用、効果を有するほか、プレ
ート電源を基板１３表面に引き出すための工程が不要と
なるため、製造工程の簡略化並びに製造コストの低減を
図ることができ、しかも、セルプレート９及び蓄積ノー
ド７への干渉雑音を廃し、その電位を安定化させること
ができる。
【００１４】
【実施例】以下、図１〜図５を参照しながら本発明の実
施例を説明する。
【００１５】図１は、本実施例に係る半導体メモリ装置
Ａ、特にＤＲＡＭの要部を示す構成図、図２はその平面
図である。
【００１６】このメモリ装置Ａは、図２に示すように、
ＳｉＯ2 等からなる絶縁層に囲まれた素子形成領域１の
中央部分において、横方向に延びるビット線２とのコン
タクト部分３を有し、このコンタクト部分３を対称とし
て左右に、上下方向に延びる２本のワード線４ａ及び４
ｂが形成されてなり、図１に示すように、一方のワード
線と、コンタクト部分３下のＮ型のソース・ドレイン領
域５ａ及び図面上、ワード線４ａ右側のＮ型のソース・
ドレイン領域５ｂとで構成されたスイッチング素子Ｔｒ
1 下に絶縁層６を介して蓄積ノードとなる多結晶シリコ
ン層による１つの電極（以下、単に蓄積ノード電極と記
す）７ａが形成され、この蓄積ノード電極７ａと上記ソ
ース・ドレイン領域５ｂとが電気的に接続されている。
また、他方のワード線４ｂと、コンタクト部分３下のソ
ース・ドレイン領域５ａ及び図面上、ワード線４ｂ左側
のＮ型のソース・ドレイン領域５ｃとで構成されたスイ
ッチング素子Ｔｒ2 下に絶縁層６を介して蓄積ノード電
極７ｂが形成され、この蓄積ノード電極７ｂと上記ソー
ス・ドレイン領域５ｃとが電気的に接続されている。
【００１７】また、蓄積ノード電極７ａ及び７ｂを含む
下面には、ＳｉＯ2やＳｉＮ等の薄膜の誘電体膜８を介
して多結晶シリコン層による共通電極のサブプレート電
極９が形成され、これらサブプレート電極９、誘電体膜
８及び蓄積ノード電極７ａ、７ｂとで、夫々スタックト
キャパシタＣ1 及びＣ2 が構成されている。ビット線２
は、図１において、ＳｉＯ2 等からなる層間膜１０を貫
通する開口１１を通じてソース・ドレイン領域５ａに接
続される。
【００１８】そして、これらスイッチング素子Ｔｒ1 、
Ｔｒ2 及びスタックトキャパシタＣ1 、Ｃ2 で１つのメ
モリセル（２ビット分）ＭＣが構成され、このメモリセ
ルＭＣが、図２に示すように、上下方向に沿って互い違
いに形成されて所謂折り返しビット線方式の配列となっ
ている。
【００１９】尚、図１において、２０４ａ及び１０４ｂ
は上下方向に隣接する他のメモリセルＭＣのワード線を
示す（図２参照）、また、１２はサブプレート電極（プ
レート電位）９とシリコン基板（基板電位）１３とを絶
縁させるＳｉＯ2 等の絶縁膜であり、１４は平坦化用の
多結晶シリコン層である。
【００２０】次に、本例に係るメモリ装置Ａの製造方法
を図３及び図４に基づいて説明する。尚、図１及び図２
と対応するものについては同符号を記す。
【００２１】まず、図３Ａに示すように、シリコン基板
２１上の所定箇所、本例では素子分離領域となる部分の
シリコン表面を例えば２０００Å程度選択的にエッチン
グ除去して凹部２２を形成したのち、全面に熱酸化を施
して全面に熱酸化膜（図面上、シリコン表面から破線ま
での厚みに相当する）２３を形成する。その後、例えば
ＣＶＤ法により、ＳｉＯ2 からなる絶縁層２４を形成す
る。以下、上記熱酸化膜２３と絶縁層２４を含めて単に
絶縁層６と記す。
【００２２】次に、図３Ｂに示すように、シリコン基板
２１上の素子形成領域１となる部分の所定箇所に上記絶
縁層６を貫通する開口２５を２つ設ける。その後、これ
ら開口２５に対応して多結晶シリコン層からなる蓄積ノ
ード電極７ａ及び７ｂを夫々パターニングにより形成す
る。これら蓄積ノード電極７ａ及び７ｂは、夫々一端が
後のビット線のコンタクト部分３まで延び、他端が素子
形成領域１からわずかにはみ出る程度の広さに形成され
る。
【００２３】次に、図３Ｃに示すように、蓄積ノード電
極７ａ及び７ｂを含む全面に薄膜の誘電体膜８を例えば
減圧ＣＶＤ法等により形成したのち、該誘電体膜８上に
多結晶シリコン層からなる共通電極のサブプレート電極
９を形成する。その後、全面にＳｉＯ2 からなる絶縁膜
１２を形成したのち、全面に多結晶シリコン層１４を形
成し、該多結晶シリコン層１４表面を既知の平坦化技術
（例えばポリッシング等）により平坦化する。
【００２４】次に、図４Ａに示すように、平坦化された
多結晶シリコン層１４の端面に別のシリコン基板１３を
貼り合わせたのち、他方のシリコン基板２１の裏面から
選択研磨を行なう。この選択研磨は、絶縁層６が露出す
るまで行なう。この選択研磨によって、絶縁層６で囲ま
れた島状のシリコン薄層、即ち素子形成領域１が形成さ
れると共に、該絶縁層６による素子分離領域２２が形成
される。
【００２５】次に、図４Ｂに示すように、全面に熱酸化
を施して、素子形成領域１の表面に薄い熱酸化膜、即ち
ゲート絶縁膜２３を形成したのち、多結晶シリコン層に
よるワード線４ａ及び４ｂ（並びに２０４ａ及び１０４
ｂ）をパターニングにより形成する。その後、ワード線
４ａ及び４ｂをマスクとして例えばＮ型の不純物をイオ
ン注入して素子形成領域１に夫々３つのソース・ドレイ
ン領域５ａ、５ｂ及び５ｃを形成する。この時点でスイ
ッチング素子Ｔｒ1 及びＴｒ2 が形成される。
【００２６】そして、図１に示すように、全面にＳｉＯ
2 等からなる層間膜１０を形成したのち、ソース・ドレ
イン領域５ａに対応する箇所に該層間膜１０を貫通する
開口１１を形成する。このとき、ワード線４ａ及び４ｂ
上には層間膜１０のみが存在するだけであるため、上記
開口１１のステップカバレージは良好となる。その後Ａ
ｌによるビット線２をパターニングにより形成して本例
に係る半導体メモリ装置Ａを得る。尚、各蓄積ノード電
極７ａ及び７ｂには対応するスイッチング素子Ｔｒ1 及
びＴｒ2 の動作によって０〜Ｖｃｃの電位がかかり、サ
ブプレート電極９には１／２Ｖｃｃの固定電位が印加さ
れる。
【００２７】 上述の如く、本例によれば、各スイッチ
ング素子Ｔｒ1 及びＴｒ2 の下層にスタックトキャパシ
タＣ1 及びＣ2 そのものを埋め込むようにしたので、ス
タックトキャパシタＣ1 及びＣ2 の形成に伴う段差の形
成並びにその増大化が無くなり、上層のビット線２の形
成が非常に容易になると共に、ビット線２等の配線の形
成に関し、自由度のあるパターンレイアウトを行なわし
めることができる。しかも、シリコン基板１３上部にお
いて、隣接するワード線、例えばワード線４ａ、１０４
ｂ間に蓄積ノード電極７ａ用のコンタクトをとる必要が
ないため、メモリセルＭＣの面積の縮小化が図れ、メモ
リ装置Ａ自体の高集積化を有効に図ることができる。ま
た、シリコン基板１３上部の段差が低減化されることか
ら、周辺回路部との接続部分における配線の形成を容易
に、かつ精度良く行なうことができる。また、絶縁層６
を十分厚くすれば、ビット線及びワード線からの干渉雑
音が、蓄積ノード電極やプレート電極にのるのを防止で
き、安定な動作を確保することができる。
【００２８】上記実施例は、サブプレート電極９とシリ
コン基板１３間に絶縁膜１２を介在させるようにした
が、その他、図５に示すように、上記絶縁膜１２の形成
を省略して、サブプレート電極９とシリコン基板１３と
を直接電気的に接続させるようにしてもよい（実際に
は、平坦化膜である多結晶シリコン層１４が介在す
る）。この場合、基板電位自体がプレート電源となるた
め、プレート電源をシリコン表面に引き出すための工程
が不要となり、上記絶縁膜１２の形成の省略とも相俟っ
て、製造工程の簡略化を図ることができ、製造コストの
低廉化につながる。
【００２９】また、上記実施例では、折り返しビット線
方式の配列に適用した例を示したが、もちろんオープン
ビット線方式の配列にも適用可能である。
【００３０】
【発明の効果】本発明に係る半導体メモリ装置によれ
ば、スタックトキャパシタの形成に伴う段差の形成並び
にその増大化を無くすことができ、上層（配線等）のパ
ターニングが容易に行なえ、自由度のあるパターンレイ
アウトを行なわしめることができると共に、半導体メモ
リ装置自体の高集積化を図ることができる。
【図面の簡単な説明】
【図１】本実施例に係る半導体メモリ装置（ＤＲＡＭ）
の要部を示す構成図。
【図２】本実施例に係る半導体メモリ装置の要部を示す
平面図。
【図３】本実施例に係る半導体メモリ装置の製造方法を
示す経過図（その１）。
【図４】本実施例に係る半導体メモリ装置の製造方法を
示す経過図（その２）。
【図５】本実施例に係る半導体メモリ装置の他の例を示
す構成図。
【図６】従来例に係る半導体メモリ装置（ＤＲＡＭ）の
要部を示す構成図。
【符号の説明】
Ａ 半導体メモリ装置 Ｔｒ1 、Ｔｒ2 スイッチング素子 Ｃ1 、Ｃ2 スタックトキャパシタ １ 素子形成領域 ２ ビット線 ３ コンタクト部分 ４ａ、４ｂ ワード線 ５ａ〜５ｃ ソース・ドレイン領域 ６ 絶縁層 ７ａ、７ｂ 蓄積ノード電極 ８ 誘電体膜 ９ サブプレート電極 １０ 層間膜 １１ 開口 １２ 絶縁膜 １３ シリコン基板

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】 スイッチング素子と該スイッチング素子
    に接続される電荷蓄積用キャパシタとでメモリセルが構
    成される半導体メモリ装置において、 上記スイッチング素子の下層に、絶縁層を介して、上記
    電荷蓄積用キャパシタが形成され、 基板上に形成された多結晶シリコン層上に、絶縁膜を介
    して上記電荷蓄積用キャパシタを構成するプレート電極
    が 形成されてなる半導体メモリ装置。
JP2411136A 1990-12-17 1990-12-17 半導体メモリ装置 Expired - Lifetime JP2940169B2 (ja)

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US07/805,967 US6072208A (en) 1990-12-17 1991-12-12 Dynamic random access memory fabricated with SOI substrate
KR1019910022708A KR0176716B1 (ko) 1990-12-17 1991-12-12 반도체메모리장치 및 그 제조방법

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JPH04216667A JPH04216667A (ja) 1992-08-06
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KR920013713A (ko) 1992-07-29

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