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KR930006732B1 - 전기적 특성을 갖는 구조물이 매립된 반도체기판 및 그 제조방법 - Google Patents

전기적 특성을 갖는 구조물이 매립된 반도체기판 및 그 제조방법 Download PDF

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KR930006732B1
KR930006732B1 KR1019910007454A KR910007454A KR930006732B1 KR 930006732 B1 KR930006732 B1 KR 930006732B1 KR 1019910007454 A KR1019910007454 A KR 1019910007454A KR 910007454 A KR910007454 A KR 910007454A KR 930006732 B1 KR930006732 B1 KR 930006732B1
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wafer
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semiconductor substrate
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강상원
유현규
강원구
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재단법인 한국전자통신연구소
경상현
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Abstract

내용 없음.

Description

전기적 특성을 갖는 구조물이 매립된 반도체기판 및 그 제조방법
제1도는 종래의 실리콘-실리콘 웨이퍼 접합제조 공정을 나타낸 단면도.
제2도는 종래의 다결정 실리콘-실리콘 웨이퍼 접합제조 공정을 나타낸 단면도.
제3도는 본 발명의 다결정 실리콘-실리콘 웨이퍼 접합제조 공정을 나타낸 단면도.
제4도는 본 발명에 의한 소자배치의 효율성이 증대된 것을 나타낸 개략도.
제5도는 구조물로서 커패시터가 형성된 본 발명의 실시예를 나타낸 단면도.
제6도는 구조물로서 연결선 또는 저항이 형성된 본 발명의 다른 실시예를 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명
1,17,21 : 시드웨이퍼 2,4,6,11,15 : 실리콘 산화막
3,16,36,56,70 : 핸들웨이퍼
8,14,37,41,57a,57b,57c,62a,62b,62c : 기판활성영역
27,29,32,35,45,46,47,48,49,52,55,63a,63b,64,67,69,71a,71b,71c : 절연막
31,43,51,66 : 다결정 실리콘 구조물
33,53,68 : 다결정 실리콘
본 발명은 에스오아이(SOI : Silicon On Insulator)기판 제조에 관한 것으로 종래의 기판접합(WaferBonding)과는 달리 커패시터, 저항, 연결선 등의 임의의 구조물을 미리 형성한 상태에서 기판접합을 수행 함으로써 웨이퍼의 효율성을 극대화 하고, 소자구조의 다양성을 증가시킬 수 있도록 고안된 다결정 실리콘을 이용한 SIO 기판 제조방법 및 그 장치에 관한 것이다.
실리콘과 실리콘 웨이퍼를 직접 접합시켜 SOI 기판을 형성하는 종래의 SDB(Silicon Direct Bonding) 기술을 일본 후찌사의 히로시코토 등이 1988년 개발한 것으로 첨부된 제1도에 따라 간단히 설명하면 다음과 같다.
제1a도는 웨이퍼에 산화막을 증착하는 과정이 돤료된 상태를 나타낸 것이다. 소자가 형성될 시드웨이퍼(1)와 지지용 핸들웨이퍼(3) 각각의 전표면 약 5000Å 두께로 산화막(2,4)을 증착한다. 다음, 시드웨이퍼(1)와 헨들웨이퍼(3)를 접촉시킨 상태로 약 800℃ 온도에서 100-5OOV 전압펄스를 인가하여 접합한 후, 접합상태를 더욱 강하게 하기 위하여 900-1100℃의 온도로 질소 또는 산소 내에서 약 30분 동안 열처리하여 시드웨이퍼(1)와 핸들웨이퍼(3)가 결합되도록 한다.
이와같은 과정이 완료된 상태가 제1b도에 도시되어 있다.
상기 과정을 통하여 상기 두 웨이퍼(1,3)가 결합된 웨이퍼(5)는 약 100㎏/㎠ 이상의 강한 결합력을 갖게 된다.
제1c도는 연마(polishing) 과정을 나타낸 것으로, 기계적 및 화학적 연마과정을 통하여 산화막(6)상의 시드웨이퍼(1)를 연마하고, 약 1㎛ 정도 두께의 산화막(6)에 의해 시드웨이퍼(1)와 핸들웨이퍼(3)가 분리된 형태의 OSI 기판(8)이 형성된다.
또한, 1989년 고체소자 자료회의(Selid State Device and Materials)에서 일본 소니사의 마시보 등은 다결정 실리콘을 이용한 P-SDB(Polycystalline to Sillicon Direct Bonding) 방법을 개시하였다. 그것을 첨부된 제2도에 따라 설명하면 다음과 같다.
제2a도는 다결정 실리콘을 증착하는 과정을 도시한 것으로 우선 원하는 SOI는 두께(약 1000Å)만큼 시드웨이퍼(17)에 메사(mesa : 10)를 형성하고 메사(10)의 상면에 산화막(11)을 1㎛ 두께 정도로 증착한 후 상기 산화막(11)의 상면에 다결정 실리콘(12)을 5.0㎛ 정도의 두께로 증착한다.
제2b도에 나타낸 바와같이 다결정 실리콘(12)이 증착된 표면의 요철을 연마과정을 통하여 경면(mirror surface) 처리하여 다결정 실리콘의 표면요철을 제거한다. 시드웨이퍼와 다결정 실리콘 경면(13)과 핸들웨이퍼(16)에 산화막(15)을 입히고 전술한 것과 동힐한 P-SDB 과정을 통하여 다결정 실리콘 경면(13)과 핸들웨이퍼(16)를 접합시킨 후 제2c도에 나타난 바와같이 시드웨이퍼(17)를 위로 향하도록 배열한다.
제2d도는 시드웨이퍼(17)의 실리콘 박막화를 위한 연마과정을 나타낸 것으로, 시드웨이퍼(16)를 기계적, 화학적 연마과정을 통해 연마해 내려가다가 메사패턴(10)에 채워져 있는 산화막(11)에 이르러 연마작업을 중단한 상태를 도시한 것이다. 상기 산화막(11)은 연마중지(Polishing Stop) 역활을 하게 되므로 SOI(14)의 두께는 메시식각(10)의 깊이에 의해 조절될 수 있다.
상기와 같이 종래의 P-SDB 제조방법에서 사용된 다결정 실리콘층(12)은 시드웨이퍼에 형성된 메사패턴으로 인하여 발생되는 표면의 요철을 제거하여 접착계면을 평탄화(planarization)함으로써 시드웨이퍼와 핸들웨이퍼의 접착을 용이하게 한다.
본 발명은 시드웨이퍼와 핸들웨이퍼를 접착시키기 전에 시드웨이퍼의 상면에 전도성막 또는 저항성막(본원에서는 다결정 실리콘막을 그 한예로 설명함)을 다층으로 증착하여 전기적 특성을 갖는 임의의 구조물, 예를들면 커패시터(capacitor), 저항, 연결선(interconnector)등을 개별적 또는 복합적으로 형성한 후 시드웨이퍼의 구조물이 형성된 면과 핸들웨이퍼를 접착시켜 SOI 기판을 제조함으로써, 시드웨이퍼와 핸들웨이퍼 사이에 전기걱 특성을 갖는 임의의 구조물이 매몰되어 있는 새로운 형태의 SOI 기판을 형성하여 웨이퍼의 효율성을 극대화하고 소자구조의 다양성을 증가시키는 것을 목적으로 한다.
본 발명을 첨부된 도면을 참고로 하여 설명하면 다음과 같다.
제3a도는 제1다결정 실리콘(30)을 증착하는 공정이 완료된 상태를 도시한 것이다. 그 과정을 단계적으로 설명하면 다음과 같다.
먼저, 시드웨이퍼(21)의 상면에 제1격리용 절연막(27)을 소정의 두께로 형성한다. 다음 상기 제1격리용 절연막(27)의 상면에 제2격리용 절연막(29)를 형성한 후 기판 콘택 마스크로 기판콘택(28)을 식각한다. 마지막으로 상기 제2격리용 절연막(29)과 상기 기판콘택(28)의 상면에 제1다결정 실리콘(30)을 소정의 두께로 증착하고 도핑한다.
이때, SOI의 두께는 제1격리용 절연막(27)이 시드웨이퍼(21)에 침투된 깊이가 되므로 상기 제1격리용 절연막(27)의 두께 조정에 주의하여야 한다. 또한, 제1다결정 실리콘(30)의 두께는 형성되는 구조물의 전기적 특성에 따라서 결정된다. 특히, 구조물이 연결선으로 응용될 경우에는 제1다결정 실리콘(30) 대신 내화금속(refractory metal)이나 폴리사이드(Polycide) 또는 실리사이드(silicide)등으로 대체할 수도 있다.
제3b도는 전기적 구조물을 형성하는 공정을 완료한 상태를 도시한 것으로 단계별로 설명하면 다음과 같다.
먼저, 제1다결정 실리콘층(30)에 미세패턴을 형성하여 전기적 구조물(31)을 정의한 후 상기 전기적 구조물을 위한 격리용 절연막(32)을 증착한 후 표면의 요철을 제거하기 위하여 제2다결정 실리콘층을 연마작업에 의한 평탄화 작업을 수행하여 경면(34b)으로 처리한다.
이때 제3a 및 b도에서 제1다결정 실리콘(30) 및 제2다결정 실리톤(33)은 필요에 따라 N형 또는 P형 불순물으로 도핑된다. 또한, 상기한 바대로 제1다결정 실리콘(30)은 응용분야에 따라 다른 재질로 대체될 수 있다.
제3c도는 제3b도의 전기적 구조물의 형성이 완료된 시드웨이퍼를 뒤집어서 핸들웨이퍼(36)에 접착시킨 상태를 도시한 것으로 그 공정을 설명하면 다음과 같다. 핸들웨이퍼(36) 위에 절연막(35)을 형성하고, 시드웨이퍼(21)의 다결정 실리콘 경면(34b)과 상기 절연막(35)을 접촉시킨 후, 열처리 과정을 통하여 두 웨이퍼(21,36)를 결합시킨다. 이때 절연막(35)은 시드웨이퍼의 제2다결정 실리콘층(33)과 헨들웨이퍼(36)를 전기적으로 분리시키는 역할을 한다. 경우에 따라서는 상기 절연막(35)을 형성시키는 공정은 생략함으로써 핸들웨이퍼와 제2다결정 실리콘층(33)이 전기적으로 연결되게 하여 제2다결정 실리콘층(33)에 인가되어야 할 전기적 포텐실(potential)을 핸들웨이퍼로부터 제공받을 수도 있다.
상기한 접착공정이 완료되면, 즉 제3c도의 상태에서 시드웨이퍼(21)의 상면으로부터 제1격리용 절연막(27)이 만나는 지점(38)까지 기계적 및 화학적 연마과정을 통하여 시드웨이퍼(21)를 제거함으로써 상기 제1다결정 실리콘을 증착하는 공정에서 설명한 바와같이, 제1격리용 절연막(27)이 시드웨이퍼(21)에 침투된 깊이만큼의 실리콘 박막 두께를 갖는 SOI 기판을 제조할 수 있다.
제3d도는 구조물이 매몰된 형태의 SOI 기판에 대한 단면도를 나타낸 것이다. 시드웨이퍼(21)의 최초 표면은 참조번호 39로 표시된 부분이었으나 SDB 과정 및 연마과정을 거치면서 활성소자가 형성될 실리콘 박막의 두번째 표면(40)이 형성된다.
본 발명의 제조과정을 통하여 구조물(31)을 미리 형성한 시드웨이퍼(21)와 핸들웨이퍼(36)를 결합시키고 다시 시드웨이퍼의 뒷면을 연마하여 박막화 함으로써 다층의 다결정 실리콘층을 이용한 P-SDB에 의해 새로운 구조의 SOI 기판을 구현한다.
종래의 기술과 비교할 때 본 발명은 동일 면적내에 보다 효율적으로 소자를 배치할 수 있다. 그와 같은 고밀화 할 수 있는 형태를 개념적으로 구성한 것을 제4도에 나타냈다.
제4a도는 본 발명에 의한 구조물의 배치상태를 나타낸 것이다. 활성영역(41) 내부에 구조물(43)과 그 구조물을 활성영역(41)에 연결하는 기판콘텍(42)이 함께 중첩되게 배치된다.
제4b도는 제4a도의 단면도로써 SOI 기판 즉, 활성영역(41)과 구조물(43)이 기판콘택(42)을 통해 수직으로 연결되어 있음을 보이고 있다.
상기 활성영역(41) 상호간을 제1격리용 절연막(46)에 의해 격리된다. 상기 활성영역(11)과 매몰된 구조물(43)은 필요한 위치에 기판콘택(42)을 형성함으로써 그 위치에서는 그들 상호간 전기적으로 연결되지만 그밖의 위치에서는 제2격리용 절연막(47)에 의해 상호 전기적으로 격리된다. 또한, 형성된 구조물을 제3격리용 절연막(45)를 이용하여 전기적으로 격리시킨다.
상기 배치도(제4도)에서 알 수 있듯이 본 발명에 의한 SOI 구조는 매몰된 층에 전기적 특성을 갖는 소자 예를들면, 커패시터, 저항, 연결선 등을 개별적 또는 복합적으로 형성할 수 있게 되어 실리콘 박막층(41)이 형성되는 소자와 수직적으로 배치가 이루어지게 되므로 소자의 고밀도가 가능해진다.
이와같이 소자들이 수직적으로 배치됨으로써 3차원적 소자 배치가 가능하게 되어 새로운 형태의 3차원 집적회로(3-Dimensional Integrated Circuit)가 실현된다.
제5도는 본 발명에 따른 실시예로써 매립된 구조물이 커패시터 인 경우를 나타낸 단면도이다. 커패시터의 전하축전 전극(51)은 기판콘택(50)을 통하여 활성영역(57a,57b,57c)과 수직적으로 연결되어 있으며, 또한 커패시터의 유전막(52)을 사이에 두고 상기 전하축전 전극(51) 아래에 커패시터의 플레이트 전극(50)으로서 다결정 실리콘층이 형성되어 있다.
이런 구조에 대한 제조공정 순서를 설명하면 다음과 같다. 먼저, 시드웨이퍼의 활성영역(57a,57b,57c)간의 격리를 위하여 L0COS 방법에 의하여 제1격리용 절연막(48a,48b,48c)을 형성하고, 활성영역(57a,57b,57c)을 OSI화 하기 위하여 제2격리용 절연막(49a,49b,49c)을 형성한 후, 필요한 부분에 기판콘택(50)을 정의한다. 그다음, 커패시터의 전하축전 전극용 다결정 실리콘층(51)을 증착 정의한 후 커패시터 유전막(52)을 형성하고 그위에 플레이트 전극용 다결정 실리콘층(53)을 충분한두께로 증착한다.
이와같이 플레이트 전극용 다결정 실리콘층을 증착한 후 그 표면(54)을 경면처리 하여 표면에 절연막(55)이 형성되어 있는 핸들웨이퍼(56)를 접착시킨다. 그 접착공정이 완료된 후 시드웨이퍼를 화학적, 기계적으로 연마하여 시드웨이퍼의 박막화 공정을 수행한다. 시드웨이퍼의 박막화는 제1격리용 절연막(48a,48b,49c)이 나타나는 지점에서 중단되어 일정한 두께의 실리콘 박막이 활성영역으로 남게된다.
이와같이 활성영역이 형성된 후 노드콘택(60) 및 플레이트 콘택(59)을 형성하고 금속막을 이용하여 플레이트 전극(61a)과 노드전극(61b)을 형성한다.
상기의 공정들을 통하여 매립된 형태의 커패시터 구조물이 형성된다. 본 실시예에 대한 변형예로써, 플레이트 전극용 다결정 실리콘을 절연막(55)이 형성되어 있지 않은 핸들웨이퍼와 접착시킴으로써 핸들웨이퍼를 통하여 바이어스(bias)를 직접 인가할 수도 있다. 또한, 전하축전 전극용 다결정 실리콘(51)은 기판콘택(50)을 통하여 수직으로 연결되어 있는 활성영역에 제조될 반도체 소자 즉, MOSFET 또는 쌍극형 트랜지스터와도 직접 연결이 가능하다.
아울러 본 실시예의 커패시터는 전하축전 전극용 다결정 실리콘(51)의 두께가 수천 Å정도로 비교적 얇은 매립형 스택 커패시터(stack capacitor)를 구조물로 표시하였으나 매립형 트랜치 커패시터(trench capacitor) 구조도 상기의 제조공정과 동일한 방법으로 제조할 수 있다.
제6도는 본 발명에 의한 또다른 실시예로써 매립된 구조물이 반도체 집적회로의 필요부분 상호간을 전기적으로 연결하는 도선(interconnection) 또는 저항(resistor)으로 사용된 경우를 나타내는 단면도이다.
활성영역(62a,62b,62c) 상호간은 제1격리용 절연막(63a,63b)으로 서로 분리되어 있으며, 활성영역(62a)과 또다른 활성영역(62c)을 전기적으로 연결시키기 위하여 불순물이 도핑된 제1다결정 실픽콘(66)이 매립된 구조물 형태로 형성되어 있다. 이러한 경우 연결선(interconnector) 또는 저항으로 사용되는 제1다결정 실리콘(66)은 제2격리용 절연막(64)에 의하여 활성영역 부분들과 전기적으로 분리되어 있으며, 또한 연결이 필요한 부분에서는 기판콘택(65a,65b)을 통하여 활성영역과 전기적으로 연결이 이루어져 있다.
이러한 제1다결정 실리콘(66)에 불순물을 주입시킨뒤 연결선 또는 저항으로서 필요한 패턴을 정의한 후 제3격리용 절연막(67)과 제2다결정 실리콘(68)을 형성한다. 제2다결정 실리콘(68) 표면을 경면 처리한 후 절연막(69)가 형성되어 있는 핸들웨이퍼(70)와 접착시킨다. 이때 절연막(69)을 생략함으로써 제2다결정 실리콘에 핸들웨이퍼를 통하여 백 바이어스(back bias)를 인가할 수도 있다.
이와같이 기판접착이 이루어진 후 시드웨이퍼는 상기 제3도 에서 설명된 바와같이 화학적 및 기계적인 연마과정을 통하여 제1격리용 절연막(63a,63b)을 만날때 까지 박막화 된다. 이러한 과정을 수행하여 형성된 활성영역중 제1다결정 실리콘(66)과 연결되어 있는 활성영역(62a) 및 활성영역(62c)에 콘텍(72a) 및 콘텍(72b)을 전연막(71a,72b,71c)을 이용하여 형성한 후 도체(73a) 및 도체(73b)들과 각각 연결시킴으로써 제1다결정 실리콘(66)이 매립된 구조물로써 연결선 또는 저항의 역할을 하게 된다.
본 실시예에 대한 변형예로써, 연결선 또는 저항으로 이용되는 제1다결정 실리콘(66)은 기판콘텍(65a,65b)을 통하여 전기적으로 연결되어 있는 활성영역(62a,62b)에 제조될 반도체 소작 즉 MOSFET 또는 쌍극형 트렌지스터 등과도 직접 연결이 가능하다. 아울러 매립된 구조물 박막 대신 폴리사이드(polycide) 또는 실리사이드(silicide) 박막을 사용하므로써 연결선의 저항을 감소시킬 수도 있다.
본 발명에 의한 상기의 제조방법과 그 실시예에서 볼 수 있듯이 두장의 실리콘 웨이퍼를 접착시켜 SOI 기판을 제조할 때, 한장의 웨이퍼 즉 시드웨이퍼에 다층의 전도성 박막 혹은 절연막을 이용하여 커패시터, 연결선 또는 저항등을 전기적 특성을 갖는 구조물을 단층 또는 다층으로 형성하거나 혹은 개별적 또는 2가지 이상의 종류가 복합적으로 구성된 형태의 구조물을 형성한 후 다른 한장의 웨이퍼 즉 핸들웨이퍼와 접착시킴으로써 전기적 특성을 갖는 구조물이 매립된 형태의 새로운 SOI 기판을 제조할 수 있다.
이러한 형태의 새로운 SOI 기판 제조기술을 이용하면 반도체 칩(chip) 면적의 효율성을 증가시킬 수 있으며, 특히 매립된 구조물이 커패시터인 경우 DRAM(Dynamic Random Access Memory)의 기억세포(Cell) 등을 보다 작은 면적에서 용이하게 제작할 수 있게 된다.

Claims (10)

  1. 다결정 실리콘을 이용한 SOI(Sillicon On Insulate) 기판 제조방법에 있어서, 시드웨이퍼(21)상에 소정 두께로 제1격리용 절연막(27)을 형성하고 상기 제1격리용 절연막(27)의 상면에 제2격리용 절연막(29)을 형성한 후 기판콘택(28)을 정의하고 상기 기판콘택(28)의 상면에 제1다결정 실리콘(30)을 증착 및 도핑하는 제1공정과, 상기 제1다결정 실리콘층(30)에 미세패턴을 형성하여 전기적 구조물(31)을 정의한 후 상기 전기적 구조물(31)을 위한 격리용 절연막(32)을 성장시키거나 증착시키는 제2공정과, 상기 제2공정이 완료된 후 제2다결정 실리콘층(33)을 증착 및 도핑하고 표면의 요철을 제거하기 위해 상기 제2다결정 실리콘층(33)을 연마하여 경면으로 처리하는 제3공정과, 핸들웨이퍼(36)에 절연막(35)을 형성한 후 상기 전기적 구조물(31)이 형성된 상기 시드웨이퍼(21)의 다결정 실리콘 경면(34b)과 상기 핸들웨이퍼(36)상의 상기 절연막(35)을 접착시키는 제4공정 및, 접합된 상기 두 웨이퍼(21,36)에 있어서 상기 시드웨이퍼(21)의 후면(21a)으로 부터 상기 제1격리용 절연막(27)이 나타날때 까지 화학적 연마작업 또는 기계적 연마작업을 통하여 상기 시드웨이퍼(21)를 박막화 하는 제5공정을 포함하는 것을 특징으로 하는 전기적 특성을 갖는 구조물이 매립된 반도제 기판 제조방법.
  2. 제1항에 있어서, 활성영역(1)에 형성되는 소자의 하부에 임의의 구조물이 중첩되게 함을 특징으로 하는 전기적 특성을 갖는 구조물이 매립된 반도체 기판 제조방법.
  3. 제1항에 있어서, SOI 기판의 활성영역(37) 상호간에는 상기 제1격리용 절연막(27)을, 상기 활성영역(37)과 상기 구조물(31) 간에는 제2격리용 절연막(29)을, 상기 구조물(31)과 상기 제2다결정 실리콘(33) 간에는 구조물 절연막(32)을, 상기 제2다결정 실리콘(33)과 상기 헨들웨이퍼(36) 사이에는 접착용 절연막(35)을 각각 형성하여 상기 활성영역(37)과 상기 구조물(31)과 상기 제2다결정 실리콘(33) 및 상기 핸들웨이퍼(36) 상호간을 수직 및 수평적으로 절연시킨 것을 특징으로 하는 전기적 특성을 갖는 구조물이 매립된 반도체 기판 제조방법.
  4. 제1항에 있어서, 상기 구조물(31)에 커패시터 유전막(52)을 형성하고 기판 콘택(50)과 노드콘택(60)및 플레이트 콘택(59)을 연결함으로써 매몰된 상기 구조물(37)이 커패시터로 사용됨을 특징으로 하는 전기적 특성을 갖는 구조물이 매립된 반도체 기판 제조방법.
  5. 제1항에 있어서, 상기 제1다결정 실리콘(30)이 기하학적 크기 및 불순물 도핑농도를 조정한 제1다결정 실리콘(66)이 소자간의 저항선으로 사용됨을 특징으로 하는 전기적 특성을 갖는 구조물이 매립된 반도체기판 제조방법.
  6. 제1항에 있어서, 상기 제1다결정 실리콘(30)의 기하학적 크기 및 불순물 농도를 조정한 제1다결정실리콘(66)이 소자간의 연결선으로 사용됨을 특징으로 하는 전기적 특성을 갖는 구조물이 매립된 기판 반도체 제조방법.
  7. 제5항 또는 제6항에 있어서, 상기 제1다결정 실리콘(66) 대신 폴리사이드, 실리사이드 또는 내열 금속을 사용함을 특징으로 하는 전기적 특성을 갖는 구조물이 매립된 반도체 기판 제조방법.
  8. 제5항 또는 제6항에 있어서, 상기 저항선 및 연결선을 다층으로 연결시킴으로써 배선의 효율을 극대화시킴을 특징으로 하는 전기적 특징을 갖는 구조물이 매립된 반도체 기판 제조방법.
  9. 시드웨이퍼(21)의 전면에 전도성 또는 저항성 막을 이용한 임의의 전기적 특성을 갖는 구조물(31)을 형성하고 다시 상기 구조물(31)상에 다결정 실리콘층(33)을 증착한 후 상기 다결정 실리콘층(33)의 표면(34a)을 경면처리하여 핸들웨이퍼 (36)와 상기 시드웨이퍼(21)의 경면(34b)을 접합시킴으로써 상기 시드웨이퍼(21)와 상기 핸들웨이퍼(36) 사이에 전기적 특성을 갖는 임의의 구조물이 단층 또는 다층으로 삽입되어 있음을 특징으로 하는 전기적 특성을 갖는 구조물이 매립된 반도체 기판.
  10. 제9항에 있어서, 핸들웨이퍼(36,56,70)와 제2다결정 실리콘(33,53,68) 사이의 절연막(35,55,69)을 생략함으로써 상기 핸들웨이퍼와 상기 제2다결정 실리콘을 전기적으로 연결시켜 상기 제2다결정 실리콘에 인가되어야 할 전기적 포텐셜을 상기 핸들웨이퍼로 부터 제공되는 것을 특징으로 하는 전기적 특성을 갖는 구조물이 매립된 반도체 기판.
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