JPH10173066A - Ｍｉｓ型半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】サブスレッショルド係数を低減させることによ
り低しきい値化を可能にし、さらにソース／ドレインの
接合容量を低減して、低電圧でも高速に動作するＭＩＳ
型半導体装置を提供する。 【解決手段】チャネル表面の低濃度層５と高濃度埋込み
層７の間にソース／ドレインと同一導電形の層６を設
け、かつ層６の厚さを低濃度層５と層６のｐｎ接合によ
る空乏層および高濃度埋込み層７と層６のｐｎ接合によ
る空乏層により完全に空乏化する厚さに設定すると同時
にソース／ドレイン拡散層４の下にチャネル領域での位
置よりも基板内部の位置に層５，層６，層７を形成す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＭＩＳ型半導体装置
に係り、特に簡単なプロセスでサブスレッショルド特性
の改善とソース／ドレインの接合容量の低減を可能と
し、低電圧動作に適したＭＩＳ型半導体装置に関する。

【０００２】

【従来の技術】ＣＭＯＳ回路の低消費電力化のため、ま
たＭＯＳトランジスタの信頼性確保のため、電源電圧の
低電圧化が必要になってきている。低電圧動作における
高速性を保つためにはＭＯＳトランジスタの低しきい値
化と同時に、ソース／ドレインの接合容量の低減が重要
な課題となる。これは電源電圧の低下によりソース／ド
レインと基板間の空乏層幅が減少し、接合容量が増加す
るためである。

【０００３】これらの問題点を対策した従来例としては
特開昭61−177776号がある。図２に示すように高濃度埋
込み層７のイオン打ち込みをゲート電極３の形成後にゲ
ート電極３を通過するイオン打ち込みで形成したものが
ある。チャネル領域表面の低濃度層５は、反転層形成時
には空乏化して高濃度埋込み層７の上面まで空乏層が伸
びてサブスレッショルド係数を低減する。また、ソース
／ドレイン拡散層４の下では高濃度層７が表面から深い
位置に形成されるためソース／ドレイン領域４直下の基
板濃度は低くなり、電圧印加時には空乏層が拡がりやす
く低接合容量化が実現できる。

【０００４】

【発明が解決しようとする課題】従来例ではチャネル表
面の低濃度層５は低温エピタキシャル成長などの技術を
用いれば急峻な濃度分布が実現できるが、通常用いられ
るイオン打ち込みでは不純物濃度分布に拡がりがあるた
め、実際には傾斜を持った濃度分布になる。そのためイ
オン打ち込みで形成した場合、空乏層幅の伸びは十分で
なく、サブスレッショルド係数の低減はあまりできてい
なかった。また、ソース／ドレイン拡散層下の基板濃度
分布も同様に傾斜を持っており、接合容量の低減は不十
分であった。

【０００５】本発明の目的は、サブスレッショルド係数
を十分に低減して低しきい値化を可能にするとともに、
接合容量の低減を行い、低電圧動作に適したＭＩＳ型半
導体装置を提供することにある。

【０００６】

【課題を解決するための手段】上記の課題は、本発明の
基本的な実施例（図１）に示すように、チャネル表面の
低濃度層５と高濃度埋込み層７の間にソース／ドレイン
と同一導電形の層６を設け、かつ層６の厚さを低濃度層
５と層６のｐｎ接合による空乏層および高濃度埋込み層
７と層６のｐｎ接合による空乏層により完全に空乏化す
る厚さに設定し、かつ、ソース／ドレイン拡散層４下の
基板にはチャネル領域での位置よりも基板内部の深い位
置に層５，６，７を形成することにより達成される。

【０００７】チャネル領域の基板の不純物濃度分布を図
３に、ソース／ドレイン拡散層領域の基板の不純物濃度
分布を図４に示す。

【０００８】本発明ではソース／ドレインと同一導電形
の層６が存在するが、表面低濃度層５と層６、および高
濃度埋込み層７と層６の間にはｐｎ接合の拡散電位が存
在するため、層６はゲート電圧が印加されない状態でも
完全に空乏化している。したがって、層６を通じてソー
ス／ドレイン間が導通することはない。ゲート電圧を印
加して表面のポテンシャルが下がり、空乏層が低濃度層
５と層６のｐｎ接合の空乏層上面まで拡がれば、層６は
完全に空乏化しているので空乏層を高濃度埋込み層７の
上面まで伸ばすことができる。

【０００９】従来例の反転層形成時の空乏層は幅が約８
０ｎｍである。これに対し、本発明では空乏層幅は１５
０ｎｍまで拡げることができる。一方、ソース／ドレイ
ン拡散層下も同様に従来では電圧を印加しても１００ｎ
ｍ程度しか空乏化しないのに対し、本実施例ではソース
／ドレイン領域４直下の基板濃度が低いのに加え空乏化
している層６が直列に接続されるため更に容量を低減す
ることができる。

【００１０】

【発明の実施の形態】以下、本発明の実施例を図面を用
いて説明する。実施例ではシリコンＭＯＳトランジスタ
を用いて説明するが他の半導体材料を用いたＭＩＳ型半
導体装置でも動作原理は同じである。また、実施例では
主にｎ形ＭＯＳトランジスタを例に説明したが、用いる
不純物を反対導電形に変えれば同様にして本発明のｐ形
ＭＯＳトランジスタを形成することができる。

【００１１】本発明の基本的実施例を図１に示す。チャ
ネル表面の低濃度層５と高濃度埋込み層７の間にソース
／ドレイン領域４と同一導電形の層６を設けると共に、
ソース／ドレイン拡散層４の下にはチャネル領域よりも
深い位置に低濃度層５，高濃度埋込み層７，ソース／ド
レイン領域４と同一導電形の層６を設ける。

【００１２】表面低濃度層５と層６、および高濃度埋込
み層７と層６の間にはｐｎ接合の拡散電位が存在するた
め、層６はゲート電圧やドレイン電圧が印加されない状
態でも完全に空乏化している。ゲート電圧を印加してチ
ャネル表面のポテンシャルが下がり、空乏層が表面低濃
度層５と層６のｐｎ接合の空乏層上面まで拡がれば、層
６は完全に空乏化しているので空乏層を高濃度埋込み層
７の上面まで伸ばすことができる。これによりサブスレ
ッショルド係数を低減でき、低しきい値化が可能にな
る。

【００１３】また、ソース／ドレイン拡散層４と基板１
との間の接合容量は低濃度層５との間の空乏層と空乏化
した層６の空之層を足したものが接合容量となるため、
極めて低い接合容量を実現することができる。

【００１４】形成方法は通常のＭＯＳトランジスタと同
じように、まず素子分離領域２を形成する。次に表面の
熱酸化によりゲート酸化膜１０を形成後、ｎ+ ポリシリ
コンを２００ｎｍ堆積してゲート電極３に加工する。次
にゲート電極を貫通するように、ボロンを１８０ｋｅＶ
で２×１０の１３乗の濃度にイオン打ち込みして高濃度
埋込み層７を形成する。このときイオン打ち込みの拡が
りにより基板表面は５×１０の１６乗程度の低濃度層５
が形成される。その後、砒素を５２０ｋｅＶで５×１０
の１２乗の濃度にイオン打ち込みし、ソース／ドレイン
領域４と同一導電形の層６を形成する。このとき、ソー
ス／ドレイン拡散層領域４の下にはゲート電極の厚さに
相当する分深くイオン打ち込みが行われ、低濃度層５，
層６，高濃度埋込み層７が形成される。その後は通常の
ＭＯＳトランジスタの形成プロセスに戻って配線工程を
通して完成する。

【００１５】ドレイン電流−ゲート電圧特性における本
発明の効果を図５に示す。本発明のトランジスタのＶth
（ドレイン電流が１０ｎＡとなるゲート電圧）を０.２
Ｖ とし、従来トランジスタも同じＶthにして比較する
とゲート電圧０Ｖ時のリーク電流を１／７に低減できる
とともに、飽和電流は２.５ 倍にもなる。サブスレッシ
ョルド係数が小さくなったためＶth以下のドレイン電流
の減少率が大きく、リーク電流を低減できている。逆に
Ｖth以上では電流増加率が大きいため反転層が形成され
るゲート電圧としてのしきい値Ｖtoは従来構造よりも低
くなっており、約２.５ 倍の飽和電流が実現できてい
る。

【００１６】また、ドレイン接合容量のドレイン電圧依
存性は、図６に示すように、従来例でも通常の埋込み層
構造よりも６０％程度に低減できているが、本発明では
４０％まで低減できている。

【００１７】次に本発明をＣＭＯＳ（相補型ＭＯＳトラ
ンジスタ）構造に適用した第２の実施例を図７および図
８に示す。本実施例ではＮＭＯＳ／ＰＭＯＳトランジス
タともに本発明の表面チャネル型構造を適用するために
ゲート材料には仕事関数がｎ+ ポリシリコンとｐ+ ポリ
シリコンの中間の窒化チタンを用いた。

【００１８】本実施例によれば、サブスレッショルド係
数が小さく低しきい値化が可能であり、さらに接合容量
も低いので低電圧でも高速なＣＭＯＳ構造を提供するこ
とができる。

【００１９】形成方法は通常のＣＭＯＳプロセスに従
い、ｐウェル領域１１とｎウェル領域１２を形成した
後、素子分離領域２を形成し、ゲート酸化で酸化膜１０
を形成後、窒化チタンを堆積してエッチング工程により
ゲート電極３を形成する(図７ａ）。次にＮＭＯＳ側に
はｐ＋ 高濃度埋込み層７を形成するためにゲートを貫
通するようにボロンを１８０ｋｅＶで２×１０の１３乗
の濃度でイオン打ち込みし、ＰＭＯＳ側にはｎ+ 高濃度
埋込み層１３を形成するためリンを４００ｋｅＶで２×
１０の１３乗の濃度でイオン打ち込みを行う（図７
ｂ）。

【００２０】次にＮＭＯＳ側に砒素を５２０ｋｅＶで５
×１０の１２乗の濃度でイオン打ち込みすることによ
り、層６を形成する。ＰＭＯＳ側にはインジウムを７２
０keVで５×１０の１２乗の濃度にイオンを打ち込むこ
とにより層１４を形成する（図７ｃ）。

【００２１】次にゲート電極をマスクとしてＮＭＯＳに
は砒素を３０ｋｅＶで１×１０の１５乗の濃度でイオン
打ち込みしてｎ+ ソース／ドレイン領域４を形成し、PM
OSにはフッ化ボロンを３０ｋｅＶで１×１０の１５乗の
濃度でイオン打ち込みしてｐ+ ソース／ドレイン領域１
５を形成する（図８ａ）。その後層間絶縁膜８をデポジ
ションし、コンタクト穴を開け、アルミ配線層９を付け
て完成する(図８ｂ)。

【００２２】

【発明の効果】本発明によれば、簡単なイオン打ち込み
プロセスによりサブスレッショルド係数を低減させてそ
の分の低しきい値化を可能にすると共に、ソース／ドレ
インの拡散層の接合容量を大幅に低減して低電圧での高
速動作を可能にする。

【図面の簡単な説明】

【図１】本発明の基本的構造を持つ第１の実施例の半導
体装置の断面図。

【図２】従来例のトランジスタの断面図。

【図３】本発明のチャネル領域の基板濃度分布を示す測
定図。

【図４】本発明のソース／ドレイン領域の基板濃度分布
を示す測定図。

【図５】本発明の効果を示すドレイン電流−ゲート電圧
特性図。

【図６】本発明の効果を示すドレイン接合容量−ドレイ
ン電圧特性図。

【図７】本発明をＣＭＯＳ構造に適用した実施例の工程
図。

【図８】図７の工程に続くＣＭＯＳ構造に適用した実施
例の工程図。

【符号の説明】

１…シリコン基板、２…素子分離絶縁膜、３…ゲート電
極、４…ｎ+ ソース／ドレイン領域、５…ｐ- 表面チャ
ネル層、６…ｎ層、７…ｐ- 高濃度埋込み層、８…層間
絶縁膜、９…金属配線、１０…ゲート絶縁膜、１１…ｐ
ウェル領域、１２…ｎウェル領域、１３…ｎ+ 高濃度埋
込み層、１４…ｐ層、１５…ｐ+ ソース／ドレイン領
域。

Claims (4)

【特許請求の範囲】
1. 【請求項１】ＭＩＳ型半導体装置において、半導体基板
   のチャネル領域表面にソース／ドレイン領域とは反対導
   電形の第１の層を設け、第１の層に接した基板内部にソ
   ース／ドレイン領域と同一導電形の第２層を設け、さら
   に第２の層に接した基板内部にソース／ドレイン領域と
   反対導電形で第１の層よりも不純物濃度の高い第３の層
   を設け、ソース／ドレイン領域の基板内部には第１，２
   および第３の層をチャネル領域よりも基板内部の位置に
   設けたことを特徴とするＭＩＳ型半導体装置。
2. 【請求項２】前記基板内部のソース／ドレイン領域と同
   一導電形の第２の層は、前記第１の層との間に拡がる空
   乏層、および前記第３の層との間に拡がる空乏層によっ
   て完全に空乏化することを特徴とする請求項１のＭＩＳ
   型半導体装置。
3. 【請求項３】前記チャネル領域およびソース／ドレイン
   領域下の第１，２および第３の層の形状は、ゲート電極
   形成後にゲート電極を貫通する飛程距離のイオン打ち込
   みにより自己整合的に形成されることを特徴とする請求
   項１または２のＭＩＳ型半導体装置。
4. 【請求項４】請求項１から３のいずれか記載のＭＩＳ型
   半導体装置によりｎ形ＭＩＳトランジスタとｐ形ＭＩＳ
   トランジスタを形成した相補型ＭＩＳ集積回路。