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JP5678517B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、半導体装置及びその製造方法に関する。
近年、ＡｌＧａＮ／ＧａＮヘテロ接合を利用し、ＧａＮをキャリア走行層として用いるＧａＮ系ＨＥＭＴ（高電子移動度トランジスタ）の開発が活発に行われている。ＧａＮは、ワイドバンドギャップ、高い破壊電界強度、大きい飽和電子速度を持つ材料であることから、大電流、高電圧、低オン抵抗動作が実現可能な材料として極めて有望である。基地局などで用いられる次世代の高効率増幅器や、電力を制御するための高効率スイッチング素子に、ＧａＮを適用するための開発が活発に行われている。
高効率増幅器や高効率スイッチング素子として用いられる半導体デバイスの重要なパラメータとして、絶縁破壊耐圧がある。絶縁破壊耐圧は、半導体装置が有するソース電極とドレイン電極との間にかけることのできる最大電圧である。絶縁破壊耐圧以上の電圧をかけると、半導体装置は破壊される。特に電力を制御するための高効率スイッチング素子である半導体装置は、数百ボルトの電圧が印加されるため、高い絶縁破壊耐圧が求められる。
しかし、図３９に示すＨＥＭＴ構造の半導体装置は、高い絶縁破壊耐圧を得るのが難しい。図３９に示すＨＥＭＴ構造の半導体装置は、基板１００の上にｉ−ＧａＮ層１０１、ＡｌＧａＮ層１０２及びｎ−ＧａＮ層１０３が順次形成されている。また、図３９に示すＨＥＭＴ構造の半導体装置は、ＡｌＧａＮ層１０２の上にソース電極１０４及びドレイン電極１０５が形成され、ｎ−ＧａＮ層１０３の上にゲート電極１０６が形成されている。
図３９に示すＨＥＭＴ構造の半導体装置は、ゲート電極１０６には数ボルトの電圧が印加され、ゲート電極１０６には数百ボルトの電圧が印加される。したがって、ドレイン電極１０５とゲート電極１０６との間の電位差が大きいため、ｎ−ＧａＮ層１０３の上に形成された保護膜１０７に大きい電界がかかる。保護膜１０７には一般的にＳｉＮ膜が用いられている。ＳｉＮ膜の絶縁破壊耐圧は低いため、ＳｉＮ膜に大きい電界がかけられた場合、ＳｉＮ膜は破壊される。その結果、半導体装置全体の絶縁破壊耐圧の低下を招いていた。ＳｉＮ膜は、熱窒化による成膜が難しく、ＣＶＤ法によって成膜される。ＣＶＤ法によって成膜されたＳｉＮ膜は膜質が劣るため、ＳｉＮ膜の絶縁破壊耐圧は低下する。ＳｉＮ膜と同様に、層間絶縁膜であるＳｉＯ2膜の絶縁破壊耐圧は低いため、ＳｉＯ2膜に大きな電界がかけられた場合、ＳｉＯ2膜は破壊される。
ドレイン電極１０５に接続された配線の電位は、非常に高くなる。そのため、ドレイン電極１０５に接続された配線と、ソース電極１０４及びゲート電極１０６に接続された配線との電位差が大きくなる。その結果、各配線間の層間絶縁膜に非常に高い電圧がかかることによって層間絶縁膜が破壊されるのを防ぐため、各配線間の距離を大きくする必要がある。図３９に示すＨＥＭＴ構造の半導体装置では、各配線間の距離を大きくする必要があるため、配線の自由度が少なくなり、チップ面積の増加を招いていた。
例えば、ゲート電極及びソース電極を基板の裏面に形成することにより、ドレイン電極とゲート電極との間の距離を大きくして、絶縁破壊耐圧の向上を図る方法が知られている。
特開２００６−２６９９３９号公報 特開２００７−１２８９９４号公報
半導体装置が有する保護膜や層間絶縁膜にかかる電界を抑制し、半導体装置の絶縁破壊耐圧を向上することを目的とする。
本件の一観点による半導体装置は、基板と、基板の上方に形成されたキャリア走行層と、キャリア走行層の上に形成された化合物半導体層と、化合物半導体層の上に形成されたソース電極と、基板の裏面から基板を貫通し、キャリア走行層の内部まで形成された第１の溝と、第１の溝の内部に形成されたドレイン電極と、ソース電極と第１の溝との間に位置し、化合物半導体層の上に形成されたゲート電極と、ソース電極の斜め下方であってソース電極と第１の溝との間に位置し、基板の裏面から基板を貫通し、キャリア走行層の内部まで形成された第２の溝と、を備える。
本件によれば、半導体装置が有する保護膜や層間絶縁膜にかかる電界を抑制し、半導体装置の絶縁破壊耐圧を向上することができる。
実施例１に係る半導体装置の製造工程図（その１）である。 実施例１に係る半導体装置の製造工程図（その２）である。 実施例１に係る半導体装置の製造工程図（その３）である。 実施例１に係る半導体装置の製造工程図（その４）である。 実施例１に係る半導体装置の製造工程図（その５）である。 実施例１に係る半導体装置の製造工程図（その６）である。 電流抑止溝を備えていない半導体装置を示す図である。 半導体基板の裏面側に電流抑止溝を備える半導体装置を示す図である。 実施例１に係る半導体装置の製造工程図（その７）である。 実施例１に係る半導体装置の製造工程図（その８）である。 電流抑止溝の中を空間にした場合の実施例１に係る半導体装置の断面図である。 実施例２に係る半導体装置の製造工程図（その１）である。 実施例２に係る半導体装置の製造工程図（その２）である。 実施例２に係る半導体装置の製造工程図（その３）である。 実施例２に係る半導体装置の製造工程図（その４）である。 実施例２に係る半導体装置の製造工程図（その５）である。 電流抑止溝の中を空間にした場合の実施例２に係る半導体装置の断面図である。 電流抑止溝及びドレイン電極形成溝を同程度の深さに形成した場合の実施例２に係る半導体装置の断面図である。 実施例３に係る半導体装置の製造工程図（その１）である。 実施例３に係る半導体装置の製造工程図（その２）である。 実施例３に係る半導体装置の製造工程図（その３）である。 実施例３に係る半導体装置の製造工程図（その４）である。 実施例３に係る半導体装置の製造工程図（その５）である。 実施例３に係る半導体装置の製造工程図（その６）である。 実施例３に係る半導体装置の製造工程図（その７）である。 実施例３に係る半導体装置の製造工程図（その８）である。 実施例３に係る半導体装置の製造工程図（その９）である。 電流抑止溝の中を空間にした場合の実施例３に係る半導体装置の断面図である。 ドレイン電極形成溝を、電流抑止溝よりも深く形成した場合の実施例３に係る半導体装置の断面図である。 深く形成されたドレイン電極形成溝にドレイン電極を形成した場合の実施例３に係る半導体装置の断面図である。 実施例４に係る半導体装置の製造工程図（その１）である。 実施例４に係る半導体装置の製造工程図（その２）である。 実施例４に係る半導体装置の製造工程図（その３）である。 実施例４に係る半導体装置の製造工程図（その４）である。 実施例４に係る半導体装置の製造工程図（その５）である。 電流抑止溝の中を空間にした場合の実施例３に係る半導体装置の断面図である。 ドレイン電極形成溝を、電流抑止溝よりも深く形成した場合の実施例３に係る半導体装置の断面図である。 深く形成されたドレイン電極形成溝にドレイン電極を形成した場合の実施例３に係る半導体装置の断面図である。 従来例に係るＨＥＭＴ構造の半導体装置を示す図である。
以下、図面を参照して、発明を実施するための形態（以下、実施形態という）に係る半導体装置及びその製造方法について実施例を挙げて説明する。以下の実施例の構成は例示であり、本開示は実施例の構成に限定されない。
実施例１に係る半導体装置及びその製造方法について説明する。実施例１は、ＧａＮ系ＨＥＭＴ構造の半導体装置を例として説明する。まず、ＭＯＶＰＥ（Metal Organic Vapor Phase Epitaxy）装置を用いて減圧雰囲気の下で、半導体基板１の表面に、ＧａＮ系の
化合物半導体を形成することにより、図１に示すように、半導体基板１の表面にエピタキシャル層２を形成する。半導体基板１は、例えば、ＳｉＣ基板である。ただし、これに限定されず、半導体基板１は、例えば、シリコン基板やサファイア基板やＭｇＯ基板やＺｎＯ基板などであってもよい。半導体基板１の厚さは、例えば、約３５０μｍである。
エピタキシャル層２は、核形成層３、キャリア走行層４、スペーサ層５、電子供給層６及びキャップ層７を有する。核形成層３は、例えば、ＡｌＮ等である。キャリア走行層４は、例えば、ｉ−ＧａＮ等である。スペーサ層５は、例えば、ｉ−ＡｌＧａＮやｉ−ＩｎＡｌＮ等である。電子供給層６は、例えば、ｎ−ＡｌＧａＮやｎ−ＩｎＡｌＮ等である。キャップ層７は、例えば、ｎ−ＧａＮ等である。スペーサ層５、電子供給層６及びキャップ層７は、化合物半導体層の一例である。キャリア走行層４には、スペーサ層５との界面近傍に２次元電子ガス（２ＤＥＧ）８が発生している。エピタキシャル層２は、同様の機能を備える窒化物半導体層であってもよい。
半導体基板１にＧａＮ系の化合物半導体を形成する一例を以下に示す。まず、ＭＯＶＰＥ装置内に半導体基板１を搬入し、半導体基板１を加熱する。そして、ＭＯＶＰＥ装置にトリメチルアルミニウム（ＴＭＡｌ）ガス及びアンモニア（ＮＨ3）ガスを流入し、半導
体基板１の上にＡｌＮをエピタキシャル成長させることにより、半導体基板１の上に核形成層３を形成する。核形成層３の膜厚は、例えば、約３００ｎｍである。ただし、核形成
層３の形成は必須ではなく、核形成層３の形成を省略してもよい。
次に、ＭＯＶＰＥ装置にトリメチルガリウム（ＴＭＧａ）ガス及びＮＨ3ガスを流入し
、核形成層３の上にｉ−ＧａＮをエピタキシャル成長することにより、核形成層３の上にキャリア走行層４を形成する。キャリア走行層４の膜厚は、例えば、約３μｍである。ｉ−ＧａＮは、意図的に不純物のドーピングを行っていないＧａＮである。
次いで、ＭＯＶＰＥ装置にＴＭＧａガス、ＴＭＡｌガス及びＮＨ3ガスを流入し、キャ
リア走行層４の上にｉ−Ａｌ0.25Ｇａ0.75Ｎをエピタキシャル成長することにより、キャリア走行層４の上にスペーサ層５を形成する。ｉ−Ａｌ0.25Ｇａ0.75ＮにおけるＡｌ（アルミニウム）及びＧａ（ガリウム）の比率は他の値であってもよい。スペーサ層５の膜厚は、例えば、約５ｎｍである。ｉ−ＡｌＧａＮは、意図的に不純物のドーピングを行っていないＡｌＧａＮである。
続いて、ＭＯＶＰＥ装置にＴＭＧａガス、ＴＭＡｌガス、ＮＨ3ガス及びシラン（Ｓｉ
Ｈ4）ガスを流入する。これにより、スペーサ層５の上にｎ−Ａｌ0.25Ｇａ0.75Ｎをエピ
タキシャル成長させ、スペーサ層５の上に、キャリア走行層４よりもバンドギャップエネルギーの大きなキャリア供給層６を形成する。ｎ−Ａｌ0.25Ｇａ0.75ＮにおけるＡｌ（アルミニウム）及びＧａ（ガリウム）の比率は他の値であってもよい。キャリア供給層６の膜厚は、例えば、約３０ｎｍである。ｎ−ＡｌＧａＮは、ｎ型の不純物のドーピングが行われたＡｌＧａＮである。例えば、ｎ型の不純物としてＳｉ（ケイ素）を用い、不純物濃度は約２×１０18／ｃｍ3である。
キャリア供給層６に含まれるｎ型の不純物のキャリア走行層４への拡散は、スペーサ層５によって抑止される。キャリア走行層４のキャリアが不純物によって散乱されるのを抑制することができ、キャリアの移動度を高めることによるデバイスの高出力化を図ることができる。ただし、キャリア走行層４中のキャリアの散乱が問題にならない場合には、スペーサ層５の形成を省略して、キャリア走行層４の上にキャリア供給層６を直接形成してもよい。
そして、ＭＯＶＰＥ装置にＴＭＧａガス、ＮＨ3ガス及びＳｉＨ4ガスを流入し、キャリア供給層６の上にｎ−ＧａＮをエピタキシャル成長することにより、キャリア供給層６の上にキャップ層７を形成する。キャップ層７の膜厚は、例えば、約６ｎｍである。ｎ−ＧａＮは、ｎ型の不純物のドーピングが行われたＧａＮである。例えば、ｎ型の不純物としてＳｉ（ケイ素）を用い、不純物濃度は約２×１０18／ｃｍ3である。
上記工程により、半導体基板１の上にエピタキシャル層２を形成することで、エピタキシャル基板が形成される。エピタキシャル基板は、半導体基板１及びエピタキシャル層２を備える。
次に、ＣＶＤ（Chemical Vapor Deposition）法を用いて、図２に示すように、キャッ
プ層７の上に保護膜９を形成する。保護膜９は、例えば、ＳｉＮである。保護膜９の膜厚は、例えば、約５００ｎｍである。保護膜９は、エピタキシャル層２を保護する。
次いで、保護膜９の上にレジストを塗布する。フォトマスクを用いて、紫外線をソース電極の形成領域に照射し、レジストを現像することにより、レジストに開口を形成する。開口が形成されたレジストをマスクとして、ＣＦ4及びＣＦ6等のフッ素系ガスを用いたドライエッチングにより、保護膜９にソース電極用の開口を形成する。そして、開口が形成されたレジストをマスクとして、不活性ガス及びＣｌ2ガス等の塩素系ガスを用いたドラ
イエッチングにより、キャップ層７にソース電極用の開口を形成する。
続けて、減圧雰囲気の下で、ソース電極用の開口にＴａ（タンタル）及びＡｌ（アルミニウム）を蒸着法により形成する。Ｔａ（タンタル）の膜厚は、例えば、約２０ｎｍであり、Ａｌ（アルミニウム）の膜厚は、例えば、約２００ｎｍである。続けて、レジストを除去する（リフトオフする）ことにより、図３に示すように、ソース電極１０をキャリア供給層６の上に形成する。なお、キャリア供給層６の上にソース電極１０を形成する例を説明したが、キャップ層７の一部を除去せずに、ソース電極１０をキャップ層７の上に形成してもよい。
そして、保護膜９の上にレジストを塗布する。フォトマスクを用いて、紫外線をゲート電極の形成領域に照射し、レジストを現像することにより、レジストに開口を形成する。開口が形成されたレジストをマスクとして、ＣＦ4及びＣＦ6等のフッ素系ガスを用いたドライエッチングにより、保護膜９にゲート電極用の開口を形成する。
次に、減圧雰囲気の下で、ゲート電極用の開口にＴｉ（チタン）及びＡｕ（金）を蒸着法により形成する。Ｔｉ（チタン）の膜厚は、例えば、約１０ｎｍであり、Ａｕ（金）の膜厚は、例えば、約２００ｎｍである。次いで、レジストを除去する（リフトオフする）ことにより、図４に示すように、ゲート電極１１をキャップ層７の上に形成する。ここでは、ゲート金属の材料としてＴｉ（チタン）及びＡｕ（金）を用いているが、ゲート電極１１の材料として、Ｔｉ（チタン）及びＡｕ（金）以外の金属を用いてもよい。
次いで、半導体基板１を裏返して、半導体基板１の裏面にレジストを塗布する。フォトマスクを用いて、紫外線をドレイン電極の形成領域と、電流抑止溝の形成領域とに照射し、レジストにドレイン電極形成溝のための開口と電流抑止溝のための開口とを形成する。
続けて、半導体基板１の裏面に形成されたレジストをマスクにして、不活性ガス及びＣｌ2ガス等の塩素系ガスを用いたドライエッチングを行う。ドライエッチングを行うこと
により、図５に示すように、半導体基板１、核形成層３及びキャリア走行層４にドレイン電極形成溝１２と電流抑止溝１３とを形成する。電極形成溝１２は、第１の溝の一例である。電流抑止溝１３は、第２の溝の一例である。同一のエッチング工程によって、半導体基板１、核形成層３及びキャリア走行層４にドレイン電極形成溝１２と電流抑止溝１３とが同時に形成される。一回のエッチング工程によってドレイン電極形成溝１２及び電流抑止溝１３が同時に形成されるため、エッチングダメージを軽減することができる。ドレイン電極形成溝１２の深さと電流抑止溝１３の深さは同程度である。この場合のドライエッチングは、例えば、アンテナパワーを約２００Ｗとし、バイアスパワーを約３０Ｗとする。電流抑止溝１３の径は、１０ｎｍ以上１０μｍ以下であることが好ましい。なお、図５では、半導体基板１の裏面に形成されたレジストの図示は省略している。
図５に示す例では、電流抑止溝１３をゲート電極１１の直下の位置に形成しているが、これに限定されず、電流抑止溝１３の形成位置を変更してもよい。例えば、電流抑止溝１３を、ゲート電極１１の直下近傍の位置に形成してもよい。
ドレイン電極形成溝１２は、ドレイン電極が設けられる領域に形成された溝である。ドレイン電極形成溝１２は、半導体基板１及び核形成層３を貫通し、キャリア走行層４の内部まで形成され、キャリア走行層４の内部で終端している。
電流抑止溝１３は、ゲート電極１１の直下に発生する空乏層の下を電流が流れるのを抑止するための溝である。電流抑止溝１３は、半導体基板１及び核形成層３を貫通し、キャリア走行層４の内部まで形成され、キャリア走行層４の内部で終端している。
そして、半導体基板１の裏面に形成されたレジストを除去する。次に、半導体基板１の裏面に新たにレジストを塗布する。フォトマスクを用いて、紫外線をドレイン電極の形成領域に照射し、レジストにドレイン電極用の開口を形成する。
次いで、減圧雰囲気の下で、ドレイン電極形成溝１２にＴｉ（チタン）及びＡｌ（アルミニウム）を蒸着法により形成する。Ｔｉ（チタン）の膜厚は、例えば、約１０ｎｍであり、Ａｕ（金）の膜厚は、例えば、約２００ｎｍである。続けて、レジストを除去する（リフトオフする）ことにより、図６に示すように、ドレイン電極形成溝１２にドレイン電極１４を形成する。すなわち、ドレイン電極１４を、半導体基板１の内部、核形成層３の内部及びキャリア走行層４の内部に形成する。なお、必要に応じて、ＣＭＰ（Chemical Mechanical Polishing）法により、ドレイン電極１４の平坦化を行ってもよい。
半導体基板１の裏面側に電流抑止溝１３を形成することにより、キャリア走行層４の一部が薄層化される。キャリア走行層４の薄層化が過度になると、キャリア走行層４の２次元電子ガス８のキャリアが減少し、トランジスタのオン時において、薄層化されたキャリア走行層４に電流が流れない可能性がある。また、キャリア走行層４の薄層化が過度になると、キャリア走行層４の２次元電子ガス８のキャリアが減少し、トランジスタのオン時において、ソース電極１０とドレイン電極１４とが良好に導通しない可能性がある。一方、キャリア走行層４が薄層化されていないと、トランジスタのオフ時において、ゲート電極１１の直下に発生する空乏層と電流抑止溝１３との間を電流が流れる可能性がある。
トランジスタのオン時にソース電極１０とドレイン電極１４とが良好に導通し、トランジスタのオフ時にゲート電極１１の直下に発生する空乏層と電流抑止溝１３との間で電流が流れないように、薄層化されたキャリア走行層４の膜厚を設定する。例えば、薄層化されたキャリア走行層４の膜厚を１０００Åとすれば、オン時にソース電極１０とドレイン電極１４とが良好に導通し、オフ時にゲート電極１１の直下に発生する空乏層と電流抑止溝１３との間で電流が流れないようにすることができる。なお、電流抑止溝１３の終端位置（底面）を、スペーサ層５とキャリア走行層４との界面からキャリア走行層４の方向に１０００Åと設定すれば、薄層化されたキャリア走行層４の膜厚を１０００Åにすることができる。
そして、窒素雰囲気中にて、４００℃以上１０００℃以下の間（例えば、約６００℃）で熱処理を行い、ソース電極１０及びドレイン電極１４のオーミック特性を確立する。
ドレイン電極１４はキャリア走行層４の内部に形成されるため、オーミックコンタクトが取りにくい可能性がある。そのため、キャリア走行層４に対して、ドレイン電極１４の形成領域の近辺又は周辺にＳｉ（ケイ素）イオンをドーパントし、活性化アニール処理を行ってもよい。これにより、ドレイン電極１４がキャリア走行層４の内部に形成されても、オーミックコンタクトを取ることが容易になる。ソース電極１０の形成後に活性化アニール処理を行うと、ソース電極１０が破壊される可能性がある。そのため、キャリア走行層４に対するＳｉ（ケイ素）イオンのドーパント及び活性化アニール処理は、キャリア走行層４の形成後であって、ソース電極１０の形成前に行うことが好ましい。
図６に示す半導体装置は、半導体基板１、エピタキシャル層２、保護膜９、ソース電極１０、ゲート電極１１、ドレイン電極形成溝１２、電流抑止溝１３及びドレイン電極１４を有する。ゲート電極１１は、キャリア供給層６の上に形成されたソース電極１０と、半導体基板１の裏面から半導体基板１の内部に向って形成されたドレイン電極形成溝１２との間に位置し、キャップ層７の上に形成されている。電流抑止溝１３は、ソース電極１０の斜め下方であってソース電極１０とドレイン電極形成溝１２との間に位置し、半導体基板１の裏面から半導体基板１を貫通し、キャリア走行層４の内部まで形成されている。ド
レイン電極形成溝１２は、キャップ層７の上に形成されたゲート電極１１の斜め下方であってソース電極１０が形成されている方向と反対方向に位置する。
ソース電極１０は、半導体基板１の表面側に形成され、ドレイン電極１４は、半導体基板１の裏面側に形成され、ソース電極１０とドレイン電極１４とは同一平面上に形成されていない。そのため、キャリア走行層４の下方部分に高い電位が存在する。ドレイン電極１４を半導体基板１の裏面側に形成した場合、ソース電極１０及びドレイン電極１４を半導体基板１の表面側に形成した場合と比較して、キャリア走行層４の下方部分に電流が流れやすくなる。
図７は、半導体基板１の裏面側にドレイン電極１４を形成し、半導体基板１の裏面側に電流抑止溝１３を形成していない場合の半導体装置を示す図である。図７に示すように、ゲート電極１１の直下に発生する空乏層１５の下を電流が流れてしまうため、トランジスタのオフ時にも電流がドレイン電極１４に流れ込む可能性がある。一方、半導体基板１の裏面側に電流抑止溝１３を形成する場合、図８に示すように、ゲート電極１１の直下に発生する空乏層１５と電流抑止溝１３とによって、トランジスタのオフ時に電流がドレイン電極１４に流れ込むことが抑止される。図７及び図８の太い矢印は、電流の流れを示している。
このように、半導体基板１の裏面側に電流抑止溝１３を形成することにより、キャリア走行層４の一部を薄層化して、トランジスタのオフ時に電流がドレイン電極１４に流れ込むことが抑止される。ゲート電極１１の直下の位置又はゲート電極１１の直下近傍の位置に、電流抑止溝１３を形成する場合、薄層化されたキャリア走行層４の全部又は一部が、トランジスタのオフ時に空乏層となる。このため、ゲート電極１１の直下に発生する空乏層の下を電流が流れることがなくなり、トランジスタのオフ時に電流がドレイン電極１４に流れ込むことを抑止することができる。
実施例１に係る半導体装置の製造工程の説明に戻る。図６を用いて説明した工程を行った後、半導体基板１の表面側を上にして、ＣＶＤ法を用いて、半導体基板１の表面側に層間絶縁膜１６を形成する。層間絶縁膜１６は、例えば、ＳｉＯ2である。そして、ＣＭＰ
法により、層間絶縁膜１６の平坦化を行う。次に、フォトリソグラフィ及びエッチングにより、層間絶縁膜１６にコンタクトホールを形成する。次いで、層間絶縁膜１６の上に、例えば、Ｗ（タングステン）を堆積した後、ＣＭＰ法により、Ｗ（タングステン）を研磨することでコンタクトホール内にコンタクト１７を形成する。続いて、Ａｌ（アルミニウム）やＣｕ（銅）等の金属を層間絶縁膜１６の上に堆積し、フォトリソグラフィ及びエッチングにより、図９に示すように、層間絶縁膜１６の上にソース電極１０と接続する配線１８を形成する。なお、ゲート電極１１と接続する配線も配線１８と同様に形成されるが、ゲート電極１１と接続する配線については、図示を省略している。
そして、半導体基板１を裏返して、半導体基板１の裏面にレジストを塗布する。フォトマスクを用いて、紫外線を電流抑止溝１３の形成領域に照射し、電流抑止溝１３の上方のレジストに開口を形成する。
次に、ＣＶＤ法を用いて、電流抑止溝１３にＳｉＮを埋め込み形成し、レジストを除去する（リフトオフする）ことにより、電流抑止溝１３の中に電流抑止膜１９を形成する。次いで、Ａｌ（アルミニウム）やＣｕ（銅）等の金属を半導体基板１の裏面に堆積し、フォトリソグラフィ及びエッチングにより、図１０に示すように、半導体基板１の裏面にドレイン電極１４と接続する配線２０を形成する。半導体基板１の表面側に配線１８が形成され、半導体基板１の裏面側に配線２０が形成されるため、配線の自由度が大きくなり、チップ面積を小さくすることができる。
電流抑止溝１３の中に配線２０を形成すると、ゲート電極１１と配線２０との距離が近くなり、耐圧が低下するため、電流抑止溝１３の中には、電流抑止膜１９を形成している。電流抑止溝１３に形成された電流抑止膜１９は、ゲート電極１１の直下に発生する空乏層の下に電流が流れることを抑止する。
実施例１に係る半導体装置によれば、半導体基板１の裏面側にドレイン電極１４を形成するため、ゲート電極１１の斜め下方向の範囲に高電界がかかるようになり、保護膜９及び層間絶縁膜１６に高電界がかかるのを抑制することができる。その結果、半導体装置の絶縁破壊耐圧を向上することができる。
電流抑止溝１３の中に電流抑止膜１９を形成せずに、電流抑止溝１３の中を空間にしてもよい。図１１は、電流抑止溝１３の中を空間にした場合における半導体装置の断面図である。図１１に示す半導体装置は、半導体基板１と配線との間に、下地に対する段差被覆能力（ステップカバレッジ）の低いシリコン炭化膜２１を有している。
図１１に示す半導体装置は、電流抑止溝１３の中が空間であり、電流抑止溝１３の入口をシリコン炭化膜２１が覆っている。シリコン炭化膜２１は、例えば、ＳｉＣ又はＳｉＯＣである。ステップカバレッジの低いシリコン炭化膜２１を用いることで、電流抑止溝１３の中の空間がシリコン炭化膜２１で埋め込まれる前に、電流抑止溝１３の入口がシリコン炭化膜２１で閉じられる。シリコン炭化膜２１の形成は、ドレイン電極１４を形成する前の工程で行ってもよいし、ドレイン電極１４を形成した後の工程で行ってもよい。
電流抑止溝１３の形成位置を以下のように変更してもよい。例えば、ゲート電極１１の直下の位置と、ドレイン電極１４が形成されている位置との間に、電流抑止溝１３を形成してもよい。ゲート電極１１の直下の位置と、ドレイン電極１４が形成されている位置との間に、電流抑止溝１３を形成する場合、ゲート電極１１の直下の位置に電流抑止溝１３を形成する場合と同様に、トランジスタのオフ時に電流がドレイン電極１４に流れ込むことが抑止される。
また、電流抑止溝１３の形成位置をソース電極１０の直下の位置の方向に近づけることも可能である。しかし、ゲート電極１１の直下に発生する空乏層と電流抑止溝１３との距離が離れすぎると、ゲート電極１１の直下に発生する空乏層と電流抑止溝１３との間を電流が流れる可能性がある。したがって、電流抑止溝１３の形成位置をソース電極１０の直下の位置の方向に近づける場合、ゲート電極１１の直下の位置と隣接する位置に、電流抑止溝１３を形成することが好ましい。
実施例２に係る半導体装置及びその製造方法について説明する。実施例２は、ＧａＮ系ＨＥＭＴ構造の半導体装置を例として説明する。なお、実施例１と同一の構成要素については、実施例１と同一の符号を付し、必要に応じてその説明を省略する。
実施例２に係る半導体装置の製造方法は、初めは、実施例１の図１から図４を用いて説明した工程と同様の工程を行うため、その説明を省略する。したがって、実施例２に係る半導体装置の製造方法では、実施例１の図１から図４を用いて説明した工程を行った後の工程から説明する。
実施例１の図１から図４を用いて説明した工程と同様の工程を行った後、半導体基板１を裏返して、半導体基板１の裏面にレジストを塗布する。フォトマスクを用いて、紫外線を電流抑止溝の形成領域に照射し、レジストに電流抑止溝のための開口を形成する。
次に、半導体基板１の裏面に形成されたレジストをマスクにして、不活性ガス及びＣｌ2ガス等の塩素系ガスを用いたドライエッチングを行う。ドライエッチングを行うことに
より、図１２に示すように、半導体基板１、核形成層３及びキャリア走行層４に電流抑止溝１３を形成する。この場合のドライエッチングは、例えば、アンテナパワーを約２００Ｗとし、バイアスパワーを約３０Ｗとする。電流抑止溝１３の径は、１０ｎｍ以上１０μｍ以下であることが好ましい。なお、図１２では、半導体基板１の裏面に形成されたレジストの図示は省略している。
図１２に示す例では、電流抑止溝１３をゲート電極１１の直下の位置に形成しているが、これに限定されず、電流抑止溝１３の形成位置を変更してもよい。例えば、電流抑止溝１３を、ゲート電極１１の直下近傍の位置に形成してもよい。
電流抑止溝１３は、ゲート電極１１の直下に発生する空乏層の下を電流が流れるのを抑止するための溝である。電流抑止溝１３は、半導体基板１及び核形成層３を貫通し、キャリア走行層４の内部まで形成され、キャリア走行層４の内部で終端している。実施例１と同様、電流抑止溝１３の終端位置（底面）を、スペーサ層５とキャリア走行層４との界面からキャリア走行層４の方向に１０００Åと設定してもよい。
そして、半導体基板１の裏面に形成されたレジストを除去する。次に、半導体基板１の裏面に新たにレジストを塗布する。フォトマスクを用いて、紫外線をドレイン電極の形成領域に照射し、レジストにドレイン電極形成溝のための開口を形成する。
続けて、半導体基板１の裏面に形成されたレジストをマスクにして、不活性ガス及びＣｌ2ガス等の塩素系ガスを用いたドライエッチングを行う。ドライエッチングを行うこと
により、図１３に示すように、半導体基板１、核形成層３及びキャリア走行層４にドレイン電極形成溝３０を形成する。ドレイン電極形成溝３０は、第１の溝の一例である。この場合のドライエッチングは、例えば、アンテナパワーを約２００Ｗとし、バイアスパワーを約３０Ｗとする。なお、図１３では、半導体基板１の裏面に形成されたレジストの図示は省略している。
ドレイン電極形成溝３０は、ドレイン電極が設けられる領域に形成された溝である。ドレイン電極形成溝３０は、半導体基板１及び核形成層３を貫通し、キャリア走行層４の内部まで形成され、スペーサ層５とキャリア走行層４との界面で終端している。すなわち、ドレイン電極形成溝３０は、電流抑止溝１３よりも深い位置まで形成され、スペーサ層５まで達している。図１３に示す例では、ドレイン電極形成溝３０は、スペーサ層５とキャリア走行層４との界面で終端しているが、これに限定されず、ドレイン電極形成溝３０の終端位置を変更してもよい。例えば、ドレイン電極形成溝３０の終端位置を、スペーサ層５とキャリア走行層４との界面近傍としてもよい。また、ドレイン電極形成溝３０の終端位置を、キャリア走行層４の２次元電子ガス８の近傍としてもよい。また、例えば、ドレイン電極形成溝３０は、半導体基板１、核形成層３及びキャリア走行層４を貫通し、スペーサ層５の内部まで形成され、スペーサ層５の内部で終端してもよい。
そして、半導体基板１の裏面に形成されたレジストを除去する。次に、半導体基板１の裏面に新たにレジストを塗布する。フォトマスクを用いて、紫外線をドレイン電極の形成領域に照射し、レジストにドレイン電極用の開口を形成する。
次いで、減圧雰囲気の下で、ドレイン電極形成溝３０にＴｉ（チタン）及びＡｌ（アルミニウム）を蒸着法により形成する。Ｔｉ（チタン）の膜厚は、例えば、約１０ｎｍであり、Ａｕ（金）の膜厚は、例えば、約２００ｎｍである。続けて、レジストを除去する（
リフトオフする）ことにより、図１４に示すように、ドレイン電極形成溝３０にドレイン電極３１を形成する。すなわち、ドレイン電極３１を、半導体基板１の内部、核形成層３の内部及びキャリア走行層４の内部に形成する。なお、必要に応じて、ＣＭＰ法により、ドレイン電極３１の平坦化を行ってもよい。
ドレイン電極形成溝３０がスペーサ層５とキャリア走行層４との界面で終端する場合、ドレイン電極３１は、スペーサ層５とキャリア走行層４との界面まで形成される。ドレイン電極形成溝３０がスペーサ層５とキャリア走行層４との界面近傍で終端する場合、ドレイン電極３１は、スペーサ層５とキャリア走行層４との界面近傍まで形成される。ドレイン電極形成溝３０が、半導体基板１、核形成層３及びキャリア走行層４を貫通し、スペーサ層５の内部で終端する場合、ドレイン電極３１は、スペーサ層５の内部まで形成される。
図１４に示すように、ドレイン電極３１は、キャリア走行層４の２次元電子ガス８と接触しており、ドレイン電極３１とキャリア走行層４との間でオーミックコンタクトを取ることが容易になる。また、ドレイン電極形成溝３０の終端位置を、キャリア走行層４の２次元電子ガス８の近傍とする場合、ドレイン電極３１とキャリア走行層４の２次元電子ガス８とが近接し、ドレイン電極３１とキャリア走行層４との間でオーミックコンタクトを取ることが容易になる。
そして、窒素雰囲気中にて、４００℃以上１０００℃以下の間（例えば、約６００℃）で熱処理を行い、ソース電極１０及びドレイン電極３１のオーミック特性を確立する。
キャリア走行層４に対して、ドレイン電極３１の形成領域の近辺又は周辺にＳｉ（ケイ素）イオンをドーパントし、活性化アニール処理を行ってもよい。これにより、ドレイン電極３１がキャリア走行層４の内部に形成されても、オーミックコンタクトを取ることが容易になる。ソース電極１０の形成後に活性化アニール処理を行うと、ソース電極１０が破壊される可能性がある。そのため、キャリア走行層４に対するＳｉ（ケイ素）イオンのドーパント及び活性化アニール処理は、キャリア走行層４の形成後であって、ソース電極１０の形成前に行うことが好ましい。
図１４に示す半導体装置は、半導体基板１、エピタキシャル層２、保護膜９、ソース電極１０、ゲート電極１１、電流抑止溝１３、ドレイン電極形成溝３０及びドレイン電極３１を有する。ゲート電極１１は、キャリア供給層６の上に形成されたソース電極１０と、半導体基板１の裏面から半導体基板１の内部に向って形成されたドレイン電極形成溝３０との間に位置し、キャップ層７の上に形成されている。電流抑止溝１３は、ソース電極１０の斜め下方であってソース電極１０とドレイン電極形成溝３０との間に位置し、半導体基板１の裏面から半導体基板１を貫通し、キャリア走行層４の内部まで形成されている。ドレイン電極形成溝３０は、キャップ層７の上に形成されたゲート電極１１の斜め下方であってソース電極１０が形成されている方向と反対方向に位置する。
次に、半導体基板１の表面側を上にして、ＣＶＤ法を用いて、半導体基板１の表面側に層間絶縁膜１６を形成する。層間絶縁膜１６は、例えば、ＳｉＯ2である。そして、ＣＭ
Ｐ法により、層間絶縁膜１６の平坦化を行う。次に、フォトリソグラフィ及びエッチングにより、層間絶縁膜１６にコンタクトホールを形成する。次いで、層間絶縁膜１６の上に、例えば、Ｗ（タングステン）を堆積した後、ＣＭＰ法により、Ｗ（タングステン）を研磨することでコンタクトホール内にコンタクト１７を形成する。続いて、Ａｌ（アルミニウム）やＣｕ（銅）等の金属を層間絶縁膜１６の上に堆積し、フォトリソグラフィ及びエッチングにより、図１５に示すように、層間絶縁膜１６の上にソース電極１０と接続する配線１８を形成する。なお、ゲート電極１１と接続する配線も配線１８と同様に形成され
るが、ゲート電極１１と接続する配線については、図示を省略している。
そして、半導体基板１を裏返して、半導体基板１の裏面にレジストを塗布する。フォトマスクを用いて、紫外線を電流抑止溝１３の形成領域に照射し、電流抑止溝１３の上方のレジストに開口を形成する。
次に、ＣＶＤ法を用いて、電流抑止溝１３にＳｉＮを埋め込み形成し、レジストを除去する（リフトオフする）ことにより、電流抑止溝１３の中に電流抑止膜１９を形成する。次いで、Ａｌ（アルミニウム）やＣｕ（銅）等の金属を半導体基板１の裏面に堆積し、フォトリソグラフィ及びエッチングにより、図１６に示すように、半導体基板１の裏面にドレイン電極３１と接続する配線２０を形成する。半導体基板１の表面側に配線１８が形成され、半導体基板１の裏面側に配線２０が形成されるため、配線の自由度が大きくなり、チップ面積を小さくすることができる。
電流抑止溝１３の中に配線２０を形成すると、ゲート電極１１と配線２０との距離が近くなり、耐圧が低下するため、電流抑止溝１３の中には、電流抑止膜１９を形成している。電流抑止溝１３に形成された電流抑止膜１９は、ゲート電極１１の直下に発生する空乏層の下に電流が流れることを抑止する。
実施例２に係る半導体装置によれば、半導体基板１の裏面側にドレイン電極３１を形成するため、ゲート電極１１の斜め下方向の範囲に高電界がかかるようになり、保護膜９及び層間絶縁膜１６に高電界がかかるのを抑制することができる。その結果、半導体装置の絶縁破壊耐圧を向上することができる。
実施例１と同様に、電流抑止溝１３の中に電流抑止膜１９を形成せずに、電流抑止溝１３の中を空間にしてもよい。図１７は、電流抑止溝１３の中を空間にした場合における半導体装置の断面図である。図１７に示す半導体装置は、半導体基板１と配線との間に、下地に対する段差被覆能力（ステップカバレッジ）の低いシリコン炭化膜２１を有している。
図１７に示す半導体装置は、電流抑止溝１３の中が空間であり、電流抑止溝１３の入口をシリコン炭化膜２１が覆っている。シリコン炭化膜２１は、例えば、ＳｉＣ又はＳｉＯＣである。ステップカバレッジの低いシリコン炭化膜２１を用いることで、電流抑止溝１３の中の空間がシリコン炭化膜２１で埋め込まれる前に、電流抑止溝１３の入口がシリコン炭化膜２１で閉じられる。シリコン炭化膜２１の形成は、ドレイン電極３１を形成する前の工程で行ってもよいし、ドレイン電極３１を形成した後の工程で行ってもよい。
図１２及び図１３に示すように、電流抑止溝１３の形成とドレイン電極形成溝３０の形成とを、別々の工程で行っている。すなわち、電流抑止溝１３を形成するためのエッチング工程と、ドレイン電極形成溝３０を形成するためのエッチング工程とを、それぞれ独立に行っている。しかし、電流抑止溝１３及びドレイン電極形成溝３０の形成を同一のエッチング工程で行った後、ドレイン電極３１の形成領域に追加のエッチング工程を行い、ドレイン電極形成溝３０をキャリア走行層４とスペーサ層５との界面で終端させてもよい。
例えば、同一のエッチング工程により、図１８に示すように、電流抑止溝１３及びドレイン電極形成溝３０を同程度の深さに形成する。そして、半導体基板１の裏面にレジストを塗布する。フォトマスクを用いて、紫外線をドレイン電極３１の形成領域に照射し、レジストに開口を形成する。次に、ドレイン電極３１の形成領域に対して追加のエッチング工程を行い、ドレイン電極形成溝３０を更に掘り込むことにより、ドレイン電極形成溝３０を、電流抑止溝１３よりも深く形成する。
例えば、ドレイン電極形成溝３０は、半導体基板１及び核形成層３を貫通し、スペーサ層５とキャリア走行層４との界面又は界面近傍で終端してもよい。また、ドレイン電極形成溝３０は、半導体基板１、核形成層３及びキャリア走行層４を貫通し、スペーサ層５の内部で終端してもよい。追加のエッチング工程のドライエッチングは、例えば、アンテナパワーを１００Ｗとし、バイアスパワーを１０Ｗとする。追加のエッチング工程のドライエッチングについては、エッチングパワーを下げることでエッチング速度を遅くする。エッチング速度を下げることで、エッチングが安定して行われ、ドレイン電極形成溝３０を精度良く形成することができる。また、追加のエッチング工程のドライエッチングについてはガス種を変更することでエッチング速度を遅くしてもよい。
ドレイン電極形成溝３０を、電流抑止溝１３よりもキャリア走行層４の深い位置まで形成することにより、ドレイン電極３１とキャリア走行層４の２次元電子ガス８とを接触させることができる。また、ドレイン電極形成溝３０を、スペーサ層５とキャリア走行層４との界面まで形成することにより、ドレイン電極３１とキャリア走行層４の２次元電子ガス８とを接触させることができる。ドレイン電極３１とキャリア走行層４の２次元電子ガス８とが接触することにより、ドレイン電極３１とキャリア走行層４との抵抗が低くなり、トランジスタのオン時に電流がドレイン電極３１に流れ易くなる。
ドレイン電極形成溝３０を、電流抑止溝１３よりもキャリア走行層４の深い位置まで形成することにより、ドレイン電極３１とキャリア走行層４の２次元電子ガス８との距離を、電流抑止溝１３よりも縮めることができる。ドレイン電極３１とキャリア走行層４の２次元電子ガス８とが近接することにより、ドレイン電極３１とキャリア走行層４との抵抗が低くなり、トランジスタのオン時に電流がドレイン電極３１に流れ易くなる。
電流抑止溝１３の形成位置を以下のように変更してもよい。例えば、ゲート電極１１の直下の位置と、ドレイン電極３１が形成されている位置との間に、電流抑止溝１３を形成してもよい。ゲート電極１１の直下の位置と、ドレイン電極３１が形成されている位置との間に、電流抑止溝１３を形成する場合、ゲート電極１１の直下の位置に電流抑止溝１３を形成する場合と同様に、トランジスタのオフ時に電流がドレイン電極３１に流れ込むことが抑止される。
また、電流抑止溝１３の形成位置をソース電極１０の直下の位置の方向に近づけることも可能である。しかし、ゲート電極１１の直下に発生する空乏層と電流抑止溝１３との距離が離れすぎると、ゲート電極１１の直下に発生する空乏層と電流抑止溝１３との間を電流が流れる可能性がある。したがって、電流抑止溝１３の形成位置をソース電極１０の直下の位置の方向に近づける場合、ゲート電極１１の直下の位置と隣接する位置に、電流抑止溝１３を形成することが好ましい。
実施例３に係る半導体装置及びその製造方法について説明する。実施例３は、ＧａＮ系ＨＥＭＴ構造の半導体装置を例として説明する。なお、実施例１と同一の構成要素については、実施例１と同一の符号を付し、必要に応じてその説明を省略する。
まず、ＭＯＶＰＥ（Metal Organic Vapor Phase Epitaxy）装置を用いて減圧雰囲気の
下で、半導体基板１の表面にＧａＮ系の化合物半導体及びストッパ層４０を形成することにより、図１９に示すように、半導体基板１の表面にエピタキシャル層４１を形成する。半導体基板１は、例えば、ＳｉＣ基板である。ただし、これに限定されず、半導体基板１は、例えば、シリコン基板やサファイア基板やＭｇＯ基板やＺｎＯ基板などであってもよい。半導体基板１の厚さは、例えば、約３５０μｍである。
エピタキシャル層４１は、核形成層３、キャリア走行層４２、ストッパ層４０、キャリア走行層４３、スペーサ層５、キャリア供給層６及びキャップ層７を有する。核形成層３は、例えば、ＡｌＮ等である。キャリア走行層４２は、例えば、ｉ−ＧａＮ等である。ストッパ層４０は、例えば、ＡｌＮ等である。キャリア走行層４３は、例えば、ｉ−ＧａＮ等である。スペーサ層５は、例えば、ｉ−ＡｌＧａＮやｉ−ＩｎＡｌＮ等である。キャリア供給層６は、例えば、ｎ−ＡｌＧａＮやｎ−ＩｎＡｌＮ等である。キャップ層７は、例えば、ｎ−ＧａＮ等である。スペーサ層５、電子供給層６及びキャップ層７は、化合物半導体層の一例である。キャリア走行層４３には、スペーサ層５との界面近傍に２次元電子ガス８が発生している。エピタキシャル層４１は、ストッパ層４０を有し、同様の機能を備える窒化物半導体層であってもよい。
半導体基板１にＧａＮ系の化合物半導体及びストッパ層４０を形成する一例を以下に示す。まず、ＭＯＶＰＥ装置内に半導体基板１を搬入し、半導体基板１を加熱する。そして、ＭＯＶＰＥ装置にトリメチルアルミニウム（ＴＭＡｌ）ガス及びアンモニア（ＮＨ3）
ガスを流入し、半導体基板１の上にＡｌＮをエピタキシャル成長させることにより、半導体基板１の上に核形成層３を形成する。核形成層３の膜厚は、例えば、約３００ｎｍである。ただし、核形成層３の形成は必須ではなく、核形成層３の形成を省略してもよい。
次に、ＭＯＶＰＥ装置にトリメチルガリウム（ＴＭＧａ）ガス及びＮＨ3ガスを流入し
、核形成層３の上にｉ−ＧａＮをエピタキシャル成長することにより、核形成層３の上にキャリア走行層４２を形成する。キャリア走行層４２の膜厚は、例えば、約２．５μｍである。ｉ−ＧａＮは、意図的に不純物のドーピングを行っていないＧａＮである。
次いで、ＭＯＶＰＥ装置にＴＭＡｌガス及びＮＨ3ガスを流入し、キャリア走行層４２
の上にＡｌＮをエピタキシャル成長させることにより、キャリア走行層４２の上にストッパ層４０を形成する。ストッパ層４０の膜厚は、例えば、約５ｎｍである。
続けて、ＭＯＶＰＥ装置にトリメチルガリウム（ＴＭＧａ）ガス及びＮＨ3ガスを流入
し、ストッパ層４０の上にｉ−ＧａＮをエピタキシャル成長することにより、ストッパ層４０の上にキャリア走行層４３を形成する。
そして、ＭＯＶＰＥ装置にＴＭＧａガス、ＴＭＡｌガス及びＮＨ3ガスを流入し、キャ
リア走行層４３の上にｉ−Ａｌ0.25Ｇａ0.75Ｎをエピタキシャル成長することにより、キャリア走行層４３の上にスペーサ層５を形成する。ｉ−Ａｌ0.25Ｇａ0.75ＮにおけるＡｌ（アルミニウム）及びＧａ（ガリウム）の比率は他の値であってもよい。スペーサ層５の膜厚は、例えば、約５ｎｍである。ｉ−ＡｌＧａＮは、意図的に不純物のドーピングを行っていないＡｌＧａＮである。
次に、ＭＯＶＰＥ装置にＴＭＧａガス、ＴＭＡｌガス、ＮＨ3ガス及びシラン（ＳｉＨ4）ガスを流入し、スペーサ層５の上にｎ−Ａｌ0.25Ｇａ0.75Ｎをエピタキシャル成長することにより、スペーサ層５の上にキャリア供給層６を形成する。ｎ−Ａｌ0.25Ｇａ0.75ＮにおけるＡｌ（アルミニウム）及びＧａ（ガリウム）の比率は他の値であってもよい。キャリア供給層６の膜厚は、例えば、約３０ｎｍである。ｎ−ＡｌＧａＮは、ｎ型の不純物のドーピングが行われたＡｌＧａＮである。例えば、ｎ型の不純物としてＳｉ（ケイ素）を用い、不純物濃度は約２×１０18／ｃｍ3である。
キャリア供給層６に含まれるｎ型の不純物のキャリア走行層４３への拡散は、スペーサ層５によって抑止される。キャリア走行層４３のキャリアが不純物によって散乱されるのを抑制することができ、キャリアの移動度を高めることによるデバイスの高出力化を図る
ことができる。ただし、キャリア走行層４３中のキャリアの散乱が問題にならない場合には、スペーサ層５の形成を省略して、キャリア走行層４３の上にキャリア供給層６を直接形成してもよい。
次いで、ＭＯＶＰＥ装置にＴＭＧａガス、ＮＨ3ガス及びＳｉＨ4ガスを流入し、キャリア供給層６の上にｎ−ＧａＮをエピタキシャル成長することにより、キャリア供給層６の上にキャップ層７を形成する。キャップ層７の膜厚は、例えば、約６ｎｍである。ｎ−ＧａＮは、ｎ型の不純物のドーピングが行われたＧａＮである。例えば、ｎ型の不純物としてＳｉ（ケイ素）を用い、不純物濃度は約２×１０18／ｃｍ3である。
上記工程により、半導体基板１の上にエピタキシャル層４１を形成することで、エピタキシャル基板が形成される。エピタキシャル基板は、半導体基板１及びエピタキシャル層４１を備える。
次に、ＣＶＤ（Chemical Vapor Deposition）法を用いて、図２０に示すように、キャ
ップ層７の上に保護膜９を形成する。保護膜９は、例えば、ＳｉＮである。保護膜９の膜厚は、例えば、約５００ｎｍである。
次いで、保護膜９の上にレジストを塗布する。フォトマスクを用いて、紫外線をソース電極の形成領域に照射し、レジストを現像することにより、レジストに開口を形成する。開口が形成されたレジストをマスクとして、ＣＦ4及びＣＦ6等のフッ素系ガスを用いたドライエッチングにより、保護膜９にソース電極用の開口を形成する。そして、開口が形成されたレジストをマスクとして、不活性ガス及びＣｌ2ガス等の塩素系ガスを用いたドラ
イエッチングにより、キャップ層７にソース電極用の開口を形成する。
続けて、減圧雰囲気の下で、ソース電極用の開口にＴａ（タンタル）及びＡｌ（アルミニウム）を蒸着法により形成する。Ｔａ（タンタル）の膜厚は、例えば、約２０ｎｍであり、Ａｌ（アルミニウム）の膜厚は、例えば、約２００ｎｍである。続けて、レジストを除去する（リフトオフする）ことにより、図２１に示すように、ソース電極１０をキャリア供給層６の上に形成する。なお、キャリア供給層６の上にソース電極１０を形成する例を説明したが、キャップ層７の一部を除去せずに、ソース電極１０をキャップ層７の上に形成してもよい。
そして、保護膜９の上にレジストを塗布する。フォトマスクを用いて、紫外線をゲート電極の形成領域に照射し、レジストを現像することにより、レジストに開口を形成する。開口が形成されたレジストをマスクとして、ＣＦ4及びＣＦ6等のフッ素系ガスを用いたドライエッチングにより、保護膜９にゲート電極用の開口を形成する。
次に、減圧雰囲気の下で、ゲート電極用の開口にＴｉ（チタン）及びＡｕ（金）を蒸着法により形成する。Ｔｉ（チタン）の膜厚は、例えば、約１０ｎｍであり、Ａｕ（金）の膜厚は、例えば、約２００ｎｍである。次いで、レジストを除去する（リフトオフする）ことにより、図２２に示すように、ゲート電極１１をキャップ層７の上に形成する。ここでは、ゲート金属の材料としてＴｉ（チタン）及びＡｕ（金）を用いているが、ゲート電極１１の材料として、Ｔｉ（チタン）及びＡｕ（金）以外の金属を用いてもよい。
そして、半導体基板１を裏返して、半導体基板１の裏面にレジストを塗布する。フォトマスクを用いて、紫外線をドレイン電極の形成領域と、電流抑止溝の形成領域とに照射し、レジストにドレイン電極形成溝のための開口と電流抑止溝のための開口とを形成する。
次に、半導体基板１の裏面に形成されたレジストをマスクにして、不活性ガス及びＣｌ
2ガス等の塩素系ガスを用いたドライエッチングを行う。ドライエッチングを行うことに
より、図２３に示すように、半導体基板１、核形成層３及びキャリア走行層４２にドレイン電極形成溝５０と電流抑止溝５１とを形成する。ドレイン電極形成溝５０は、第３の溝の一例である。電流抑止溝５１は、第４の溝の一例である。この場合のドライエッチングは、例えば、アンテナパワーを約２００Ｗとし、バイアスパワーを約３０Ｗとする。電流抑止溝５１の径は、１０ｎｍ以上１０μｍ以下であることが好ましい。なお、図２３では、半導体基板１の裏面に形成されたレジストの図示は省略している。
ドレイン電極形成溝５０は、ドレイン電極が設けられる領域に形成された溝である。ドレイン電極形成溝５０は、半導体基板１及び核形成層３を貫通し、キャリア走行層４２の内部まで形成され、ストッパ層４０に達している。すなわち、ドレイン電極形成溝５０は、半導体基板１及び核形成層３を貫通し、ストッパ層４０とキャリア走行層４２との界面で終端している。
電流抑止溝５１は、ゲート電極１１の直下に発生する空乏層の下を電流が流れるのを抑止するための溝である。電流抑止溝５１は、半導体基板１及び核形成層３を貫通し、キャリア走行層４２の内部まで形成され、ストッパ層４０とキャリア走行層４２との界面で終端している。
ストッパ層４０に対してドライエッチングが行われるとプラズマの色に変化が起きる。プラズマの色の変化を目安にドライエッチングを終了することにより、ストッパ層４０とキャリア走行層４２との界面でドライエッチングを終了することができる。例えば、ドレイン電極形成溝５０及び電流抑止溝５１を形成するためのドライエッチングのエッチング速度が速い場合であっても、ストッパ層４０とキャリア走行層４２との界面で、安定してドライエッチングを終了することができる。
図２３に示す例では、電流抑止溝５１をゲート電極１１の直下の位置に形成しているが、これに限定されず、電流抑止溝５１の形成位置を変更してもよい。例えば、電流抑止溝５１を、ゲート電極１１の直下近傍の位置に形成してもよい。
次いで、半導体基板１の裏面に形成されたレジストをマスクにして、不活性ガス及びＣｌ2ガス等の塩素系ガスを用いたドライエッチングを行う。ドライエッチングを行うこと
により、ドレイン電極形成溝５０及び電流抑止溝５１を更に掘り込む。ドレイン電極形成溝５０及び電流抑止溝５１を更に掘り込むことにより、図２４に示すように、半導体基板１、核形成層３、キャリア走行層４２、ストッパ層４０及びキャリア走行層４３にドレイン電極形成溝５２と電流抑止溝５３とを形成する。ドレイン電極形成溝５２は、第１の溝の一例である。電流抑止溝５３は、第２の溝の一例である。この場合のドライエッチングは、例えば、アンテナパワーを約１００Ｗとし、バイアスパワーを約１０Ｗとする。電流抑止溝５２の径は、１０ｎｍ以上１０μｍ以下であることが好ましい。
例えば、ドレイン電極形成溝５２及び電流抑止溝５３を形成するためのドライエッチングについて、エッチングパワーを下げることによりエッチング速度を下げてもよいし、又は、ガス種を変更することによりエッチング速度を下げてもよい。ドレイン電極形成溝５２及び電流抑止溝５３を形成するためのドライエッチングのエッチング速度を下げることで、精度の高いエッチングを行うことができる。
続けて、半導体基板１の裏面に形成されたレジストを除去する。そして、半導体基板１の裏面に新たにレジストを塗布する。フォトマスクを用いて、紫外線をドレイン電極の形成領域に照射し、レジストにドレイン電極用の開口を形成する。
次に、減圧雰囲気の下で、ドレイン電極形成溝５２にＴｉ（チタン）及びＡｌ（アルミニウム）を蒸着法により形成する。Ｔｉ（チタン）の膜厚は、例えば、約１０ｎｍであり、Ａｕ（金）の膜厚は、例えば、約２００ｎｍである。次いで、半導体基板１の裏面に形成されたレジストを除去する（リフトオフする）ことにより、図２５に示すように、ドレイン電極形成溝５２にドレイン電極５４を形成する。すなわち、ドレイン電極５４を、半導体基板１の内部、核形成層３の内部、キャリア走行層４２の内部、ストッパ層４０の内部及びキャリア走行層４３の内部に形成する。なお、必要に応じて、ＣＭＰ法により、ドレイン電極５４の平坦化を行ってもよい。
次いで、窒素雰囲気中にて、４００℃以上１０００℃以下の間（例えば、約６００℃）で熱処理を行い、ソース電極１０及びドレイン電極５４のオーミック特性を確立する。
キャリア走行層４３に対して、ドレイン電極５４の形成領域の近辺又は周辺にＳｉ（ケイ素）イオンをドーパントし、活性化アニール処理を行ってもよい。これにより、ドレイン電極５４がキャリア走行層４３の内部に形成されても、オーミックコンタクトを取ることが容易になる。ソース電極１０の形成後に活性化アニール処理を行うと、ソース電極１０が破壊される可能性がある。そのため、キャリア走行層４３に対するＳｉ（ケイ素）イオンのドーパント及び活性化アニール処理は、キャリア走行層４３の形成後であって、ソース電極１０の形成前に行うことが好ましい。
図２５に示す半導体装置は、半導体基板１、エピタキシャル層４１、保護膜９、ソース電極１０、ゲート電極１１、ドレイン電極形成溝５２、電流抑止溝５３及びドレイン電極５４を有する。ゲート電極１１は、キャリア供給層６の上に形成されたソース電極１０と、半導体基板１の裏面から半導体基板１の内部に向って形成されたドレイン電極形成溝５２との間に位置し、キャップ層７の上に形成されている。電流抑止溝５３は、ソース電極１０の斜め下方であってソース電極１０とドレイン電極形成溝５２との間に位置し、半導体基板１の裏面から半導体基板１を貫通し、キャリア走行層４の内部まで形成されている。ドレイン電極形成溝５２は、キャップ層７の上に形成されたゲート電極１１の斜め下方であってソース電極１０が形成されている方向と反対方向に位置する。
続けて、半導体基板１の表面側を上にして、ＣＶＤ法を用いて、半導体基板１の表面側に層間絶縁膜１６を形成する。層間絶縁膜１６は、例えば、ＳｉＯ2である。そして、Ｃ
ＭＰ法により、層間絶縁膜１６の平坦化を行う。次に、フォトリソグラフィ及びエッチングにより、層間絶縁膜１６にコンタクトホールを形成する。次いで、層間絶縁膜１６の上に、例えば、Ｗ（タングステン）を堆積した後、ＣＭＰ法により、Ｗ（タングステン）を研磨することでコンタクトホール内にコンタクト１７を形成する。続いて、Ａｌ（アルミニウム）やＣｕ（銅）等の金属を層間絶縁膜１６の上に堆積し、フォトリソグラフィ及びエッチングにより、図２６に示すように、層間絶縁膜１６の上にソース電極１０と接続する配線１８を形成する。なお、ゲート電極１１と接続する配線も配線１８と同様に形成されるが、ゲート電極１１と接続する配線については、図示を省略している。
そして、半導体基板１を裏返して、半導体基板１の裏面にレジストを塗布する。フォトマスクを用いて、紫外線を電流抑止溝５３の形成領域に照射し、電流抑止溝５３の上方のレジストに開口を形成する。
次に、ＣＶＤ法を用いて、電流抑止溝５３にＳｉＮを埋め込み形成し、レジストを除去する（リフトオフする）ことにより、電流抑止溝５３の中に電流抑止膜１９を形成する。次いで、Ａｌ（アルミニウム）やＣｕ（銅）等の金属を半導体基板１の裏面に堆積し、フォトリソグラフィ及びエッチングにより、図２７に示すように、半導体基板１の裏面にドレイン電極５４と接続する配線２０を形成する。半導体基板１の表面側に配線１８が形成
され、半導体基板１の裏面側に配線２０が形成されるため、配線の自由度が大きくなり、チップ面積を小さくすることができる。
電流抑止溝５３の中に配線２０を形成すると、ゲート電極１１と配線２０との距離が近くなり、耐圧が低下するため、電流抑止溝５３の中には、電流抑止膜１９を形成している。電流抑止溝５３に形成された電流抑止膜１９は、ゲート電極１１の直下に発生する空乏層の下に電流が流れることを抑止する。
実施例３に係る半導体装置によれば、半導体基板１の裏面側にドレイン電極５４を形成するため、ゲート電極１１の斜め下方向の範囲に高電界がかかるようになり、保護膜９及び層間絶縁膜１６に高電界がかかるのを抑制することができる。その結果、半導体装置の絶縁破壊耐圧を向上することができる。
実施例１と同様に、電流抑止溝５３の中に電流抑止膜１９を形成せずに、電流抑止溝５３の中を空間にしてもよい。図２８は、電流抑止溝５３の中を空間にした場合における半導体装置の断面図である。図２８に示す半導体装置は、半導体基板１と配線との間に、下地に対する段差被覆能力（ステップカバレッジ）の低いシリコン炭化膜２１を有している。
図２８に示す半導体装置は、電流抑止溝５３の中が空間であり、電流抑止溝５３の入口をシリコン炭化膜２１が覆っている。シリコン炭化膜２１は、例えば、ＳｉＣ又はＳｉＯＣである。ステップカバレッジの低いシリコン炭化膜２１を用いることで、電流抑止溝５３の中の空間がシリコン炭化膜２１で埋め込まれる前に、電流抑止溝５３の入口がシリコン炭化膜２１で閉じられる。シリコン炭化膜２１の形成は、ドレイン電極５４を形成する前の工程で行ってもよいし、ドレイン電極５４を形成した後の工程で行ってもよい。
上記では、ドレイン電極形成溝５２及び電流抑止溝５３を同程度の深さに形成しているが、ドレイン電極形成溝５２を、電流抑止溝５３よりも深く形成するようにしてもよい。そして、深く形成されたドレイン電極形成溝５２の内部にドレイン電極５４を形成するようにしてもよい。
例えば、図２４を用いて説明した工程を行った後、半導体基板１の裏面にレジストを塗布する。フォトマスクを用いて、紫外線をドレイン電極５４の形成領域に照射し、レジストに開口を形成する。そして、ドレイン電極５４の形成領域に対して追加のエッチング工程を行い、ドレイン電極形成溝５２を更に掘り込む。ドレイン電極形成溝５２を更に掘り込むことにより、図２９に示すように、ドレイン電極形成溝５２を、電流抑止溝５３よりも深く形成する。例えば、ドレイン電極形成溝５２は、半導体基板１、核形成層３及びキャリア走行層４２及びストッパ層４０を貫通し、スペーサ層５とキャリア走行層４３との界面又は界面近傍で終端してもよい。また、ドレイン電極形成溝５２は、半導体基板１、核形成層３、キャリア走行層４２、ストッパ層４０及びキャリア走行層４３を貫通し、スペーサ層５の内部で終端してもよい。
深く形成されたドレイン電極形成溝５２の内部にドレイン電極５４を形成する場合、図２５を用いて説明した工程と同様の工程を行う。すなわち、減圧雰囲気の下で、深く形成されたドレイン電極形成溝５２にＴｉ（チタン）及びＡｌ（アルミニウム）を蒸着法により形成する。Ｔｉ（チタン）の膜厚は、例えば、約１０ｎｍであり、Ａｕ（金）の膜厚は、例えば、約２００ｎｍである。次いで、半導体基板１の裏面に形成されたレジストを除去する（リフトオフする）ことにより、図３０に示すように、深く形成されたドレイン電極形成溝５２にドレイン電極５４を形成する。
ドレイン電極形成溝５２がスペーサ層５とキャリア走行層４３との界面で終端する場合、ドレイン電極５４は、スペーサ層５とキャリア走行層４３との界面まで形成される。ドレイン電極形成溝５２がスペーサ層５とキャリア走行層４３との界面近傍で終端する場合、ドレイン電極５４は、スペーサ層５とキャリア走行層４３との界面近傍まで形成される。ドレイン電極形成溝５２が、半導体基板１、核形成層３、キャリア走行層４２、ストッパ層４０及びキャリア走行層４３を貫通し、スペーサ層５の内部で終端する場合、ドレイン電極５４は、スペーサ層５の内部まで形成される。
電流抑止溝５１、５３の形成位置を以下のように変更してもよい。例えば、ゲート電極１１の直下の位置と、ドレイン電極５４が形成されている位置との間に、電流抑止溝５１、５３を形成してもよい。ゲート電極１１の直下の位置と、ドレイン電極５４が形成されている位置との間に、電流抑止溝５１、５３を形成する場合、ゲート電極１１の直下の位置に電流抑止溝５１、５３を形成する場合と同様に、トランジスタのオフ時に電流がドレイン電極５４に流れ込むことが抑止される。
また、電流抑止溝５１、５３の形成位置をソース電極１０の直下の位置の方向に近づけることも可能である。しかし、ゲート電極１１の直下に発生する空乏層と電流抑止溝５３との距離が離れすぎると、ゲート電極１１の直下に発生する空乏層と電流抑止溝５３との間を電流が流れる可能性がある。したがって、電流抑止溝５１、５３の形成位置をソース電極１０の直下の位置の方向に近づける場合、ゲート電極１１の直下の位置と隣接する位置に、電流抑止溝５１、５３を形成することが好ましい。
実施例４に係る半導体装置及びその製造方法について説明する。実施例４は、ＧａＮ系ＨＥＭＴ構造の半導体装置を例として説明する。なお、実施例１と同一の構成要素については、実施例１と同一の符号を付し、必要に応じてその説明を省略する。
実施例４に係る半導体装置の製造方法は、初めは、実施例１の図１から図５を用いて説明した工程と同様の工程を行うため、その説明を省略する。したがって、実施例４に係る半導体装置の製造方法では、実施例１の図１から図５を用いて説明した工程を行った後の工程から説明する。
実施例１の図１から図５を用いて説明した工程と同様の工程を行った後、半導体基板１の裏面に形成されたレジストを除去する。そして、ＣＶＤ法を用いて、半導体基板１の裏面側にＳｉＮを堆積することにより、図３１に示すように、半導体基板１の裏面と、ドレイン電極形成溝１２の側壁及び底面と、電流抑止溝１３の側壁及び底面とに保護膜６０が形成される。半導体基板１の裏面に保護膜６０が形成されることにより、半導体基板１の裏面が保護される。
次に、半導体基板１の裏面にレジストを塗布する。フォトマスクを用いて、紫外線をドレイン電極の形成領域に照射し、レジストにドレイン電極用の開口を形成する。ドレイン電極用の開口が形成されたレジストをマスクとして、不活性ガス及びＣｌ2ガス等の塩素
系ガスを用いたドライエッチングにより、図３２に示すように、ドレイン電極形成溝１２の底面に形成された保護膜６０を除去する。なお、図３２では、半導体基板１の裏面に形成されたレジストの図示は省略している。
次いで、半導体基板１の裏面に形成されたレジストを除去する。続いて、半導体基板１の裏面に新たにレジストを塗布する。フォトマスクを用いて、紫外線をドレイン電極の形成領域に照射し、レジストにドレイン電極用の開口を形成する。
そして、減圧雰囲気の下で、ドレイン電極形成溝１２にＴｉ（チタン）及びＡｌ（アルミニウム）を蒸着法により形成する。Ｔｉ（チタン）の膜厚は、例えば、約１０ｎｍであり、Ａｕ（金）の膜厚は、例えば、約２００ｎｍである。続けて、レジストを除去する（リフトオフする）ことにより、図３３に示すように、ドレイン電極形成溝１２にドレイン電極６１を形成する。すなわち、ドレイン電極６１を、半導体基板１の内部、核形成層３の内部及びキャリア走行層４の内部に形成する。なお、必要に応じて、ＣＭＰ法により、ドレイン電極６１の平坦化を行ってもよい。
図３３に示すように、ドレイン電極６１の側面には、絶縁膜である保護膜６０が形成されている。そのため、キャリア走行層４の２次元電子ガス８以外の部分から電流がドレイン電極６１に流れ込むのを抑止することができる。トランジスタのオフ時において、電流がドレイン電極６１に流れ込むのをより確実に抑止することができる。
次に、窒素雰囲気中にて、４００℃以上１０００℃以下の間（例えば、約６００℃）で熱処理を行い、ソース電極１０及びドレイン電極６１のオーミック特性を確立する。
キャリア走行層４に対して、ドレイン電極６１の形成領域の近辺又は周辺にＳｉ（ケイ素）イオンをドーパントし、活性化アニール処理を行ってもよい。これにより、ドレイン電極６１がキャリア走行層４の内部に形成されても、オーミックコンタクトを取ることが容易になる。ソース電極１０の形成後に活性化アニール処理を行うと、ソース電極１０が破壊される可能性がある。そのため、キャリア走行層４に対するＳｉ（ケイ素）イオンのドーパント及び活性化アニール処理は、キャリア走行層４の形成後であって、ソース電極１０の形成前に行うことが好ましい。
図３３に示す半導体装置は、半導体基板１、エピタキシャル層２、保護膜９、ソース電極１０、ゲート電極１１、ドレイン電極形成溝１２、電流抑止溝１３及びドレイン電極６１を有する。ゲート電極１１は、キャリア供給層６の上に形成されたソース電極１０と、半導体基板１の裏面から半導体基板１の内部に向って形成されたドレイン電極形成溝１２との間に位置し、キャップ層７の上に形成されている。電流抑止溝１３は、ソース電極１０の斜め下方であってソース電極１０とドレイン電極形成溝１２との間に位置し、半導体基板１の裏面から半導体基板１を貫通し、キャリア走行層４の内部まで形成されている。ドレイン電極形成溝１２は、キャップ層７の上に形成されたゲート電極１１の斜め下方であってソース電極１０が形成されている方向と反対方向に位置する。
次いで、半導体基板１の表面側を上にして、ＣＶＤ法を用いて、半導体基板１の表面側に層間絶縁膜１６を形成する。層間絶縁膜１６は、例えば、ＳｉＯ2である。そして、Ｃ
ＭＰ法により、層間絶縁膜１６の平坦化を行う。次に、フォトリソグラフィ及びエッチングにより、層間絶縁膜１６にコンタクトホールを形成する。次いで、層間絶縁膜１６の上に、例えば、Ｗ（タングステン）を堆積した後、ＣＭＰ法により、Ｗ（タングステン）を研磨することでコンタクトホール内にコンタクト１７を形成する。続いて、Ａｌ（アルミニウム）やＣｕ（銅）等の金属を層間絶縁膜１６の上に堆積し、フォトリソグラフィ及びエッチングにより、図３４に示すように、層間絶縁膜１６の上にソース電極１０と接続する配線１８を形成する。なお、ゲート電極１１と接続する配線も配線１８と同様に形成されるが、ゲート電極１１と接続する配線については、図示を省略している。
そして、半導体基板１を裏返して、半導体基板１の裏面にレジストを塗布する。フォトマスクを用いて、紫外線を電流抑止溝１３の形成領域に照射し、電流抑止溝１３の上方のレジストに開口を形成する。
次に、ＣＶＤ法を用いて、電流抑止溝１３にＳｉＮを埋め込み形成し、レジストを除去
する（リフトオフする）ことにより、電流抑止溝１３の中に電流抑止膜１９を形成する。次いで、Ａｌ（アルミニウム）やＣｕ（銅）等の金属を半導体基板１の裏面に堆積し、フォトリソグラフィ及びエッチングにより、図３５に示すように、半導体基板１の裏面にドレイン電極６１と接続する配線２０を形成する。半導体基板１の表面側に配線１８が形成され、半導体基板１の裏面側に配線２０が形成されるため、配線の自由度が大きくなり、チップ面積を小さくすることができる。
電流抑止溝１３の中に配線２０を形成すると、ゲート電極１１と配線２０との距離が近くなり、耐圧が低下するため、電流抑止溝１３の中には、電流抑止膜１９を形成している。電流抑止溝１３に形成された電流抑止膜１９は、ゲート電極１１の直下に発生する空乏層の下に電流が流れることを抑止する。
実施例４に係る半導体装置によれば、半導体基板１の裏面側にドレイン電極６１を形成するため、ゲート電極１１の斜め下方向の範囲に高電界がかかるようになり、保護膜９及び層間絶縁膜１６に高電界がかかるのを抑制することができる。その結果、半導体装置の絶縁破壊耐圧を向上することができる。
実施例１と同様に、電流抑止溝１３の中に電流抑止膜１９を形成せずに、電流抑止溝１３の中を空間にしてもよい。図３６は、電流抑止溝１３の中を空間にした場合における半導体装置の断面図である。図３６に示す半導体装置は、半導体基板１と配線との間に、下地に対する段差被覆能力（ステップカバレッジ）の低いシリコン炭化膜２１を有している。
図３６に示す半導体装置は、電流抑止溝１３の中が空間であり、電流抑止溝１３の入口をシリコン炭化膜２１が覆っている。シリコン炭化膜２１は、例えば、ＳｉＣ又はＳｉＯＣである。ステップカバレッジの低いシリコン炭化膜２１を用いることで、電流抑止溝１３の中の空間がシリコン炭化膜２１で埋め込まれる前に、電流抑止溝１３の入口がシリコン炭化膜２１で閉じられる。シリコン炭化膜２１の形成は、ドレイン電極６１を形成する前の工程で行ってもよいし、ドレイン電極６１を形成した後の工程で行ってもよい。
上記では、ドレイン電極形成溝１２及び電流抑止溝１３を同程度の深さに形成しているが、ドレイン電極形成溝１２を、電流抑止溝１３よりも深く形成するようにしてもよい。そして、深く形成されたドレイン電極形成溝１２の内部に保護膜６０及びドレイン電極６１を形成するようにしてもよい。
例えば、図３１を用いて説明した工程を行った後、半導体基板１の裏面にレジストを塗布する。フォトマスクを用いて、紫外線をドレイン電極６１の形成領域に照射し、レジストに開口を形成する。そして、開口が形成されたレジストをマスクとして、不活性ガス及びＣｌ2ガス等の塩素系ガスを用いたドライエッチングにより、ドレイン電極形成溝１２
の底面に形成された保護膜６０を除去するとともに、ドレイン電極形成溝１２を更に掘り込む。ドレイン電極形成溝１２を更に掘り込むことにより、図３７に示すように、ドレイン電極形成溝１２を、電流抑止溝１３よりも深く形成する。例えば、ドレイン電極形成溝１２は、半導体基板１及び核形成層３を貫通し、スペーサ層５とキャリア走行層４との界面又は界面近傍で終端してもよい。また、ドレイン電極形成溝１２は、半導体基板１、核形成層３及びキャリア走行層４を貫通し、スペーサ層５の内部で終端してもよい。
深く形成されたドレイン電極形成溝１２の内部にドレイン電極６１を形成する場合、図３３を用いて説明した工程と同様の工程を行う。すなわち、減圧雰囲気の下で、深く形成されたドレイン電極形成溝１２にＴｉ（チタン）及びＡｌ（アルミニウム）を蒸着法により形成する。Ｔｉ（チタン）の膜厚は、例えば、約１０ｎｍであり、Ａｕ（金）の膜厚は
、例えば、約２００ｎｍである。次いで、半導体基板１の裏面に形成されたレジストを除去する（リフトオフする）ことにより、図３８に示すように、深く形成されたドレイン電極形成溝１２にドレイン電極６１を形成する。
ドレイン電極形成溝１２がスペーサ層５とキャリア走行層４との界面で終端する場合、ドレイン電極６１は、スペーサ層５とキャリア走行層４との界面まで形成される。ドレイン電極形成溝１２がスペーサ層５とキャリア走行層４との界面近傍で終端する場合、ドレイン電極６１は、スペーサ層５とキャリア走行層４との界面近傍まで形成される。ドレイン電極形成溝１２が、半導体基板１、核形成層３及びキャリア走行層４を貫通し、スペーサ層５の内部で終端する場合、ドレイン電極６１は、スペーサ層５の内部まで形成される。
電流抑止溝１３の形成位置を以下のように変更してもよい。例えば、ゲート電極１１の直下の位置と、ドレイン電極６１が形成されている位置との間に、電流抑止溝１３を形成してもよい。ゲート電極１１の直下の位置と、ドレイン電極６１が形成されている位置との間に、電流抑止溝１３を形成する場合、ゲート電極１１の直下の位置に電流抑止溝１３を形成する場合と同様に、トランジスタのオフ時に電流がドレイン電極６１に流れ込むことが抑止される。
また、電流抑止溝１３の形成位置をソース電極１０の直下の位置の方向に近づけることも可能である。しかし、ゲート電極１１の直下に発生する空乏層と電流抑止溝１３との距離が離れすぎると、ゲート電極１１の直下に発生する空乏層と電流抑止溝１３との間を電流が流れる可能性がある。したがって、電流抑止溝１３の形成位置をソース電極１０の直下の位置の方向に近づける場合、ゲート電極１１の直下の位置と隣接する位置に、電流抑止溝１３を形成することが好ましい。
実施例１から実施例４に係る半導体装置は、キャップ層７とゲート電極１１との間にＡｌ2Ｏ3やＴａ2Ｏ5等の絶縁膜を形成したＭＩＳゲート型の半導体装置であってもよい。
１ 半導体基板
２、４１ エピタキシャル層
３ 核形成層
４、４２、４３ キャリア走行層
５ スペーサ層
６ キャリア供給層
７ キャップ層
８ ２次元電子ガス（２ＤＥＧ）
９、６０ 保護膜
１０ ソース電極
１１ ゲート電極
１２、３０、５０、５２ ドレイン電極形成溝
１３、５１、５３ 電流抑止溝
１４、３１、５４、６１ ドレイン電極
１５ 空乏層
１６ 層間絶縁膜
１７ コンタクト
１８、２０ 配線
１９ 電流抑止膜
２１ シリコン炭化膜
４０ ストッパ層

Claims (7)

  1. 基板と、
    前記基板の上方に形成されたキャリア走行層と、
    前記キャリア走行層の上に形成された化合物半導体層と、
    前記化合物半導体層の上に形成されたソース電極と、
    前記基板の裏面から前記基板を貫通し、前記キャリア走行層の内部まで形成された第１の溝と、
    前記第１の溝の内部に形成されたドレイン電極と、
    前記ドレイン電極の側面に形成された絶縁膜と、
    前記ソース電極と前記第１の溝との間に位置し、前記化合物半導体層の上に形成されたゲート電極と、
    前記ソース電極の斜め下方であって前記ソース電極と前記第１の溝との間に位置し、前記基板の裏面から前記基板を貫通し、前記キャリア走行層の内部まで形成された第２の溝と、
    前記化合物半導体層上に形成された保護膜と、
    前記保護膜上に形成された層間絶縁膜と、
    を備えることを特徴とする半導体装置。
  2. 前記ドレイン電極は、前記化合物半導体層と前記キャリア走行層との界面又は界面近傍に形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記基板と前記キャリア走行層との間に形成されたストッパ層を更に備え、
    前記第１の溝及び前記第２の溝は、前記ストッパ層を貫通していることを特徴とする請求項１又は２に記載の半導体装置。
  4. 基板の上方にキャリア走行層を形成する工程と、
    前記キャリア走行層の上に化合物半導体層を形成する工程と、
    前記化合物半導体層の上に保護膜を形成する工程と、
    前記化合物半導体層の上にソース電極及びゲート電極を形成する工程と、
    前記基板及び前記キャリア走行層に第１の溝及び第２の溝を形成する工程と、
    前記第１の溝の側壁に絶縁膜を形成する工程と、
    前記第１の溝の内部にドレイン電極を形成する工程と、
    前記保護膜の上に層間絶縁膜を形成する工程と、を備え、
    前記ドレイン電極の側面に前記絶縁膜が形成され、
    前記ゲート電極は、前記ソース電極と前記第１の溝との間に位置し、
    前記第１の溝は、前記基板の裏面から前記基板を貫通し、前記キャリア走行層の内部まで形成され、
    前記第２の溝は、前記ソース電極と前記第１の溝との間に位置し、前記基板の裏面から前記基板を貫通し、前記キャリア走行層の内部まで形成されていることを特徴とする半導体装置の製造方法。
  5. 前記ドレイン電極は、前記化合物半導体層と前記キャリア走行層との界面又は界面近傍に形成されていることを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 前記第１の溝及び前記第２の溝は、同時に形成されることを特徴とする請求項４に記載の半導体装置の製造方法。
  7. 前記基板と前記キャリア走行層との間にストッパ層を形成する工程を更に備え、
    前記基板及び前記キャリア走行層に第１の溝及び第２の溝を形成する工程は、前記基板の裏面から前記基板を貫通し、前記ストッパ層に達する第３の溝及び第４の溝を形成する第１のエッチング工程と、前記第３の溝及び前記第４の溝を更に掘り込むことにより前記第１の溝及び前記第２の溝を形成する第２のエッチング工程とを含み、
    前記第２のエッチング工程におけるエッチング速度は、前記第１のエッチング工程におけるエッチング速度よりも遅いことを特徴とする請求項４から６の何れか一項に記載の半導体装置の製造方法。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101774933B1 (ko) * 2010-03-02 2017-09-06 삼성전자 주식회사 듀얼 디플리션을 나타내는 고 전자 이동도 트랜지스터 및 그 제조방법
JP6145985B2 (ja) * 2012-10-09 2017-06-14 日亜化学工業株式会社 電界効果トランジスタ
US9142231B2 (en) * 2013-03-11 2015-09-22 Seagate Technology Llc Method of making a transducer head
JP6516738B2 (ja) * 2013-07-11 2019-05-22 シックスポイント マテリアルズ， インコーポレイテッド Ｉｉｉ族窒化物半導体を用いた電子デバイスおよびその製造方法、および該電子デバイスを製作するためのエピタキシャル多層ウエハ
JP2015056557A (ja) * 2013-09-12 2015-03-23 株式会社東芝 半導体装置
JP2015056556A (ja) 2013-09-12 2015-03-23 株式会社東芝 半導体装置
US10312358B2 (en) * 2014-10-02 2019-06-04 University Of Florida Research Foundation, Incorporated High electron mobility transistors with improved heat dissipation
US11127743B2 (en) 2015-12-24 2021-09-21 Sony Corporation Transistor, semiconductor device, electronic apparatus, and method for producing transistor
US10217827B2 (en) * 2016-05-11 2019-02-26 Rfhic Corporation High electron mobility transistor (HEMT)
JP6759885B2 (ja) 2016-09-06 2020-09-23 富士通株式会社 半導体装置及び半導体装置の製造方法
US10224426B2 (en) 2016-12-02 2019-03-05 Vishay-Siliconix High-electron-mobility transistor devices
US10381473B2 (en) 2016-12-02 2019-08-13 Vishay-Siliconix High-electron-mobility transistor with buried interconnect
US11024717B2 (en) * 2018-03-22 2021-06-01 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing semiconductor device
US10693288B2 (en) 2018-06-26 2020-06-23 Vishay SIliconix, LLC Protection circuits with negative gate swing capability
US10833063B2 (en) 2018-07-25 2020-11-10 Vishay SIliconix, LLC High electron mobility transistor ESD protection structures
US20220223726A1 (en) * 2019-04-12 2022-07-14 Guangdong Zhineng Technologies, Co. Ltd. High electron mobility transistor (hemt) and method of manufacturing the same
US11411099B2 (en) * 2019-05-28 2022-08-09 Glc Semiconductor Group (Cq) Co., Ltd. Semiconductor device
JPWO2022249391A1 (ja) * 2021-05-27 2022-12-01
JP7652278B2 (ja) 2021-10-06 2025-03-27 日本電信電話株式会社 半導体装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5236854A (en) * 1989-12-11 1993-08-17 Yukio Higaki Compound semiconductor device and method for fabrication thereof
JPH03227527A (ja) * 1990-02-01 1991-10-08 Fujitsu Ltd 半導体集積回路及びその製造方法
JPH06120259A (ja) * 1992-10-06 1994-04-28 Sony Corp 電界効果トランジスタ
JP2629600B2 (ja) * 1994-05-19 1997-07-09 日本電気株式会社 半導体装置およびその製造方法
JPH0878436A (ja) 1994-09-05 1996-03-22 Mitsubishi Electric Corp 半導体装置
JP3408762B2 (ja) * 1998-12-03 2003-05-19 シャープ株式会社 Ｓｏｉ構造の半導体装置及びその製造方法
JP5087818B2 (ja) 2005-03-25 2012-12-05 日亜化学工業株式会社 電界効果トランジスタ
JP2007128994A (ja) 2005-11-02 2007-05-24 New Japan Radio Co Ltd 半導体装置
JP2007180330A (ja) * 2005-12-28 2007-07-12 Sanken Electric Co Ltd 半導体装置及びその製造方法
JP2008117885A (ja) * 2006-11-02 2008-05-22 Matsushita Electric Ind Co Ltd 電界効果トランジスタおよびその製造方法
WO2008096521A1 (ja) * 2007-02-07 2008-08-14 Nec Corporation 半導体装置
JP2009064972A (ja) * 2007-09-06 2009-03-26 Sanken Electric Co Ltd 半導体装置
US8378387B2 (en) * 2008-03-04 2013-02-19 Nec Corporation Field effect transistor and method of manufacturing the same
JP5617175B2 (ja) * 2008-04-17 2014-11-05 富士電機株式会社 ワイドバンドギャップ半導体装置とその製造方法

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